JP2009182906A

JP2009182906A - 増幅器

Info

Publication number: JP2009182906A
Application number: JP2008022165A
Authority: JP
Inventors: Akira Nagayama; 昭長山
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2008-01-31
Filing date: 2008-01-31
Publication date: 2009-08-13
Anticipated expiration: 2028-01-31
Also published as: JP5204499B2

Abstract

【課題】電源効率（電源から供給される電力に対する出力電力の比）の向上を図ることができる増幅器を提供すること。
【解決手段】
本発明に係る増幅器１００において、波形整形回路２は、トランジスタＴｒ１にドレイン電流が流れる導通期間を、Ｓ１をそのままゲートに印加するときの導通期間よりも短くなるようにしつつ、基本周期で発生するようにＳ１の波形を整形し、Ｔｒ１のゲートに印加する。
【選択図】図１

Description

本発明は、増幅器に関する。

トランジスタを用いた増幅器は、ほとんど全ての電気製品に搭載されているといっても過言ではない。

本発明は、印加電圧の増幅に際し該印加電圧と電源電圧とに応じた電流が流れるトランジスタを含む増幅器において、電源効率（電源から供給される電力に対する出力電力の比）の向上を図ることを、その目的の一つとする。

上記課題を解決するために、本発明に係る増幅器は、印加電圧の増幅に際し該印加電圧と電源電圧とに応じた電流が流れるトランジスタを含み、基本周期で振動する高周波信号が入力され、前記高周波信号に含まれる、前記基本周期で振動する基本正弦波の成分が増幅出力される増幅器において、前記トランジスタに電流が流れる導通期間を、前記高周波信号をそのまま前記トランジスタに印加した場合に該トランジスタに電流が流れる期間よりも短くなるようにしつつ前記基本周期で発生するように制御する制御回路と、前記トランジスタの出力端から出力される高周波信号から前記基本正弦波を抽出する抽出回路と、を含むことを特徴とする。

本発明によれば、電源効率（電源から供給される電力に対する出力電力の比）の向上が図られる。

なお、トランジスタをＦ級動作させるようにしてもよい。こうすれば、トランジスタでの電力消費を軽減することができる。

また、本発明に係る増幅器は、印加電圧の増幅に際し該印加電圧と電源電圧とに応じた電流が流れるトランジスタを含み、基本周期で振動する複数の高周波信号が入力され、前記複数の高周波信号の合成信号に含まれる、前記基本周期で振動する基本正弦波の成分が増幅出力される増幅器において、前記トランジスタに電流が流れる導通期間を、前記合成信号をそのまま前記トランジスタに印加した場合に該トランジスタに電流が流れる期間よりも短くなるようにしつつ前記基本周期で発生するように制御する制御回路と、前記トランジスタの出力端から出力される電圧信号から前記基本正弦波を抽出する抽出回路と、を含むことを特徴とする。ここにおいても、前記トランジスタをＦ級動作させるようにしてもよい。

また、本発明にかかる増幅器は、印加電圧の増幅に際し該印加電圧と電源電圧とに応じた電流が流れるトランジスタを複数含み、各トランジスタに対応する基本周期の高周波信号が入力され、前記各トランジスタに対応する高周波信号の合成信号に含まれる、前記基本周期で振動する基本正弦波の成分が増幅出力される増幅器において、各トランジスタに電流が流れる導通期間を、当該トランジスタに対応する高周波信号をそのまま当該トランジスタに印加した場合に当該トランジスタに電流が流れる期間よりも短くなるようにしつつ基本周期で発生するように制御する制御回路と、前記各トランジスタから出力される電圧信号に基づいて前記基本正弦波を抽出する抽出回路と、を含むことを特徴とする。

本発明の一態様では、前記増幅器は、第１の前記トランジスタと、第２の前記トランジスタと、を含み、前記第１のトランジスタに対応する第１の前記高周波信号と、前記第２のトランジスタに対応する第２の前記高周波信号と、が入力され、前記制御回路は、前記第２の高周波信号が前記第２のトランジスタをＯＮ状態にするためのＯＮ電圧を超えているときに、該第１の高周波信号を前記第１のトランジスタに印加し、前記第１の高周波信号が前記第１のトランジスタをＯＮ状態にするためのＯＮ電圧を超えているときに、該第２の高周波信号を前記第２のトランジスタに印加するようにしてもよい。各トランジスタをＦ級動作させるようにしてもよい。

また、本発明の一態様では、前記増幅器は、第１の前記トランジスタと、第２の前記トランジスタと、を含み、前記第１のトランジスタに第１の前記高周波信号が印加され、前記第２のトランジスタに第２の前記高周波信号が印加され、前記制御回路は、前記第２の高周波信号が、前記第２のトランジスタをＯＮ状態にするためのＯＮ電圧を超えていないときに、前記第１のトランジスタへの電源電圧の供給を制限し、前記第１の高周波信号が、前記第１のトランジスタをＯＮ状態にするためのＯＮ電圧を超えていないときに、前記第２のトランジスタへの電源電圧の供給を制限するようにしてもよい。ここにおいて、各トランジスタをＦ級動作させるようにしてもよい。

以下、本発明の実施形態１を図面に基づいて説明する。図１は、本発明の実施形態１に係る増幅器１００の一例を示す図である。同図に示すように、増幅器１００は、波形整形回路２と、トランジスタＴｒ１と、高調波整合回路４と、コイル６と、コンデンサ８と、基本波整合回路１０と、終端抵抗１２と、出力端１４と、を含む。トランジスタＴｒ１（以下、単に「Ｔｒ１」と記載する）は、公知のトランジスタである。ここでは、ピンチオフ電圧（ドレイン電流を流す閾値電圧）をＶｐとするｎチャネルＦＥＴであるとする。Ｔｒ１には、定電圧電源Ｖｄｄが供給される。なお、Ｔｒ１は、Ｖｐを超える印加電圧がゲートに印加された場合にＯＮ状態となり、該印加電圧と定電圧電源Ｖｄｄに応じたドレイン電流Ｉｄが流れる。基本波整合回路１０は、Ｔｒ１のドレインから終端抵抗１２側を見たインピーダンスを、基本周期で振動する基本正弦波（以下、基本波）で整合に設定するものである。高調波整合回路４は、上記インピーダンスを、基本波の偶数次高調波で短絡、基本波の奇数次高調波で開放、に設定するものである。そのため、Ｔｒ１は、Ｆ級動作するようになっている。コイル６は、高周波阻止用インダクタである。なお、ここでは、不図示のバイアス回路により、Ｔｒ１のゲートにバイアスＶｂ（≦Ｖｐ）が印加されているものとする。そのため、Ｔｒ１のゲートにＯＮ電圧Ｖｏｎ（＝Ｖｐ−Ｖｂ）よりも大きい電圧をさらに印加しなければ、Ｔｒ１がＯＮ状態にならないようになっている。

本発明にかかる増幅器１００では、基本周期で振動する矩形波、半波、正弦波等の高周波信号Ｓ１が増幅器１００に入力され、高周波信号Ｓ１の基本波成分が増幅された形で前記出力端１４に出力される。増幅器１００では、この際の電源効率（定電圧電源Ｖｄｄから供給される電力に対する出力電力の比）が向上するようになっている。

以下、電源効率を向上するための増幅器１００の動作について説明する。なお、説明の簡単のため、以下、Ｖｏｎは０ボルトであるものとし（すなわち、Ｖｐ＝Ｖｂ）、Ｓ１の振幅中心も０ボルトであるものとする。そして、Ｓ１を正弦波とする（図２（ａ）参照）。また、Ｔｒ１にドレイン電流Ｉｄが流れる期間を導通期間と呼ぶ。

波形整形回路２は、導通期間が、Ｓ１をそのままゲートに印加するときの導通期間よりも短くなるようにしつつ、基本周期で発生するように制御する。ここでは、波形整形回路２は、基本周期ごとに、Ｓ１をそのままゲートに印加するときにＴｒ１がＯＮ状態となる期間よりも短い期間、Ｓ１をゲートに印加する。例えば、波形整形回路２は、Ｓ１の電圧がＶｏｎより大きいＶｔｈ以上である場合に、Ｓ１をゲートに印加する。図２（ｂ）は、このとき、ゲートに印加されるＳ１の波形を示す。

こうすれば、電圧がＶｏｎより大きくなっている期間が短くなるように、Ｓ１の波形が整形される。従って、Ｓ１をそのままゲートに印加するときよりも、Ｔｒ１がＯＮ状態となる期間が短くなる。従って、Ｓ１をそのままゲートに印加するときよりも導通期間が短くなる（図２（ｃ）参照）。その結果、Ｓ１をそのままゲートに印加するときよりもドレイン電流Ｉｄが流れなくなり、ひいては、Ｓ１をそのままゲートに印加するときよりも電源効率（定電圧電源Ｖｄｄから供給される電力に対する出力電力の比）が向上する。

また、導通期間が基本周期ごとに発生するので、ドレイン電流Ｉｄの波形は基本波成分を含む（図２（ｃ）参照）。そのため、ドレイン電圧Ｖｄも基本波成分を含むこととなる。ドレイン電圧Ｖｄは、コイル６のリアクタンスと、ドレイン電流Ｉｄの時間微分と、に比例するからである。従って、基本波整合回路４により、ドレイン電圧Ｖｄから基本波成分が抽出され、結果的に、Ｓ１の基本波成分の増幅信号Ｓ１’が出力端１４から出力されることとなる（図２（ｄ））。ちなみに、Ｓ１の基本波成分とＳ１’とは位相がπ／２異なる。

以上のように、本発明に係る増幅器１００は、基本周期ごとに、Ｓ１をそのままゲートに印加するときにＴｒ１がＯＮ状態となる期間よりも短い期間、Ｓ１をゲートに印加する。これにより、導通期間が、Ｓ１をそのままゲートに印加するときの導通期間よりも短くなり、且つ、導通期間が、基本周期ごとに発生するようになる。従って、Ｓ１の基本波成分の増幅信号Ｓ１’を出力する場合において、Ｓ１をそのままゲートに印加するときよりも、電源効率を向上させることができる。また、Ｔｒ１をＦ級動作させるので、Ｔｒ１での電力消費を軽減することができる。

なお、上述の態様では、Ｓ１をゲートに印加するタイミングを調整することにより、導通期間を短くしているが、他の方法で導通期間を短くするようにしてもよい。例えば、波形整形回路２を省略してＳ１をゲートに印加するようにしておき、Ｓ１がＶｏｎより大きいＶｔｈ以下であるときにＴｒ１への定電圧電源Ｖｄｄの供給を制限するようにしてもよい。こうしても、導通期間が、Ｓ１をそのままゲートに印加するときよりも短くなるようにできる。

次に、本発明の実施形態２を図面に基づいて説明する。図３は、本発明の実施形態２に係る増幅器１００の一例を示す図である。実施形態２に係る増幅器１００の構成と、実施形態１に係る増幅器１００の構成は、同一である。但し、実施形態２では、実施形態１と異なり、増幅器１００に、基本周期で振動する複数の高周波信号Ｓ１〜Ｓｎが入力される。

以下、増幅器１００の動作について説明する。波形整形回路２は、導通期間が、Ｓ１〜Ｓｎの合成信号（以下、単に、合成信号と記載する）をそのままゲートに印加するよりも短くなるようにしつつ、基本周期で発生するように制御する。ここでは、波形整形回路２は、基本周期ごとに、合成信号をそのままゲートに印加するときにＴｒ１がＯＮ状態となる期間よりも短い期間、合成信号をゲートに印加する。例えば、波形整形回路２は、合成信号の電圧がＶｏｎより大きいＶｔｈ以上である場合に、合成信号をゲートに印加する。

こうすれば、合成信号をそのままゲートに印加するときよりも、Ｔｒ１がＯＮ状態となる期間が短くなる。従って、合成信号をそのままゲートに印加するときよりも導通期間が短くなる。その結果、合成信号をそのままゲートに印加するときよりもドレイン電流Ｉｄが流れなくなり、ひいては、合成信号をそのままゲートに印加するときよりも電源効率（定電圧電源Ｖｄｄから供給される電力に対する出力電力の比）が向上する。

また、導通期間が基本周期ごとに発生するので、ドレイン電流の波形は基本波成分を含む。そのため、ドレイン電圧Ｖｄも基本波成分を含むこととなる。そうすると、基本波整合回路４により、ドレイン電圧Ｖｄから基本波成分が抽出され、結果的に、合成信号の基本波成分が出力端１４から増幅出力されることとなる。

以上のように、本発明に係る増幅器１００は、基本周期ごとに、合成信号をそのままゲートに印加するときにＴｒ１がＯＮ状態となる期間よりも短い期間、合成信号をゲートに印加する。これにより、導通期間が、合成信号をそのままゲートに印加するときの導通期間よりも短くなり、且つ、導通期間が、基本周期ごとに発生するようになる。従って、合成信号の基本波成分を増幅出力する場合において、合成信号をそのままゲートに印加するときよりも、電源効率を向上させることができる。また、Ｔｒ１をＦ級動作させるので、Ｔｒ１での電力消費を軽減することができる。

なお、上述の態様では、合成信号をゲートに印加するタイミングを調製することにより、導通期間を短くしているが、他の方法で導通期間を短くするようにしてもよい。例えば、波形整形回路２を省略して合成信号をゲートに印加するようにしておき、合成信号がＶｏｎより大きいＶｔｈ以下であるときはＴｒ１への定電圧電源Ｖｄｄの供給を制限するようにしてもよい。

次に、本発明の実施形態３について図面に基づいて説明する。図４は、本発明の実施形態３に係る増幅器１００の一例を示す図である。同図に示すように、増幅器１００は、波形整形回路２と、一対のトランジスタＴｒ１、Ｔｒ２と、一対の高調波整合回路４と、一対のコイル６と、一対のコンデンサ８と、基本波整合回路１０と、終端抵抗１２と、出力端１４と、を含む。Ｔｒ１と、Ｔｒ２は供にピンチオフ電圧（ドレイン電流を流す閾値電圧）をＶｐとするｎチャネルＦＥＴであり、それぞれ、定電圧電源Ｖｄｄが供給される。基本波整合回路１０は、Ｔｒ１のドレインから終端抵抗１２側を見たインピーダンスと、Ｔｒ２のドレインから終端抵抗１２側を見たインピーダンスと、を基本波で整合に設定するものである。一対の高調波整合回路４は、両インピーダンスを、基本波の偶数次高調波で短絡、基本波の奇数次高調波で開放、に設定するものである。そのため、Ｔｒ１及びＴｒ２は、Ｆ級動作するようになっている。一対のコイル６は、高周波阻止用インダクタであり、一対のコンデンサ８は、直流阻止用キャパシタである。なお、不図示のバイアス回路により、Ｔｒ１、Ｔｒ２のゲートにバイアスＶｂ（≦Ｖｐ）が印加されている。ここでは、Ｖｐ＝Ｖｂとなっており、ゲートにＯＮ電圧Ｖｏｎ＝Ｖｐ−Ｖｂ（＝０）よりも大きい電圧をさらに印加しなければ、Ｔｒ１、Ｔｒ２がＯＮ状態にならないようになっている。

本発明に係る増幅器１００では、基本周期で振動する矩形波、半波、正弦波等の高周波信号Ｓ１、及びＳ２が増幅器１００に入力され、Ｓ１とＳ２の合成信号の基本波成分が出力端１４に増幅出力される。増幅器１００では、この際の合成効率（Ｔｒ１の定電圧電源ＶｄｄとＴｒ２の定電圧電源Ｖｄｄとから供給される電力に対する出力電力の比）が向上するようになっている。

以下、かかる増幅器１００の動作について説明する。

波形整形回路２は、Ｔｒ１の導通期間が、Ｓ１をそのままＴｒ１のゲートに印加するときの導通期間よりも短くなるようにしつつ、基本周期で発生するように制御する。また、Ｔｒ２の導通期間が、Ｓ２をそのままＴｒ２のゲートに印加するときの導通期間よりも短くなるようにしつつ、基本周期で発生するように制御する。ここでは、Ｓ２の電圧がＶｏｎより大きい場合に、Ｓ１をＴｒ１のゲートに印加し、Ｓ１の電圧がＶｏｎより大きい場合に、Ｓ２をＴｒ２のゲートに印加する。これは、例えば、Ｓ１の入力端とＴｒ１のゲートとの間にピンチオフ電圧をＶｏｎとするトランスファーゲートスイッチＳＷ１、Ｓ２の入力端とＴｒ２のゲートとの間にピンチオフ電圧をＶｏｎとするトランスファーゲートスイッチＳＷ２、を配置し、ＳＷ１のゲートにＳ２が印加されるとともにＳＷ２のゲートにＳ１が印加されるように、波形整形回路２を構成することで実現できる（図５参照）。

こうすれば、Ｔｒ１及びＴｒ２は、Ｓ１とＳ２がともにＶｏｎより大きい期間、ＯＮ状態となる。そのため、Ｓ１をそのままＴｒ１のゲートに印加するときよりも、Ｔｒ１がＯＮ状態となる期間は短くなる。従って、Ｓ１をそのままＴｒ１のゲートに印加するときよりも導通期間が短くなるので、電源効率（Ｔｒ１の定電圧電源Ｖｄｄから供給される電力に対する出力電力の比）が向上する。また、Ｓ２をそのままＴｒ２のゲートに印加するときよりも、Ｔｒ２がＯＮ状態となる期間は短くなるので、電源効率（Ｔｒ２の定電圧電源Ｖｄｄから供給される電力に対する出力電力の比）が向上する。その結果、合成効率が向上する。

また、Ｓ１とＳ２がともにＶｏｎより大きい期間は、基本周期ごとに発生する。そのため、Ｔｒ１とＴｒ２において、導通期間は基本周期ごとに発生する。そのため、Ｔｒ１とＴｒ２のドレイン電圧Ｖｄも基本波成分を含む。従って、基本波整合回路４により、Ｔｒ１とＴｒ２のドレイン電圧Ｖｄから基本波成分が抽出され、結果的に、Ｓ１とＳ２の合成信号の基本波成分が出力端１４から増幅出力されることとなる。

以上のように、本発明に係る増幅器１００では、Ｔｒ１の導通期間が、Ｓ１をそのままＴｒ１のゲートに印加するときよりも短くなる。このため、電源効率（Ｔｒ１の定電圧電源Ｖｄｄから供給される電力に対する出力電力の比）が向上する。また、増幅器１００では、Ｔｒ２の導通期間が、Ｓ２をそのままＴｒ２のゲートに印加するときよりも短くなる。このため、電源効率（Ｔｒ２の定電圧電源Ｖｄｄから供給される電力に対する出力電力の比）が向上する。したがって、合成効率が向上する。しかも、Ｔｒ１の導通期間とＴｒ２の導通期間がともに基本周期で発生するようになるので、Ｓ１とＳ２の合成信号の基本波成分が出力端１４から増幅出力される。

なお、上述の態様では、Ｓ１をＴｒ１のゲートに印加するタイミングと、Ｓ２をＴｒ２のゲートに印加するタイミングと、を調整することにより、Ｔｒ１及びＴｒ２の導通期間を短くしているが、他の方法で導通期間を短くするようにしてもよい。例えば、Ｓ１をＴｒ１のゲートに印加しＳ２をＴｒ２のゲートに印加するようにした上で、Ｔｒ１に定電圧電源Ｖｄｄを供給するタイミングと、Ｔｒ２に定電圧電源Ｖｄｄを供給するタイミングと、を制御することにより、導通期間を短くすることもできる。例えば、Ｔｒ１のドレインとポイント３０ａとの間にトランスファーゲートスイッチＳＷ１を配置するとともに、Ｔｒ２のドレインとポイント３０ｂとの間にトランスファーゲートスイッチＳＷ２を配置した上で、Ｓ２をトランスファーゲートスイッチＳＷ１のゲートに印加し、Ｓ１をトランスファーゲートスイッチＳＷ２のゲートに印加するようにしてもよい。

なお、本発明は、上記実施形態に限定されるものではない。例えば、上記３つの実施形態では、Ｔｒ１、Ｔｒ２をＦ級で動作させるようにしているが、他の動作級で動作させるようにしてもよい。例えば、Ｔｒ１、Ｔｒ２をＣ級、Ｄ級、Ｅ級で動作させるようにしてもよい。

本発明の実施形態に係る増幅器の一例を示す図である。波形整形回路の動作を説明するための図である。本発明の実施形態に係る増幅器の一例を示す図である。本発明の実施形態に係る増幅器の一例を示す図である。波形整形回路の一例を示す図である。

符号の説明

２波形整形回路、４高調波整合回路、６コイル、８コンデンサ、１０基本波整合回路、１２終端抵抗、１４出力端、３０ａ，３０ｂポイント、Ｔｒ１，Ｔｒ２トランジスタ、ＳＷ１，ＳＷ２トランスファーゲートスイッチ、１００増幅器。

Claims

印加電圧の増幅に際し該印加電圧と電源電圧とに応じた電流が流れるトランジスタを含み、基本周期で振動する高周波信号が入力され、前記高周波信号に含まれる、前記基本周期で振動する基本正弦波の成分が増幅出力される増幅器において、
前記トランジスタに電流が流れる導通期間を、前記高周波信号をそのまま前記トランジスタに印加した場合に該トランジスタに電流が流れる期間よりも短くなるようにしつつ前記基本周期で発生するように制御する制御回路と、
前記トランジスタの出力端から出力される電圧信号から前記基本正弦波のみを抽出する抽出回路と、
を含むことを特徴とする増幅器。
印加電圧の増幅に際し該印加電圧と電源電圧とに応じた電流が流れるトランジスタを含み、基本周期で振動する複数の高周波信号が入力され、前記複数の高周波信号の合成信号に含まれる、前記基本周期で振動する基本正弦波の成分が増幅出力される増幅器において、
前記トランジスタに電流が流れる導通期間を、前記合成信号をそのまま前記トランジスタに印加した場合に該トランジスタに電流が流れる期間よりも短くなるようにしつつ前記基本周期で発生するように制御する制御回路と、
前記トランジスタの出力端から出力される電圧信号から前記基本正弦波を抽出する抽出回路と、
を含むことを特徴とする増幅器。
前記トランジスタをＦ級動作させることを特徴とする請求項１または２のいずれかに記載の増幅器。
印加電圧の増幅に際し該印加電圧と電源電圧とに応じた電流が流れるトランジスタを複数含み、各トランジスタに基本周期の高周波信号が入力され、前記各トランジスタに対応する高周波信号の合成信号に含まれる、前記基本周期で振動する基本正弦波の成分が増幅出力される増幅器において、
各トランジスタに電流が流れる導通期間を、当該トランジスタに対応する高周波信号をそのまま当該トランジスタに印加した場合に当該トランジスタに電流が流れる期間よりも短くなるようにしつつ基本周期で発生するように制御する制御回路と、
前記各トランジスタから出力される電圧信号に基づいて前記基本正弦波を抽出する抽出回路と、
を含むことを特徴とする増幅器。
前記増幅器は、第１の前記トランジスタと、第２の前記トランジスタと、を含み、
前記第１のトランジスタに対応する第１の前記高周波信号と、前記第２のトランジスタに対応する第２の前記高周波信号と、が入力され、
前記制御回路は、前記第２の高周波信号が前記第２のトランジスタをＯＮ状態にするためのＯＮ電圧を超えているときに、該第１の高周波信号を前記第１のトランジスタに印加し、前記第１の高周波信号が前記第１のトランジスタをＯＮ状態にするためのＯＮ電圧を超えているときに、該第２の高周波信号を前記第２のトランジスタに印加すること、
を特徴とする請求項４に記載の増幅器。
前記増幅器は、第１の前記トランジスタと、第２の前記トランジスタと、を含み、
前記第１のトランジスタに第１の前記高周波信号が印加され、前記第２のトランジスタに第２の前記高周波信号が印加され、
前記制御回路は、前記第２の高周波信号が、前記第２のトランジスタをＯＮ状態にするためのＯＮ電圧を超えていないときに、前記第１のトランジスタへの電源電圧の供給を制限し、前記第１の高周波信号が、前記第１のトランジスタをＯＮ状態にするためのＯＮ電圧を超えていないときに、前記第２のトランジスタへの電源電圧の供給を制限すること、
を特徴とする請求項４に記載の増幅器。
各トランジスタをＦ級動作させることを特徴とする請求項４乃至６のいずれかに記載の増幅器。