JP2009168630A - 半導体試験装置および半導体素子の寄生効果試験方法 - Google Patents

Abstract

【課題】寄生効果を引き起こすストレスを自由に制御しつつ、パワーＩＣに印加することが可能な半導体試験装置を提供する。
【解決手段】パルス発生器５にてＩＧＢＴ２のＧ端子にオン信号Ｐ１が印加することでし、インダクタ４にインダクタンス電流Ｉ_Ｌを流し、パルス発生器５にてＩＧＢＴ２のＧ端子にオフ信号が印加することで、インダクタンス電流Ｉ_ＬをＩＧＢＴ７に転流させ、パルス発生器５にてＩＧＢＴ２のＧ端子にオン信号Ｐ２が再び印加することで、ＩＧＢＴ７に流れていたコレクタ電流ＩｃをＩＧＢＴ２に再び転流させ、ＩＧＢＴ２のオフ期間にＩＧＢＴ７に注入されたキャリアを逆回復電流Ｉ_Ｒとして吐き出させることで、点火用パワーＩＣ９のラッチアップなどの寄生効果のトリガを生成する。
【選択図】 図１

Description

本発明は半導体試験装置および半導体素子の寄生効果試験方法に関し、特に、縦型パワー半導体素子と、それを制御する制御回路とが同一チップ内に集積されたパワーＩＣの試験方法に適用して好適なものである。

縦型パワー半導体素子と、それを制御する制御回路とが同一チップ内に集積されたパワーＩＣでは、低オン電圧動作や駆動・保護機能などの高機能性による使い易さと、部品点数の少なさなどによる高信頼性が兼ね備えられているので、その適用範囲が拡大している。
一方、このパワーＩＣでは、そのＩＣが形成される半導体基板がパワー半導体素子のドレインやコレクタなど通常電位が変動する端子に接続されるため、汎用のＩＣと比較して電圧電動などにより寄生サイリスタのラッチアップ、寄生バイポーラトランンジスタ動作などの寄生効果に起因する破壊が発生し易い。

この寄生効果に起因する破壊は、寄生効果の発生原因となる少数キャリアを引く抜くためのコンタクトを基板に高密度に設けることで十分抑制することができるが、面積の増加によるチップコストの増大を招く。また、回路素子の配置との関係でコンタクトの配置は自由に決めることはできず、定量化も容易ではない。このため、チップサイズの増大を最小限に抑えつつ、最大の寄生効果耐量を確保する設計を実現するために、回路素子とコンタクトの配置と、実際の寄生効果による破壊箇所との相関を明確化する必要がある。このような回路素子とコンタクトの配置と、実際の寄生効果による破壊箇所との相関を明確化する方法として、実動作を模擬した試験により、寄生効果を引き起こすストレスをパワーＩＣに印加する方法がある。

図４は、従来の半導体試験装置の概略構成を示す回路図である。なお、図４の例では、縦型パワー半導体素子と、それを制御する制御回路とが同一チップ内に集積されたパワーＩＣとして、内燃機関用点火装置の点火用パワーＩＣを例にとった。
図４において、点火用パワーＩＣ９には、縦型パワー半導体素子として出力段のＩＧＢＴ７が設けられるとともに、ＩＧＢＴ７の駆動制御と保護を行う制御回路８が設けられている。
また、点火用パワーＩＣ９の寄生効果の発生し易さを試験する半導体試験装置には、ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ ｃｏｎｔｒｏｌ ｕｎｉｔ）を模擬したパルス発生器１７および点火コイル１１が設けられている。ここで、点火コイル１１には、一次コイル１２、二次コイル１３および一次コイル１２と二次コイル１３とを接続するダイオード１９が設けられている

そして、点火用パワーＩＣ９のＩＮ端子（ゲート電極）はパルス発生器１７に接続され、点火用パワーＩＣ９のＥ端子（エミッタ電極）は接地電位に接続されている。また、点火用パワーＩＣ９のＣ端子（コレクタ電極）は、一次コイル１２の一方に端子に接続され、一次コイル１２の他方に端子は、自動車バッテリを模擬した電圧源１０およびダイオード１９を介して二次コイル１３の一方に端子に接続され、二次コイル１３の他方の端子は、点火プラグを模擬した放電ギャップ１８を介して地電位に接続されている。

そして、パルス発生器１７にてＩＮ端子にオン信号が印加されると、点火用パワーＩＣ９のＩＧＢＴ７がオンし、電圧源１０から点火コイル１１の一次コイル１２を介して、点火用パワーＩＣ９のＣ端子にコレクタ電流Ｉｃが流れる。なお、このコレクタ電流Ｉｃは、コイルのインダクタンスとコイルに印加される電圧によって、電流増減率ｄＩ／ｄｔが決定され、一定値（例えば、１３Ａ）に達すると、制御回路８の電流制限機能によってこの一定値に維持される。

次に、パルス発生器１７にてＩＮ端子にオフ信号が印加されると、点火用パワーＩＣ９のＩＧＢＴ７がオフし、コレクタ電流Ｉｃが急激に減少する。このコレクタ電流Ｉｃの急激な減少により、一次コイル１２に発生する両端電圧は急激に上昇するとともに、二次コイル１３に発生する両端電圧も数十ｋＶ（例えば、３０ｋＶ）まで上昇し、その電圧が放電ギャップ１８に印加される。そして、数十ｋＶの電圧が放電ギャップ１８に印加されると、放電ギャップ１８はそのギャップ間で放電する。

また、例えば、特許文献１には、電流制限時にコレクタ電圧がゲート電圧よりも高い場合、コレクタ端子からゲート端子に微小電流による電圧を加えることで、電流制限動作開始直後のコレクタ電圧の上昇がゲート端子電圧を高める方向に作用させ、そのゲート電圧の上昇で急激なコレクタ電圧の上昇を抑制するとともに、振動によるコレクタ電圧の低下では、コレクタ端子からゲート電圧を高める作用を低下させ、コレクタ電圧の低下を抑制する方法が開示されている。

また、例えば、特許文献２には、被試験用点火装置の出力端に三針火花試験装置を接続するとともに、この被試験用点火装置に模擬入力信号を入力し、被試験用点火装置の出力信号および三針火花試験装置に流れる電流信号を検出し、これらの信号に基づいて被試験用点火装置の良否を判定する方法が開示されている。
特開平９−２８０１４７号公報 特開昭６２−１７３７３号公報

しかしながら、従来の半導体試験装置では、ＩＧＢＴ７にコレクタ電流Ｉｃを流すために、点火コイル１１が用いられることから、実際の使用状態を再現できるという利点はあるが、点火用パワーＩＣ９の寄生効果を引き起こすストレスを自由に制御できないという問題があった。
すなわち、図４の半導体試験装置では、放電ギャップ１８のギャップ間隔を調整することで、点火用パワーＩＣ９の寄生効果を引き起こすストレスを若干調整することはできるが、このような調整方法では、寄生効果の起こり易い不良品をスクリーニングする方法には適用できるものの、寄生効果に対する設計上の余裕度や破壊の起こり易い箇所を確認し、改善に役立てるなどの目的には不十分である。
そこで、本発明の目的は、寄生効果を引き起こすストレスを自由に制御しつつ、パワーＩＣに印加することが可能な半導体試験装置および半導体素子の寄生効果試験方法を提供することである。

上述した課題を解決するために、請求項１記載の半導体試験装置によれば、制御回路が同一チップ内に集積された縦型パワー半導体素子のコレクタとエミッタとの間に接続されるインダクタと、前記インダクタに流れる電流を制御するスイッチング素子と、前記スイッチング素子をオンオフ制御する制御信号を発生する制御信号発生器とを備えることを特徴とする。
また、請求項２記載の半導体試験装置によれば、前記スイッチング素子は、ＩＧＢＴ、電界効果型トランジスタまたはバイポーラトランジスタであることを特徴とする。
また、請求項３記載の半導体試験装置によれば、前記スイッチング素子と制御信号発生器とを絶縁する絶縁ドライバを備えることを特徴とする。

また、請求項４記載の半導体試験装置によれば、前記制御信号発生器にて生成された制御信号を前記スイッチング素子に伝達するレベルシフト回路を備えることを特徴とする。
また、請求項５記載の半導体試験装置によれば、前記制御信号は、前記スイッチング素子を介して前記インダクタに所定の電流を流す第１のパルスと、前記インダクタに流れる電流を前記縦型パワー半導体素子に所定時間だけ転流させるパルス休止期間と、前記縦型パワー半導体素子に流れていた電流を前記スイッチング素子に再度転流させる第２のパルスを含むことを特徴とする。

また、請求項６記載の半導体試験装置によれば、前記第２のパルスの時間幅は前記第１のパルスの時間幅より短いことを特徴とする。
また、請求項７記載の半導体素子の寄生効果試験方法によれば、半導体素子の接合を順バイアスすることにより、前記半導体素子内に少数キャリアを注入するステップと、記半導体素子内に注入された少数キャリアを逆回復電流として吐き出させることで、前記半導体素子が搭載された集積回路の寄生効果のトリガを生成するステップとを備えることを特徴とする。

以上説明したように、本発明によれば、縦型パワー半導体素子に流れる電流をスイッチング素子にて制御することにより、縦型パワー半導体素子が搭載されたパワーＩＣの寄生効果を引き起こすストレスを自由に制御することができる。このため、寄生効果に対する設計上の余裕度や破壊の起こり易い箇所を精度よく確認することができ、改善に役立てることが可能となるとともに、寄生効果の起こり易い不良品を正確にスクリーニングすることが可能となる。

以下、本発明の実施形態に係る半導体試験装置について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体試験装置の概略構成を示す回路図である。
図１において、点火用パワーＩＣ９には、縦型パワー半導体素子として出力段のＩＧＢＴ７が設けられるとともに、ＩＧＢＴ７の駆動制御と保護を行う制御回路８が設けられている。
また、半導体試験装置には、インダクタンスＬのインダクタ４、インダクタ４に流れる電流を制御するＩＧＢＴ２、ＩＧＢＴ２をオンオフ制御する制御信号を発生するパルス発生器５が設けられている。なお、ＩＧＢＴ２の代わりに、電界効果型トランジスタまたはバイポーラトランジスタを用いるようにしてもよい。

そして、点火用パワーＩＣ９のＣＩ端子（コレクタ電極）とＥＩ端子（エミッタ電極）との間にはインダクタ４が接続され、点火用パワーＩＣ９のＧＩ端子（ゲート電極）とＥＩ端子は接地電位に接続されている。また、パルス発生器５は絶縁ドライバ６を介してＩＧＢＴ２のＧ端子に接続され、ＩＧＢＴ２のＣ端子は電圧源１に接続され、ＩＧＢＴ２のＥ端子はインダクタンスＬｓの配線の浮遊インダクタ３を介して点火用パワーＩＣ９のＣＩ端子に接続されている。

図２は、図１の半導体試験装置の各部の動作波形を示す図である。
図２の時刻ｔ１において、パルス発生器５にてＩＧＢＴ２のＧ端子にオン信号Ｐ１が印加されると、ＩＧＢＴ２がオンし、電圧源１の電圧Ｖ_ＲからＩＧＢＴ２のオン電圧Ｖ_{ｃｅ（ｓａｔ）}を差し引いた電圧が浮遊インダクタ３およびインダクタ４にかかり、電圧源１からＩＧＢＴ２、浮遊インダクタ３およびインダクタ４を順次介して、ＩＧＢＴ２のＥ端子にコレクタ電流Ｉ_ＩＧＢＴが流れる。ここで、点火用パワーＩＣ９のＧＩ端子は接地電位に接続され、点火用パワーＩＣ９のＩＧＢＴ７はオフ状態である。このため、ＩＧＢＴ２のコレクタ電流Ｉ_ＩＧＢＴは、ＩＧＢＴ７の接合容量を充電する短時間の電流を除き、ＩＧＢＴ７のコレクタ電流Ｉｃとして寄与することはなく、インダクタ４に流れるインダクタンス電流Ｉ_Ｌとして寄与し、（Ｌ＋Ｌｓ）ｄＩ_Ｌ／ｄｔ＝Ｖ_Ｒ−Ｖ_{ｃｅ（ｓａｔ）}で決まる電流増減率ｄＩ／ｄｔで増加する。

次に、時刻ｔ２において、パルス発生器５にてＩＧＢＴ２のＧ端子にオフ信号が印加されると、ＩＧＢＴ２はオフし、ＩＧＢＴ２のコレクタ電流Ｉ_ＩＧＢＴが急激に減少する。ここで、コレクタ電流Ｉ_ＩＧＢＴが急激に減少しても、インダクタンス電流Ｉ_Ｌが一定に維持されるようにインダクタ４にて起電圧が発生されるため、インダクタンス電流Ｉ_ＬはＩＧＢＴ７に転流し、インダクタンス電流Ｉ_Ｌと同じ大きさの逆電流が点火用パワーＩＣ９のＥＩ端子からＣＩ端子に向かって流れる。この逆電流によってＩＧＢＴ７の接合が順バイアスされ、少数キャリアがＩＧＢＴ７および制御回路８に注入される。そして、インダクタンス電流Ｉ_Ｌ（＝Ｉｃ＜０）は、点火用パワーＩＣ９のＥＩ端子とＣＩ端子との間の電圧によってきまるｄｉ/ｄｔで減衰する。

次に、時刻ｔ３において、パルス発生器５にてＩＧＢＴ２のＧ端子にオン信号Ｐ２が再び印加されると、ＩＧＢＴ２が再度オンし、ＩＧＢＴ７に流れていたコレクタ電流ＩｃはＩＧＢＴ２に再び転流する。このため、それまでＩＧＢＴ７に流れていた負のコレクタ電流Ｉｃの絶対値は減少して０となった後、ＩＧＢＴ７の接合の逆回復に伴って、ＩＧＢＴ２のオフ期間にＩＧＢＴ７に注入されたキャリアが逆回復電流Ｉ_Ｒとして吐き出され、正のコレクタ電流Ｉｃが流れる。

この逆回復電流Ｉ_Ｒは、点火用パワーＩＣ９のラッチアップなどの寄生効果のトリガとなり、寄生効果が発生すると、素子の破壊や配線パターンの溶融などが発生することから、寄生効果の発生箇所を特定することができる。
なお、ＩＧＢＴ７に注入された少数キャリアが多いほど寄生効果が発生し易いが、逆回復時の電流増減率ｄＩｃ／ｄｔが小さい場合には、ＩＧＢＴ７に注入された少数キャリアの量が多くても、逆回復電流Ｉ_Ｒのピーク値は小さくなり、寄生効果が発生し難くなる。

ここで、逆回復時の電流増減率ｄＩｃ／ｄｔは、電圧源１の電圧Ｖ_Ｒ、浮遊インダクタ３のインダクタンスＬｓまたはＩＧＢＴ２のターンオン時の電流増減率ｄＩ／ｄｔで決定され、ＩＧＢＴ７に注入される少数キャリアの量を決定するオフ信号がＩＧＢＴ２のＧ端子に入力された時の電流値、電圧源１の電圧Ｖ_Ｒ、浮遊インダクタ３のインダクタンスＬｓ、パルスＰ１、Ｐ２の間のパルス休止期間などを調整することで、パワーＩＣ９の寄生効果を引き起こすストレスを自由に制御することができる。このため、寄生効果に対する設計上の余裕度や破壊の起こり易い箇所を精度よく確認することができ、改善に役立てることが可能となるとともに、寄生効果の起こり易い不良品を正確にスクリーニングすることが可能となる。

なお、図２の実施形態では、オン信号Ｐ１、Ｐ２の時間幅を同一とした方法について説明したが、オン信号Ｐ１、Ｐ２の時間幅は、逆回復電流Ｉ_Ｒによる寄生効果で素子の破壊や配線パターンの溶融などが発生し、寄生効果の発生箇所を特定できるだけの時間があればよい。一方、オン信号Ｐ１、Ｐ２の時間幅が長くなり過ぎると、素子の破壊跡が大きくなり過ぎて寄生効果の発生箇所の特定が困難になったり、寄生効果による破壊がなくてもオン信号Ｐ２後の逆電流が大きくなり過ぎて素子の破壊が起きるなどの不具合が発生することから、オン信号Ｐ２の時間幅はオン信号Ｐ１の時間幅より短いことが好ましい。

図３は、本発明の第２実施形態に係る半導体試験装置の概略構成を示す回路図である。
図３において、図１の絶縁ドライバ６の代わりにレベルシフタ２０が設けられ、図１のＩＧＢＴ２の代わりにＰチャンネル電界効果型トランジスタ２３が設けられている。
ここで、レベルシフタ２０には、負荷抵抗２１およびＮチャンネル電界効果型トランジスタ２２が設けられている。

そして、負荷抵抗２１とＮチャンネル電界効果型トランジスタ２２とは直列接続され、Ｎチャンネル電界効果型トランジスタ２２のゲート端子にはパルス発生器５が接続されている。また、Ｐチャンネル電界効果型トランジスタ２３のＧ端子は負荷抵抗２１とＮチャンネル電界効果型トランジスタ２２との接続点に接続され、Ｐチャンネル電界効果型トランジスタ２３のＳ端子は電圧源１に接続され、Ｐチャンネル電界効果型トランジスタ２３のＤ端子はインダクタンスＬｓの配線の浮遊インダクタ３を介して点火用パワーＩＣ９のＣＩ端子に接続されている。

そして、パルス発生器５にて発生されたオン信号Ｐ１、Ｐ２は、レベルシフタ２０を介してＰチャンネル電界効果型トランジスタ２３のＧ端子に印加し、Ｐチャンネル電界効果型トランジスタ２３のスイッチング動作によってインダクタンス電流Ｉ_Ｌやコレクタ電流Ｉｃを制御することができる。なお、図３の半導体試験装置の動作波形は、図２の動作波形と同等である。

本発明の第１実施形態に係る半導体試験装置の概略構成を示す回路図である。 図１の半導体試験装置の各部の動作波形を示す図である。 本発明の第２実施形態に係る半導体試験装置の概略構成を示す回路図である。 従来の半導体試験装置の概略構成を示す回路図である。

符号の説明

１ 電圧源
２、７ ＩＧＢＴ
３ 浮遊インダクタ
４ インダクタ
５ パルス発生器
６ 絶縁ドライバ
８ 制御回路
９ 点火用パワーＩＣ
２０ レベルシフタ
２１ 負荷抵抗
２２ Ｎチャンネル電界効果型トランジスタ
２３ Ｐチャンネル電界効果型トランジスタ

Claims (7)

1. 制御回路が同一チップ内に集積された縦型パワー半導体素子のコレクタとエミッタとの間に接続されるインダクタと、
   前記インダクタに流れる電流を制御するスイッチング素子と、
   前記スイッチング素子をオンオフ制御する制御信号を発生する制御信号発生器とを備えることを特徴とする半導体試験装置。
2. 前記スイッチング素子は、ＩＧＢＴ、電界効果型トランジスタまたはバイポーラトランジスタであることを特徴とする請求項１記載の半導体試験装置。
3. 前記スイッチング素子と制御信号発生器とを絶縁する絶縁ドライバを備えることを特徴とする請求項１または２記載の半導体試験装置。
4. 前記制御信号発生器にて生成された制御信号を前記スイッチング素子に伝達するレベルシフト回路を備えることを特徴とする請求項１または２記載の半導体試験装置。
5. 前記制御信号は、前記スイッチング素子を介して前記インダクタに所定の電流を流す第１のパルスと、前記インダクタに流れる電流を前記縦型パワー半導体素子に所定時間だけ転流させるパルス休止期間と、前記縦型パワー半導体素子に流れていた電流を前記スイッチング素子に再度転流させる第２のパルスを含むことを特徴とする請求項１から４のいずれか１項記載の半導体試験装置。
6. 前記第２のパルスの時間幅は前記第１のパルスの時間幅より短いことを特徴とする請求項５記載の半導体試験装置。
7. 半導体素子の接合を順バイアスすることにより、前記半導体素子内に少数キャリアを注入するステップと、
   記半導体素子内に注入された少数キャリアを逆回復電流として吐き出させることで、前記半導体素子が搭載された集積回路の寄生効果のトリガを生成するステップとを備えることを特徴とする半導体素子の寄生効果試験方法。

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