JP2009163633A

JP2009163633A - 情報処理装置およびデータ通信方法

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Publication number: JP2009163633A
Application number: JP2008002474A
Authority: JP
Inventors: Koji Oshikiri; 幸治押切; Junichi Ikeda; 純一池田; Yosuke Kawamura; 洋介川村
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-01-09
Filing date: 2008-01-09
Publication date: 2009-07-23

Abstract

【課題】エラー発生時においても正常デバイスの生産性を損なうことなく、生産性の低下を最小限に抑えることができる情報処理装置およびデータ通信方法を提供する。
【解決手段】複数のデバイス５，６に対するトラフィックを異なる仮想チャネルに割り当て、高速シリアルスイッチファブリック２と一のデバイス６との間の物理層のリンクダウンが生じていると判断した場合、ジョブが欠落しないように、他のデバイス５へのジョブの出力配分を再配分する。これにより、複数のデバイス５，６に対するトラフィックを異なる仮想チャネルに割り当てることができるので、一方のデバイス６がエラーによりデータ転送が停止したとしても、高速シリアルスイッチファブリック２内部における通信経路におけるデッドロックを回避しているため、全体での生産性の低下を可能な限り減らすことができる。
【選択図】図２８

Description

本発明は、高速シリアルスイッチファブリックを介して複数のデバイスを接続した情報処理装置およびデータ通信方法に関する。

一般に、画像データやその他のデータを扱うデジタル複写機、複合機（ＭＦＰ）等の情報処理装置では、デバイス間のインタフェースにＰＣＩバスが使用されている。

しかし、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが低い段階にきており、最近では、ＰＣＩバスのようなパラレル方式のインタフェースに代えて、IEEE1394やUSB等の高速シリアルインタフェースの使用が検討されている。例えば、特許文献１によれば、内部インタフェースとして、IEEE1394やUSB等の高速シリアルインタフェースを使用することが提案されている。

また、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースも提案され、実用化の段階にきている（例えば、非特許文献１参照）。このPCI Expressシステムは、概略的には、例えば非特許文献１中の図１等に示されるようなルートコンプレックス−スイッチ（任意階層）−デバイス等のツリー構造（木構造）によるデータ通信網として構成されている。

さらに、近年においては、PCI Express アーキテクチャに基づく高速シリアルスイッチファブリックであるAdvanced Switching Interconnect規格も策定されている。このAdvanced Switching Interconnectは、PCI Expressの高速シリアル伝送の物理層とリンク層の技術をそのまま採用しつつ、より広範囲なアプリケーションに対応できるようにしたものであり、その接続対象はChip-to-Chip, Board-to-Boardを想定している。このAdvanced Switching Interconnectによれば、トラフィッククラスを仮想チャネルに対してマッピングすることにより、トラフィックの差別化（優先度をつける）を行うことができる。

そして、このような技術を基に、様々な性質の異なるトラフィックを持つデバイスを高速シリアルスイッチファブリックに対して自由に拡張することができるスイッチで接続されたプリンタやＭＦＰも提案されている。（特許文献２、３、４参照）

特開２００１−０１６３８２号公報特開２００４−００５８６０号公報特開２００４−００５９３７号公報特開２００４−０１４４１９号公報 "PCI Express 規格の概要"Interface誌、July’2003 里見尚志

ところが、複数のデバイスが接続されたスイッチベースのプリンタやＭＦＰにおいて、１つのデバイスにエラーが発生した場合には、エラーが発生したデバイスへのトラフィックが正常なデバイスへのトラフィックの邪魔をすることになる。そして、最悪の場合には、正常なデバイスを含むシステム全体を再起動するという事態に陥るため、極端に生産性が低下するという問題がある。

本発明は、上記に鑑みてなされたものであって、エラー発生時においても正常デバイスの生産性を損なうことなく、生産性の低下を最小限に抑えることができる情報処理装置およびデータ通信方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、トラフィックの差別化を行うことができるトラフィッククラスを仮想チャネルに対してマッピング可能な高速シリアルスイッチファブリックを介して複数のデバイスを接続した情報処理装置において、前記複数のデバイスに対するトラフィックを異なる前記仮想チャネルに割り当てる仮想チャネル割当手段と、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じたか否かを判断する第１判断手段と、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じていると判断した場合、ジョブが欠落しないように、他の前記デバイスへのジョブの出力配分を再配分する第１再配分手段と、を備える。

また、請求項２にかかる発明は、請求項１記載の情報処理装置において、前記第１再配分手段は、一の前記デバイスに割り当てられていたジョブを、他の前記デバイスに対して投入する。

また、請求項３にかかる発明は、請求項１または２記載の情報処理装置において、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したか否かを判断する第２判断手段と、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したと判断した場合、他の前記デバイスへのジョブの出力配分を再配分する第２再配分手段と、を備える。

また、請求項４にかかる発明は、請求項３記載の情報処理装置において、前記第２再配分手段は、他の前記デバイス用に残存しているジョブの半分を、リンクが正常復帰した一の前記デバイスに割り当て、一の前記デバイスと他の前記デバイスに対して投入する。

また、請求項５にかかる発明は、トラフィックの差別化を行うことができるトラフィッククラスを仮想チャネルに対してマッピング可能な高速シリアルスイッチファブリックを介して複数のデバイスを接続した情報処理装置で実行されるデータ通信方法であって、前記情報処理装置は、制御部を備え、前記制御部において実行される、仮想チャネル割当手段が、前記複数のデバイスに対するトラフィックを異なる前記仮想チャネルに割り当てるステップと、第１判断手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じたか否かを判断するステップと、第１再配分手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じていると判断した場合、ジョブが欠落しないように、他の前記デバイスへのジョブの出力配分を再配分するステップと、含むことを特徴とする。

また、請求項６にかかる発明は、請求項５記載のデータ通信方法において、前記第１再配分手段は、一の前記デバイスに割り当てられていたジョブを、他の前記デバイスに対して投入する。

また、請求項７にかかる発明は、請求項５または６記載のデータ通信方法において、前記制御部において実行される、第２判断手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したか否かを判断するステップと、第２再配分手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したと判断した場合、他の前記デバイスへのジョブの出力配分を再配分するステップと、を含む。

また、請求項８にかかる発明は、請求項７記載のデータ通信方法において、前記第２再配分手段は、他の前記デバイス用に残存しているジョブの半分を、リンクが正常復帰した一の前記デバイスに割り当て、一の前記デバイスと他の前記デバイスに対して投入する。

請求項１，５にかかる発明によれば、複数のデバイスに対するトラフィックを異なる仮想チャネルに割り当て、高速シリアルスイッチファブリックと一のデバイスとの間の物理層のリンクダウンが生じていると判断した場合、ジョブが欠落しないように、他のデバイスへのジョブの出力配分を再配分することにより、複数のデバイスに対するトラフィックを異なる仮想チャネルに割り当てることができるので、一方のデバイスがエラーによりデータ転送が停止したとしても、高速シリアルスイッチファブリック内部における通信経路におけるデッドロックを回避しているため、全体での生産性の低下を可能な限り減らすことができる、という効果を奏する。

また、請求項２，６にかかる発明によれば、一のデバイスに割り当てられていたジョブを、他のデバイスに対して投入することにより、デバイスエラー発生時に、複数のデバイスへの出力配分を再配分する制御をおこない、当初、エラーが発生したデバイスに割り当てられていた作業を、必要に応じて正常動作しているデバイスに割り当てなおすことで、全体での生産性の低下を可能な限り減らすことができる、という効果を奏する。

また、請求項３，７にかかる発明によれば、高速シリアルスイッチファブリックと一のデバイスとの間の物理層のリンクが正常復帰したと判断した場合、他のデバイスへのジョブの出力配分を再配分することにより、デバイスエラー発生時に、複数のデバイスへの出力配分を再配分する制御をおこない、当初、エラーが発生したデバイスに割り当てられていた作業を、必要に応じて正常動作しているデバイスに割り当てなおし、更に、エラーが発生していたデバイスが正常状態に復帰した場合に、複数のデバイスへの出力配分を再配分する制御をおこない、復帰したデバイスに作業を割り当てなおすことで、全体での生産性の低下を可能な限り減らすことができる、という効果を奏する。

また、請求項４，８にかかる発明によれば、他のデバイス用に残存しているジョブの半分を、リンクが正常復帰した一のデバイスに割り当て、一のデバイスと他のデバイスに対して投入することにより、エラーが発生していた一のデバイスが正常状態に復帰した場合に、他のデバイス用に残存しているジョブの半分を、リンクが正常復帰した一のデバイスに割り当て、一のデバイスと他のデバイスに対して投入することで、全体での生産性の低下を可能な限り減らすことができる、という効果を奏する。

以下に添付図面を参照して、この発明にかかる情報処理装置およびデータ通信方法の最良な実施の形態を詳細に説明する。

［第１の実施の形態］
本発明を実施するための最良の形態について図面を参照して説明する。以下では、PCI Expressの詳細について、［PCI Express規格の概要］〜［PCI Express のアーキテクチャの詳細］の欄で説明し、PCI Expressの技術を活用したAdvanced Switch Interconnectについて、[Advanced Switch Interconnectとは]〜[Advanced Switch Interconnect技術の特徴]の欄で説明し、本実施の形態の情報処理装置について、［情報処理装置の構成］〜［動作例］の欄で説明する。

［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。

PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。

図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。

これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。

実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６（イーサネットは登録商標）、アドインカード１３７が接続されている。

即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。

［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント・リンク間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。

Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。

Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）でＩ／Ｏリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。

Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。

Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。

［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７−１に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７−２に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。

PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。

Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。

Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。

なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロス・ポイントを基にクロックを抽出する方式とされている。

［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。

当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。

なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。

［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。

Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。

ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。

ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。

ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。

リクエストは、完了パケットが不要なものと必要なものとがある。

ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。

仮想チャネル（ＶＣ：Virtual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。

トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。

ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。

PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバーフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには６種類ある。

フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。

ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。

物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。

ｂ．データリンクレイヤパケット（ＤＬＬＰ）
トランザクションレイヤパケット（ＴＬＰ）は、物理層から送信されるときに自動的に図１２に示すようなデータリンクレイヤパケット（ＤＬＬＰ）に分割されて各レーンに送信される。データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。

図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。

Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。

ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。

ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、図１４に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。

Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１５に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。

Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。

ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。

ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。

[Advanced Switch Interconnectとは]
次に、本実施の形態は上述したPCI Expressの技術を活用したAdvanced Switch Interconnectを利用するものであり、本実施の形態の前提として当該Advanced Switch Interconnectの概要について説明する。

近年においては、ブロードバンドと半導体技術の進歩を背景としたコンピューティングと通信の融合が急速に進み、新たなアプリケーションシステムに幅広く対応できる規格の出現が望まれるようになってきている。そこで登場してきたのがPCI Expressの技術を活用したＡＳＩ（Advanced Switching Interconnect）規格であり、コンピューティングから通信まで幅広いアプリケーションに適用することを想定している。ＡＳＩ仕様の策定と普及は非営利団体であるASI-SIG（Advanced Switching Interconnect Special Interest Groupe）によって運営されている。

[Advanced Switch Interconnect技術の概要]
次に、Advanced Switch Interconnect技術の概要について説明する。

まず、PCI ExpressとＡＳＩ（Advanced Switching Interconnect）の関係について説明する。図１６に、PCI ExpressとＡＳＩ（Advanced Switching Interconnect）のプロトコルスタックの関係を示す。ＡＳＩ（Advanced Switching Interconnect）はPCI Expressの高速シリアル伝送の物理層とリンク層の技術をそのまま採用しつつ、より広範囲なアプリケーションに対応できるようにしたものであり、その接続対象はChip-to-Chip, Board-to-Boardを想定している。PCI Expressはコンピューティングで培われてきたＰＣＩのトランザクションをそのまま継承しているが、ＡＳＩ（Advanced Switching Interconnect）ではPCI Expressのトランザクション層を入れ替えて機能を拡張しており、より高度なデータフローとプロトコルに対応出来るようにしている。また、接続構造もPCI Expressのツリー構造から、より自由度の高いファブリック構造が出来るように拡張されており、マルチＣＰＵ環境にも対応している。ＡＳＩ（Advanced Switching Interconnect）では、同様のファブリック構造が可能な他の規格（Ethernet（登録商標），InfiniBand等）よりもルーティング手法が格段に改善され、高速化が図られている。

図１６に示すファブリック管理機能（AS Fabric Mngmnt）は、ソフトウェアで構成されるＡＳＩ（Advanced Switching Interconnect）プロトコルの一部であり、接続セットアップや取り外し、イベント管理、パフォーマンスおよび稼動状況のモニタ、リダンダント・ルート、パスの無効化、リソース割り振り、負荷の平準化のような種々のサービスをサポートする。図１７は、ファブリック管理機能における初期化シーケンスを示すものである。

ＡＳＩ（Advanced Switching Interconnect）では、図１８に示すように、各種プロトコルをカプセル化する手法を採用することで、より高度なプロトコル（TCP/IP，Fibre Channel等）サービスの高速化を実現しようとしている。ＡＳＩ（Advanced Switching Interconnect）の上位層にはＰＥＩ（Protocol Encapsulation Interface）と呼ばれる部分があり、外部から到達した各種パケットにＡＳＩヘッダを付加し、ＡＳＩパケットに変換する機能をもっている。ＡＳＩファブリックを通過したパケットは受信側のＰＥＩでＡＳＩヘッダがはずされ、元のパケットとして抽出される。上流のプロトコルインタフェースはPI（パイ）と呼ばれ、各種標準に対応できる他、AS Native，Vendor Specificプロトコルも実装できる仕組みを採用している。PCI ExpressとＡＳＩ（Advanced Switching Interconnect）をブリッジで接続しPCI Expressプロトコルをカプセル化し転送するプロファイルは、PI-8として定義されている。

[Advanced Switch Interconnect技術の特徴]
ＡＳＩ（Advanced Switching Interconnect）はPCI Expressの特徴である、高速性、バンド幅のスケーラビリティ、階層構造による物理層の拡張性、データの信頼性等に加えて、以下に示すようなＡＳＩ（Advanced Switching Interconnect）独自の特徴がある。
・動画等のunreliable（lossy）パケット伝送への対応
・マルチキャスト、ブロードキャストパケットへの対応
・カプセル化によるマルチプロトコル伝送
・高速な独自のパスルーティング方式の採用
・輻輳管理機能のサポート
・ファブリック構造への対応

このような特徴により、図１９に示すような複数デバイス間のストレージやＩＯリソースの共有が可能となる。また、これまでPCI，PCI-X，PCI Express，HyperTransport，RapidIO,StarFabricなどの規格は、同じロード／ストアプロトコルを使っていても物理層が異なるために複雑な接続手段が必要であったが、ＡＳＩ（Advanced Switching Interconnect）技術を利用することで図２０に示すような相互通信もシンプルに実現できるようになり、デバイス間の通信速度が高速化される。また、各種上位プロトコルをトンネルさせることにより、TCP/IP等の通信を通常のEthernet（登録商標）の処理よりも高速に実現する局所システムを構築することも可能となる。更に、ファブリック構造への対応などでシステムに冗長性を持たせてロバスト性を向上させたり、動的なルーティングパスの切り替えができるようになる。

加えて、Advanced Switching Interconnectは、PCI Expressの物理層およびデータリンク層を最適化されたトランザクション層と重ね合わせたもので、様々な機能を提供する。トランザクション層の特徴的な機能としては、マルチレベルのＱｏＳ（Quality of Service）がある。ＱｏＳは、２０の仮想チャネル（ＶＣ：Virtual Channel）と８つのトラフィッククラス（ＴＣ）をサポートしている。

ＡＳＩ（Advanced Switching Interconnect）を制御する上位のソフトウェアであるファブリック管理機能（AS Fabric Mngmnt）は、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。

仮想チャネル（ＶＣ：Virtual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。

また、ＡＳＩファブリック内では、過大なトラフィックが発生することによるCongestion状態が発生することがある。Congestion状態に陥ると、パケットの応答時間が長くなり、一定のサービスレベルが維持できなくなるという問題がある。そこで、ＡＳＩ（Advanced Switching Interconnect）規格では、Congestion Management機能としてStatus-Based Flow Control（ＳＢＦＣ）を備えることにより、この問題の解決を図っている。

ここで、Congestion Managementについて具体的に説明する。図２１−１に示すように、３つのスイッチにトラフィック１−３が存在している場合において、最初にトラフィック１とトラフィック２が、所望のデータ転送を行っていたとする。ここで、トラフィック３としてポートＡの能力以上の過大なトラフィックが発生したとする。この影響は、同じ出力ポートＡへのトラフィック２の減少となって現れる。また、トラフィック２のみならず、トラフィック２と同じリンクを経由するトラフィック１のトラフィックも減少してしまう。

そこで、図２１−２に示すように、ＳＢＦＣを用いてポートＡが混んでいる事を隣のスイッチに伝えることにより、トラフィック２の出力を抑えることができるようになるので、トラフィック１がトラフィック２の影響を受けなくなる。

ところで、ＡＳＩ（Advanced Switching Interconnect）の仮想チャネル（ＶＣ）には、下記に示すような３つのタイプがある。
ＢＶＣ（Bypass Capable Unicast）：ＶＣＩｄｓ０−７
ＯＶＣ（Ordered-Only Unicast）：ＶＣＩｄｓ８−１５
ＭＶＣ（Multicast）：ＶＣＩｄｓ１６−１９

ＢＶＣ（Bypass Capable Unicast）は、図２２に示すように、先に入力されたQueueをバイパスさせ、後から入力されたQueueがアービタ（調停回路）から抜けていくことを許しているものである。

ＯＶＣ（Ordered-Only Unicast）は、図２３に示すように、先に入力されたQueueがそのまま出力されるものである。

ＭＶＣ（Multicast）は、図２４に示すように、入力されたQueueがマルチキャスト出力されるものである。

［情報処理装置の構成］
図２５は、本発明の第１の実施の形態の情報処理装置１の構成例を示す概略ブロック図である。本実施の形態にかかる情報処理装置１は、例えばＭＦＰ（Multi Function Peripheral）等の機器に適用されるもので、高速シリアルスイッチファブリックであるＡＳＩ（Advanced Switching Interconnect）２を介して各種のエンドポイントデバイスやスイッチ出力ポート（以下、デバイスという）をそれぞれ接続している。ここでは、ＡＳＩ２に接続される各種のデバイスとして、システムコントローラ３、画像入力デバイスであるスキャナ４、画像出力デバイスである第１のプロッタ５および第２のプロッタ６、記憶デバイスである画像メモリ７、画像処理ユニット８、外部Ｉ／Ｏ９、オペレーションパネル１０を接続している。

システムコントローラ３は、インストールされているプログラム（ソフトウェア）に従い当該装置全体の制御を受け持つＣＰＵ（Central Processing Unit）等を含み、経路制御や経路判断等の処理を行うデバイス部分（プリンタコントローラ）を意味する。

スキャナ４とは、原稿画像等に基づく画像データを当該システム内に取り込むためのデバイスやユニット部分を示し、例えば、原稿画像を光電的に読み取って画像データを取得するスキャナエンジン等により構成されている。

第１のプロッタ５および第２のプロッタ６とは、画像データを紙などに印刷出力するデバイスやユニット部分を示し、例えば、電子写真方式のプロッタ（プリンタ）エンジン等により構成されている。なお、プロッタ５の印刷方式は、電子写真方式のほか、インクジェット方式、昇華型熱転写方式、銀塩写真方式、直接感熱記録方式、溶融型熱転写方式など、様々な方式を用いることができる。

画像メモリ７は、ＨＤＤ（Hard Disk Drive）やＲＡＭ（Random Access Memory）などであり、スキャナ４で読み取った画像データなどを格納する。

画像処理ユニット８は、スキャナ４で読み取った画像データなどに対し、ユーザ指示に応じて、あるいは情報処理装置１の持つ特性に応じて各種画像処理を実行する。画像処理ユニット１３は、処理後の画像データを第１のプロッタ５および第２のプロッタ６に出力する。

外部Ｉ／Ｏ９は、接続された他の機器との間で画像データや制御データ等のやり取りを行うものである。

オペレーションパネル１０は、タッチパネルや表示パネルを備えており、装置に対する各種命令の入力を受け付ける。

ここで、本実施の形態の情報処理装置１が備える特徴的な機能について説明する。本実施の形態の情報処理装置１においては、複数のプロッタ（第１のプロッタ５および第２のプロッタ６）に対するトラフィックを別々の仮想チャネル（ＶＣ：Virtual Channel）に割り当てるようにしている。この点について、以下に詳述する。

図２６は、情報処理装置１の構成を部分的に詳細に示すブロック図である。図２６は、特に、システムコントローラ３と第１のプロッタ５と第２のプロッタ６を、ＡＳＩ２を経由して接続した様子を示している。各デバイスの構成は、トランザクション層（ＴＬ），データリンク層（ＤＬ），物理層（ＰＬ）からなる通信コア２０と、通信コア部分以外のデバイス固有の機能（システムコントローラ３におけるデータ蓄積部１１およびプリンタジョブ制御部１２、第１のプロッタ５：データ出力部１３およびプロッタ制御部１４、第２のプロッタ６：データ出力部１５およびプロッタ制御部１６）と、から構成される。

図２６に示すように、システムコントローラ３の出力ポートの通信コア２０におけるトランザクション層（ＴＬ）には、ＶＣ１とＶＣ２の２種類の仮想チャネルが存在する。また、ＡＳＩ２の入力ポートのトランザクション層（ＴＬ）には、ＶＣ１とＶＣ２の２種類の仮想チャネルが存在する。加えて、ＡＳＩ２の第１のプロッタ５向けの出力ポートのトランザクション層（ＴＬ）にはＶＣ１が存在し、ＡＳＩ２の第２のプロッタ６向けの出力ポートのトランザクション層（ＴＬ）にはＶＣ２の仮想チャネルが存在する。さらに、第１のプロッタ５の入力ポートの通信コア２０におけるトランザクション層（ＴＬ）にはＶＣ１の仮想チャネルが存在し、第２のプロッタ６の入力ポートの通信コア２０におけるトランザクション層（ＴＬ）にはＶＣ２の仮想チャネルが存在する。

このような構成により、システムコントローラ３と第１のプロッタ５間のトラフィックは、ＶＣ１の仮想チャネルに割り当てられ、システムコントローラ３と第２のプロッタ６間のトラフィックは、ＶＣ２の仮想チャネルに割り当てられる。ここに、仮想チャネル割当手段が実現されている。

次に、システムコントローラ３から画像データが送信された場合における挙動について説明する。

システムコントローラ３のデータ蓄積部１１に格納された第１のプロッタ５向けの画像データは、図２６に示すように、トラフィック１−１，トラフィック１−２となってＡＳＩ２に転送され、その後トラフィック１−３，トラフィック１−４となって、トラフィック１−５で第１のプロッタ５のデータ出力部１３に入力され、データ出力部１３から印刷される。同様に、システムコントローラ３のデータ蓄積部１１に格納された第２のプロッタ６向けの画像データは、図２６に示すように、トラフィック２−１，トラフィック２−２となってＡＳＩ２に転送され、その後トラフィック２−３，トラフィック２−４となって、トラフィック２−５で第２のプロッタ６のデータ出力部１５に入力され、データ出力部１５から印刷される。つまり、ＡＳＩ２の入力ポートまでは、第１のプロッタ５向けと第２のプロッタ６向けのトラフィックは同一のバッファを共有する。

ここで、図２７はシステムコントローラ３が備えるプリンタジョブ制御部１２における処理の流れを示すフローチャートである。図２７に示すように、プリンタジョブ制御部１２では、２つのプロッタ（第１のプロッタ５および第２のプロッタ６）に対するジョブの分配を決定し（ステップＳ１）、プリント動作を開始する（ステップＳ２）。その後、特にエラーが発生しなければ（ステップＳ３のＮｏ）、ジョブの完了まで待ってプリント動作を終了する（ステップＳ４）。

一方、図２８に示すように、ＡＳＩ２と第２のプロッタ６との間の物理層のリンクダウンが生じた場合には、エラーが発生する。このような場合には、ＡＳＩ２からシステムコントローラ３のプリンタジョブ制御部１２に対して、リンクダウンが発生したことが通知される（トラフィック３−１）。このエラー通知を受信した場合には（ステップＳ３のＹｅｓ：第１判断手段）、プリンタジョブ制御部１２は、ジョブの再配分を行う（ステップＳ１：第１再分配手段）。なお、ジョブの再配分の方法としては各種の方法が考えられる。例えば、第２のプロッタ６に割り当てられていたジョブを、第１のプロッタ５に対して投入する、などである。

上述のように、ＡＳＩ２の第２のプロッタ６向けの出力ポートのトランザクション層（ＴＬ）の送信バッファ（ＶＣ２）がデータで一杯になってしまったような場合であっても、システムコントローラ３と第１のプロッタ５間のトラフィックはＶＣ１に割り当てられ、システムコントローラ３と第２のプロッタ６間のトラフィックはＶＣ２に割り当てられており、第２のプロッタ６に割り当てられていたジョブの再配分を行うことにより、他方のトラフィックを滞らせることなく、かつ、ジョブを欠落させることなく、所望の出力を得ることができる。

このように本実施の形態によれば、複数のデバイスに対するトラフィックを異なる仮想チャネルに割り当て、高速シリアルスイッチファブリックと一のデバイスとの間の物理層のリンクダウンが生じていると判断した場合、ジョブが欠落しないように、他のデバイスへのジョブの出力配分を再配分する。これにより、複数のデバイスに対するトラフィックを異なる仮想チャネルに割り当てることができるので、一方のデバイスがエラーによりデータ転送が停止したとしても、高速シリアルスイッチファブリック内部における通信経路におけるデッドロックを回避しているため、全体での生産性の低下を可能な限り減らすことができる。

また、一のデバイスに割り当てられていたジョブを、他のデバイスに対して投入することにより、デバイスエラー発生時に、複数のデバイスへの出力配分を再配分する制御をおこない、当初、エラーが発生したデバイスに割り当てられていた作業を、必要に応じて正常動作しているデバイスに割り当てなおすことで、全体での生産性の低下を可能な限り減らすことができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を図２９および図３０に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。

本実施の形態は、第１の実施の形態で説明したようにＡＳＩ２と第２のプロッタ６との間の物理層のリンクダウンが生じた後に、ＡＳＩ２の第２のプロッタ６との間の物理層のリンクが正常復帰した場合について説明する。

ここで、図２９は本発明の第２の実施の形態のシステムコントローラ３が備えるプリンタジョブ制御部１２における処理の流れを示すフローチャートである。図２９に示すように、プリンタジョブ制御部１２では、２つのプロッタ（第１のプロッタ５および第２のプロッタ６）に対するジョブの分配を決定し（ステップＳ１１）、プリント動作を開始する（ステップＳ１２）。その後、特にエラーが発生しなければ（ステップＳ１３のＮｏ）、ジョブの完了まで待ってプリント動作を終了する（ステップＳ１５）。

一方、図２９に示すように、ＡＳＩ２と第２のプロッタ６との間の物理層のリンクダウンが生じた場合には、エラーが発生する。このような場合には、ＡＳＩ２からシステムコントローラ３のプリンタジョブ制御部１２に対して、リンクダウンが発生したことが通知される（トラフィック３−１）。このエラー通知を受信した場合には（ステップＳ１３のＹｅｓ：第１判断手段）、プリンタジョブ制御部１２は、ジョブの再配分を行う（ステップＳ１１：第１再分配手段）。なお、ジョブの再配分の方法としては各種の方法が考えられる。例えば、第２のプロッタ６に割り当てられていたジョブを第１のプロッタ５に対して投入する、などである。

その後、スイッチとプロッタ２間の物理層のリンクが正常復帰した場合には、図３０のトラフィック３−１に示すように、第２のプロッタ６のプロッタ制御部１６からシステムコントローラ３のプリンタジョブ制御部１２に対して、エラー復帰通知がおこなわれる。プリンタジョブ制御部１２は、エラー復帰通知を受信すると（ステップＳ１４のＹｅｓ：第２判断手段）、ジョブの再配分を行う（ステップＳ１１：第２再分配手段）。

なお、ジョブの再配分の方法としては各種の方法が考えられる。例えば、第１のプロッタ５用に残存しているジョブの半分を第２のプロッタ６に割り当て、第１のプロッタ５と第２のプロッタ６に対して投入する。これにより、最終的な生産性が向上し、所望の出力を得ることが出来る。

このように本実施の形態によれば、高速シリアルスイッチファブリックと一のデバイスとの間の物理層のリンクが正常復帰したと判断した場合、他のデバイスへのジョブの出力配分を再配分することにより、デバイスエラー発生時に、複数のデバイスへの出力配分を再配分する制御をおこない、当初、エラーが発生したデバイスに割り当てられていた作業を、必要に応じて正常動作しているデバイスに割り当てなおし、更に、エラーが発生していたデバイスが正常状態に復帰した場合に、複数のデバイスへの出力配分を再配分する制御をおこない、復帰したデバイスに作業を割り当てなおすことで、全体での生産性の低下を可能な限り減らすことができる。

既存PCIシステムの構成例を示すブロック図である。 PCI Expressシステムの構成例を示すブロック図である。デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。ｘ４の場合の物理層の構造例を示す模式図である。デバイス間のレーン接続例を示す模式図である。スイッチの論理的構造例を示すブロック図である。既存のPCIのアーキテクチャを示すブロック図である。 PCI Expressのアーキテクチャを示すブロック図である。 PCI Expressの階層構造を示すブロック図である。トランザクションレイヤパケットのフォーマット例を示す説明図である。 PCI Expressのコンフィグレーション空間を示す説明図である。仮想チャネルの概念を説明するための模式図である。データリンクレイヤパケットのフォーマット例を示す説明図である。ｘ４リンクでのバイトストライピング例を示す模式図である。Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートの定義について説明する説明図である。アクティブステート電源管理の制御例を示すタイムチャートである。 PCI ExpressアーキテクチャとAdvanced Switching Interconnectの関係を示す説明図である。ファブリック管理機能における初期化シーケンスを示す説明図である。 Advanced Switching Interconnectにおけるプロトコルのカプセル化を示す説明図である。 Advanced Switching Interconnectによる複数デバイス間のストレージやＩＯリソースの共有を示す説明図である。 Advanced Switching Interconnectによる通信例を示す説明図である。 Congestion Managementについて示す説明図である。 Congestion Managementについて示す説明図である。ＢＶＣ（Bypass Capable Unicast）を説明するための模式図である。ＯＶＣ（Ordered-Only Unicast）を説明するための模式図である。ＭＶＣ（Multicast）を説明するための模式図である。本発明の第１の実施の形態の情報処理装置の構成例を示す概略ブロック図である。情報処理装置の構成を部分的に詳細に示すブロック図である。プリンタジョブ制御部における処理の流れを示すフローチャートである。ＡＳＩと第２のプロッタとの間の物理層のリンクダウンが生じた場合を示すブロック図である。本発明の第２の実施の形態のプリンタジョブ制御部における処理の流れを示すフローチャートである。ＡＳＩと第２のプロッタとの間の物理層のリンクが正常復帰した場合を示すブロック図である。

符号の説明

１情報処理装置
２高速シリアルスイッチファブリック
５，６デバイス

Claims

トラフィックの差別化を行うことができるトラフィッククラスを仮想チャネルに対してマッピング可能な高速シリアルスイッチファブリックを介して複数のデバイスを接続した情報処理装置において、
前記複数のデバイスに対するトラフィックを異なる前記仮想チャネルに割り当てる仮想チャネル割当手段と、
前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じたか否かを判断する第１判断手段と、
前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じていると判断した場合、ジョブが欠落しないように、他の前記デバイスへのジョブの出力配分を再配分する第１再配分手段と、
を備えることを特徴とする情報処理装置。
前記第１再配分手段は、一の前記デバイスに割り当てられていたジョブを、他の前記デバイスに対して投入する、
ことを特徴とする請求項１記載の情報処理装置。
前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したか否かを判断する第２判断手段と、
前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したと判断した場合、他の前記デバイスへのジョブの出力配分を再配分する第２再配分手段と、
を備えることを特徴とする請求項１または２記載の情報処理装置。
前記第２再配分手段は、他の前記デバイス用に残存しているジョブの半分を、リンクが正常復帰した一の前記デバイスに割り当て、一の前記デバイスと他の前記デバイスに対して投入する、
ことを特徴とする請求項３記載の情報処理装置。
トラフィックの差別化を行うことができるトラフィッククラスを仮想チャネルに対してマッピング可能な高速シリアルスイッチファブリックを介して複数のデバイスを接続した情報処理装置で実行されるデータ通信方法であって、
前記情報処理装置は、制御部を備え、
前記制御部において実行される、
仮想チャネル割当手段が、前記複数のデバイスに対するトラフィックを異なる前記仮想チャネルに割り当てるステップと、
第１判断手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じたか否かを判断するステップと、
第１再配分手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクダウンが生じていると判断した場合、ジョブが欠落しないように、他の前記デバイスへのジョブの出力配分を再配分するステップと、
を含むことを特徴とするデータ通信方法。
前記第１再配分手段は、一の前記デバイスに割り当てられていたジョブを、他の前記デバイスに対して投入する、
ことを特徴とする請求項５記載のデータ通信方法。
前記制御部において実行される、
第２判断手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したか否かを判断するステップと、
第２再配分手段が、前記高速シリアルスイッチファブリックと一の前記デバイスとの間の物理層のリンクが正常復帰したと判断した場合、他の前記デバイスへのジョブの出力配分を再配分するステップと、
を含むことを特徴とする請求項５または６記載のデータ通信方法。
前記第２再配分手段は、他の前記デバイス用に残存しているジョブの半分を、リンクが正常復帰した一の前記デバイスに割り当て、一の前記デバイスと他の前記デバイスに対して投入する、
ことを特徴とする請求項７記載のデータ通信方法。