JP2009151573A - 半導体集積回路 - Google Patents

Abstract

【課題】
本発明の目的は、連動して動作する、パワーゲーティング回路により制御されている、２以上の回路ブロックについて、一方の回路ブロックの電源ドメインが電源と接続されている状態において、他方の回路ブロックの電源ドメインが電源と接続されない状態とならないような回路を有する半導体集積回路を提供することにある。
【解決手段】
複数の回路ブロックと、回路ブロック毎に、第１制御信号の論理に応じて電源の供給、切断を行う電源スイッチと、第２制御信号を受け、複数の前記電源スイッチの内、どの電源スイッチを制御するかを選択し、選択された各電源スイッチに対応して、電源の供給又は切断を行うように指示する第３制御信号を出力する電源スイッチ制御部と、電源スイッチと電源スイッチ制御部との間に設けられ、第３制御信号の論理を変換して得られた第１制御信号を選択された各電源スイッチに出力する第１保護回路と、を備える半導体集積回路。


【選択図】 図１

Description

本発明は、半導体集積回路に関し、特に、電源系統が異なる回路ブロックを複数含む回路に電源を供給する制御回路を有する半導体集積回路に関する。

半導体集積回路を構成するＭＯＳトランジスタの微細化に伴い、半導体集積回路に搭載可能なゲート数は増加している。半導体集積回路を構成する搭載ゲート数が増加すると、回路全体の消費電力が増加する。そこで、消費電力削減のため、半導体集積回路に含まれる回路ブロックと電源とを、回路ブロックの未使用時には分離、使用時には接続する電源制御回路、いわゆるパワーゲーティング回路が採用されている。

ここで、同じ電源を用いる回路ブロックを電源ドメインと呼ぶ。そうすると、一般に、パワーゲーティング回路には、回路ブロックを含む、各電源ドメインと半導体集積回路全体の電源とを分離または接続するパワースイッチと、そのパワースイッチのオン・オフを制御する制御信号を出力するＰＭＵ（Power Management Unit）と、半導体集積回路全体の電源から分離された状態の電源ドメインから、半導体集積回路全体の電源と接続された状態の電源ドメインへの信号が、Ｈｉ−Ｚ（ハイインピーダンス）状態、すなわち、フローティング状態となるのを防止するアイソレータ回路とが含まれる（例えば、特許文献１参照。）。
しかし、以下の場合には、部分的にアイソレータ回路が含まれない場合がある。例えば、一方の電源ドメインに属する回路ブロックＡが動作する際には、回路ブロックＡの動作に関連して、かならず、他方の電源ドメインに属する回路ブロックＢも動作するが、その逆が成立しない関係にあるときには、一方の電源ドメインが半導体集積回路全体の電源と接続しているときに、他方の電源ドメインが半導体集積回路全体の電源と接続しないように電源制御がされることがない。その場合、ゲート数削減のため、パワーゲーティング回路に、回路ブロックＢから回路ブロックＡへのアイソレータ回路が含まれない。
特開２００６−３４４６４０号公報

そのような場合に、ＰＭＵ又はＰＭＵを制御するＣＰＵ（CentralProcessing Unit）に、間違った電源制御順序が設定される可能性がある。ＰＭＵ又はＣＰＵへの制御プログラムの導入は、半導体集積回路が完成した後に、別途行われるからである。そのため、回路ブロックＡには電源供給されているが、回路ブロックＢには電源供給されていない場合、回路ブロックＢから回路ブロックＡへの信号がフローティング状態となり、回路ブロックＡの故障原因となる。

そこで、本発明の目的は、連動して動作するパワーゲーティング回路により制御されている２つ以上の電源ドメインについて、一方の電源ドメインが電源と接続されている状態において、他方の電源ドメインが電源と接続されない状態とならないような制御回路を有する半導体集積回路を提供することにある。

上記の課題を解決するため、本発明の一の側面によれば、複数の回路ブロックと、各回路ブロックに対して、電源の供給及び切断を、制御信号の論理に応じて行う複数の電源スイッチと、指示信号を受けて、電源スイッチによる電源の供給及び切断を制御するために、複数の制御信号を出力する電源スイッチ制御と、
電源スイッチと電源スイッチ制御部との間に設けられ、制御信号を受け、制御信号の論理の変換を行う保護回路と、を備える半導体集積回路が提供される。

本発明によれば、パワーゲーティング機能を有する半導体集積回路において、上記のように２以上の回路ブロックが連動する場合であって、一方の回路ブロックに電源が供給されているときには、他方の回路ブロックに電源が供給されない状態とならないように、電源スイッチ制御部から出力された制御信号の論理変換を行う保護回路を有する半導体集積回路を提供することができる。

以下、本発明の実施例１、及び、実施例２について説明する

実施例１の半導体集積回路は、一方の電源ドメインに含まれる回路ブロックと、上記の回路ブロックに連動して動作する他方の電源ドメインに含まれる回路ブロックと、各電源ドメインに対して、電源の供給及び切断を制御信号の論理に応じて行う電源スイッチと、電源スイッチによる電源の供給または切断を制御するために複数の制御信号を出力する電源スイッチ制御部と、電源スイッチと電源スイッチ制御部との間に設けられ、制御信号を受けて論理変換を行う保護回路とを有する。

図１を用いて、実施例１の半導体集積回路１００及び電源ＩＣ２００の説明を行う。

電源ＩＣ２００は電源生成部２１０及び制御部２２０から構成されている。制御部２２０は半導体集積回路１００に含まれるＣＰＵ３０からのコード信号３５を受け取り、そのコード信号３５により指示される電圧を出力するように電源生成部２１０に指示信号２２１を出力する回路である。電源生成部２１０は、例えば、ＤＣ／ＤＣコンバータであり、上記の指示信号２２１に応答して、ＣＰＵ３０が指定する電源電圧を、電源線２１１を介して半導体集積回路１００に供給する。

半導体集積回路１００はＰＭＵ（Power Managing Unit）１０、保護回路２０、ＣＰＵ３０、電源ドメイン５０、６０、及び、ＯＲ回路７０、８０、９０から構成されている。

ＣＰＵ３０は外部信号３００を受け、外部信号３００により指定された命令と予め読み込まれた制御プログラムに応じて、半導体集積回路１００の動作を制御する回路である。ＣＰＵ３０は半導体集積回路１００の動作を制御するため、制御信号３２、３３を出力する。なお、ＣＰＵ３０には電源スイッチ３１を介して電源線２１１から電源が供給される。

ＰＭＵ１０は、制御部１７とＲＡＭ部１６から構成されている。制御部１７はＣＰＵ３０からの制御信号３２または外部信号３００と、予めＲＡＭ部１６に読み込まれた制御プログラムに応じて、パワーゲーティング動作を制御する回路である。なお、ＰＭＵ１０には電源線２１１より電源が供給される。

ここで、パワーゲーティング動作とは、ＣＰＵ３０へ電源を供給する電源線、電源ドメイン５０へ電源を供給する電源線、及び、電源ドメイン６０へ電源を供給する電源線等と、電源線２１１等の半導体集積回路１００全体の電源線とを、電源スイッチ３１、５２、６３等の電源スイッチによって接続または分離する動作である。また、パワーゲーティング動作には信号をアイソレートするため、例えば、ＯＲ回路７０、８０、９０からなるアイソレータに信号を送る回路が含まれる。

そして、制御部１７は、パワーゲーティング動作を制御するため、電源スイッチ３１、５２、６３、及び、ＯＲ回路７０、８０、９０に対して、制御信号１１、１３、１４、１５ａ、１５ｂ、１５ｃを出力する。

また、半導体集積回路１００が一連の動作を行う際に、ＣＰＵ３０からの制御信号３２によって、ＣＰＵ３０への電源を供給する電源線と電源線２１１とを接続又は分離するように指示を受けたときは、制御部１７は、以下のような動作を行う。ここで、タスクとは半導体集積回路１００が行う一連の動作をいう。最悪実行時間とは、ＣＰＵが、次のタスクとの関係で、そのタスクの開始から、いつまでにそのタスクに関連する動作を完了しなければならないかを示す時間である。必要処理時間とは、ＣＰＵ３０がそのタスクを開始した後、実際にタスクに関連する動作をこなすことができる時間を示す。必要処理時間より最悪実行時間は長く、その理由は、以下である。まず、現在のタスクを行って得た結果は次のタスクで使用される。そして、次のタスクを開始できる時期がＣＰＵ３０だけで決まらず、他の回路（たとえば、ＲＡＭ部１６）の状況に依存している場合があるからである。そこで、制御部１７は、ＣＰＵ３０からの制御信号３２により、ＣＰＵ３０が行うタスクの最悪実行時間及び必要処理時間を認識する。次いで、制御部１７は、そのタスクが開始されてから、必要処理時間の経過のときまでは、電源スイッチ３１がオンするような論理状態の制御信号１１を出力する。制御部１７は、必要処理時間の経過した後、電源スイッチ３１がオフするような論理状態の制御信号１１を出力し、最悪実行時間の経過するまで維持する。その後、制御部１７は、そのタスクに関する最悪実行時間に到達したときに、電源スイッチ３１がオンするような論理状態の制御信号１１を出力し、ＣＰＵ２０へ電源が供給され、ＣＰＵ２０は次のタスクを実行する。

なお、半導体集積回路１００の外部より入力される外部クロック信号を受けて、内部クロック信号を発生するクロック発生回路（不図示）が半導体集積回路１００に含まれている。そこで、制御部１７は、タスク開始からの内部クロック信号の立ち上がりをカウントする回路を備え、内部クロックをカウントすることにより、最悪実行時間及び必要処理時間の経過を認識することができる。

電源ドメイン５０は内部回路５１を含む電源ドメインである。電源ドメイン５０は電源スイッチ５２を介して電源線２１１と接続される。

内部回路５１はロジック回路からなる回路ブロックであり、例えば、画像データの取込み、変換を行う回路である。

電源ドメイン６０は内部回路６１を含む電源ドメインである。電源ドメイン６０は電源スイッチ６３を介して電源線２１１と接続される。

同様に、ＣＰＵ３０からの制御信号３２によって、電源ドメイン５０へ電源を供給する電源線と電源線２１１とを接続又は分離するように指示を受けたときは、制御部１７は、そのタスクに関連して内部回路５１が行う動作について、最悪実行時間及び必要処理時間を認識する。そして、制御部１７は、制御信号１３を出力する。すなわち、制御部１７は、内部回路５１がタスクに関連する動作を開始してから、必要処理時間を経過するまでは、電源スイッチ５２をオンする論理状態である制御信号１３を出力する。次いで、制御部１７は、内部回路５１がタスクに関連する動作を完了した時、すなわち、必要処理時間経過後から、最悪実行時間まで、電源スイッチ５２をオフする論値状態である制御信号１３を出力する。そして、その後、制御部１７は、次のタスクを指示するため、電源スイッチ５２０をオンする論値状態とする制御信号１３を出力する。なお、そのタスク中、内部回路５１が動作しないときには、必要処理時間はゼロと認識される。

同様に、ＣＰＵ３０からの制御信号３２によって、電源ドメイン６０の電源線と電源線２１１とを接続又は分離するように指示を受けたときは、制御部１７は、電源ドメイン６０内の内部回路６１に対する最悪実行時間及び必要処理時間を認識する。そして、制御部１７は、制御信号１４を出力する。なお、制御部１７は、電源スイッチ６３のオン・オフを決定する制御信号１４の論理状態を、内部回路６２の動作状態に合わせて制御する。その制御は、制御信号１３の論理状態の制御と同様に行われる。

ＲＡＭ部１６は、例えば、制御部１７が外部信号３００又はＣＰＵ３０からの制御信号３２を受けたときに、制御部１７が行う動作を規定する制御プログラムと、上記のタスク毎、及び内部回路５１、６１毎に設定されている最悪実行時間及び必要処理時間を記憶している記憶回路である。制御部１７は上記の制御プログラムを読み込むことにより、パワーゲーティング回路を制御する動作を行う。

そして、タスク毎に決められた、上記の最悪実行時間及び必要処理時間に従って、電源ドメイン５０、６０、ＣＰＵ３０に対するパワーゲーティング動作を制御する。

内部回路６１はロジック回路及びＲＡＭ回路６２から構成されている回路ブロックである。内部回路６１は内部回路５１の制御を受けて、ＲＡＭ回路６２を制御する回路である。従って、内部回路６１は内部回路５１に連動して動作する。すなわち、内部回路６１が動作するときには内部回路５１も、必ず動作する。ただし、内部回路５１が動作しても、必ずしも内部回路６１は動作するとは限らない。そうすると、内部回路６１からの信号６４を、内部回路５１に接続する場合に、アイソレータ回路（ＯＲ回路）を介して、接続する必要がない。内部回路６１に電源が供給されず、信号６４の論理が不定（いわゆる、Ｈｉ−Ｚ）ときには、内部回路５１にも電源が供給されず、誤動作の可能性がないからである。

ＯＲ回路７０は、ＣＰＵ３０からの制御信号３３を一方の端子に受け、ＰＭＵ１０からの制御信号１５ａを他方の端子に受け、制御信号３３と制御信号１５ａのオア論理をとった論理を有する信号７１を内部回路５１に出力する回路である。そこで、ＣＰＵ３０に、電源スイッチ３１を介して電源が供給されていないときには、ＰＭＵ１０は、制御信号１５ａの論理を"Ｈ"とする。逆にＣＰＵ３０に電源が供給されているときには、ＰＭＵ１０は、制御信号１５ａの論理を"Ｌ"とする。すなわち、ＯＲ回路７０は、電源がオフしている回路からの信号を無効にする回路（いわゆるアイソレートする回路）である。

なお、上記の無効にする回路は、一方の入力端子に対する入力信号と他方の入力端子に対する入力信号とのアンド論理をとる、ＡＮＤ回路であってもよい。その場合には、ＣＰＵ３０に、電源スイッチ３１を介して電源が供給されていないときには、制御信号１５ａの論理は"Ｌ"である。逆にＣＰＵ３０に電源が供給されているときには、制御信号１５ａの論理は"Ｈ"である。

ＯＲ回路８０は、内部回路５１からの制御信号５３を一方の端子に受け、ＰＭＵ１０からの制御信号１５ｂを他方の端子に受け、制御信号５３と制御信号１５ｂのオア論理をとった論理を有する信号８１をＣＰＵ３０に出力する回路である。そこで、電源ドメイン５０に、電源スイッチ５２を介して電源が供給されていないときには、ＰＭＵ１０は、制御信号１５ｂの論理を"Ｈ"とする。逆に電源が供給されているときには、ＰＭＵ１０は、制御信号１５ｂの論理を"Ｌ"とする。すなわち、ＯＲ回路８０は、電源がオフしている回路からの信号を無効にする回路である。なお、無効にする回路（いわゆるアイソレートする回路）はＡＮＤ回路であってもよい。

ＯＲ回路９０は、内部回路５１からの制御信号５４を一方の端子に受け、ＰＭＵ１０からの制御信号１５ｃを他方の端子に受け、制御信号５４と制御信号１５ｃのオア論理をとった論理を有する信号９１を内部回路６１に出力する回路である。そこで、電源ドメイン５０に、電源スイッチ５２を介して電源が供給されていないときには、ＰＭＵ１０は、制御信号１５ｃの論理を"Ｈ"とする。逆に電源ドメイン５０に電源が供給されているときには、ＰＭＵ１０は、制御信号１５ｃの論理を"Ｌ"とする。すなわち、ＯＲ回路９０は、電源がオフしている回路からの信号を無効にする回路である。なお、無効にする回路（いわゆるアイソレートする回路）はＡＮＤ回路であってもよい。

なお、ＯＲ回路７０、８０、９０は電源線２１１から電源の供給を受けて動作する。

保護回路２０は、ＰＭＵ１０からの制御信号１３及び制御信号１４を受け、論理変換を行って、制御信号２１、２２として出力する回路である。そして、図２を用いて、論理変換の詳細及び保護回路２０の詳細を説明する。なお、保護回路２０は電源線２１１から電源の供給を受けて動作する。

電源スイッチ３１は制御信号１１の論理に応じて電源線２１１とＣＰＵ３０内の電源線を接続する電源スイッチであり、例えば、ＭＯＳトランジスタにより実現することができる。

電源スイッチ５２は制御信号２１の論理に応じて電源線２１１と電源ドメイン５０内の電源線を接続する電源スイッチであり、例えば、ＭＯＳトランジスタにより実現することができる。

電源スイッチ６３は制御信号２２の論理に応じて電源線２１１と電源ドメイン６０内の電源線を接続する電源スイッチであり、例えば、ＭＯＳトランジスタにより実現することができる。

図２を用いて、保護回路２０の詳細を説明する。まず、図２Ａに示した表は、制御信号１３及び１４の論理に応じた電源スイッチ５２、６３の状態と、保護回路２０が変換して得た制御信号２１及び２２の論理に応じた電源スイッチ５２、６３の状態とを示した表である。

制御信号１３、１４の論理は、論理"Ｌ"又は論理"Ｈ"とすることが可能である。そこで、Ｘ１を制御信号１３の論理に応じた電源スイッチ５２の状態とし、Ｘ２を制御信号１４の論理に応じ電源スイッチ６３の状態とすると、その組合せは、表の「入力」の欄に示すように４通りである。

内部回路６１は内部回路５１に連動して動作する。すなわち、内部回路６１が動作するときには内部回路５１も必ず動作する。ただし、内部回路５１が動作しても、必ずしも、内部回路６１は動作するとは限らない。

そうすると、電源スイッチ６３はオンしているが、電源スイッチ５２がオフしている状態（「入力」の欄の下から２段目の状態）は禁止される。そのような状態となることを想定して設計されていないため、内部回路６１の信号６４が、内部回路５１に直接接続されているため、そのような状態となった場合には、内部回路５１が故障する可能性がある。信号６４の論理が不定となるため、信号６４を受けた内部回路５１に定格以上の大電流が流れ、回路が故障する可能性があるからである。すなわち、電源スイッチ５２、６３が、「入力」の欄の下から２段目の状態となることは禁止される。しかしながら、前述のように、ＰＭＵ又はＣＰＵへの制御プログラムの導入は、半導体集積回路が完成した後に行なわれるため、ＰＭＵ又はＰＭＵを制御するＣＰＵ（Central Processing Unit）に、間違った電源制御順序が設定される可能性がある。

そこで、ＰＭＵ１０の制御部１７が誤って、制御信号１４の論理を”Ｈ”、制御信号１３の論理を”Ｌ”とした場合、電源スイッチがＮ型ＭＯＳトランジスタである時には、電源スイッチ６３がオン、電源スイッチ５２がオフとなる。その場合に、電源スイッチ６３に接続する制御信号２２の論理、電源スイッチ５２に接続する制御信号２１の論理は、保護回路２０によって、電源スイッチ６３がオフ、電源スイッチ５２がオフとなるように、設定される（「出力」の欄の下から２段目の状態）。

その結果、Ｙ１を制御信号２２の論理に応じた電源スイッチ６３の状態、Ｙ２を制御信号２１の論理に応じた電源スイッチ５２の状態とすると、表の「出力」の欄に示すものとなる。

従って、保護回路２０は、制御信号１４、１３に対する論理変換テーブルを有し、その変換テーブルに従って、論理が変換されて得た制御信号２１、２２を出力する回路により実現可能である。その場合、変換テーブルは、図２Ａに示した電源スイッチ５２、６３の状態変化に対応するものである。

なお、保護回路２０は論理回路を構成するロジック回路によって構成することができ、詳細は、図２Ｂを用いて説明する。

図２Ｂは、保護回路２０の例を示す。保護回路２０は入力端子２６、２７、ＡＮＤ回路２８、出力端子２４、２５からなる回路である。

そして、入力端子２６には制御信号１４が入力され、入力端子２７には制御信号１３が入力される。ＡＮＤ回路２８の一方の端子は入力端子２６に接続し、他方の端子は入力端子２７に接続する。ＡＮＤ回路２８の出力は出力端子２４に接続している。また、入力端子２７は出力端子２５に接続している。出力端子２４は制御信号２２を出力する。出力端子２５は制御信号２１を出力する。

そうすると、保護回路２０は、制御信号１４の論理及び制御信号１３の論理についてアンド論理をとって得た論理を有する制御信号２２と、制御信号１３に等しい論理を有する制御信号２１を出力する。従って、電源スイッチ５２、６３がＮ型ＭＯＳトランジスタで構成されている場合には、図２Ｂに示すように、電源スイッチ５２、６３の状態は、「入力」の欄に示す状態から、「出力」の欄に示す状態に、変換される。

以上より、実施例１の半導体集積回路１００は、内部回路５１と、それに連動して動作する内部回路６１と、各内部回路に対して電源の供給及び切断を制御信号２１、２２の論理に応じて行う電源スイッチ５２及び６３と、電源スイッチ５２、６３による電源の供給及び切断を制御するために複数の制御信号１３、１４を出力する電源スイッチ制御と、電源スイッチ５２、６３と電源スイッチ制御部１０との間に設けられ、制御信号１３、１４を受けて論理変換を行い、制御信号２１、２２を出力する保護回路２０と、を有する。

そうすると、パワーゲーティング機能を有する半導体集積回路１００において、連動する内部回路５１と内部回路６２とに対して、内部回路５１に電源が供給されているときには、内部回路６１に電源が供給されない状態とならないように、保護回路２０は、電源スイッチ制御部から出力された制御信号１３、１４の論理の変換を行って、制御信号２１、２２を発生する。

そうすると、一方の電源ドメイン５０の内部回路５１が電源と接続されている状態において、他方の電源ドメイン６０の内部回路６１が電源と接続されない状態を防ぎ、内部回路の保護を行う効果がある。

また、半導体集積回路１００は、そのような保護回路２０を有するため、ＰＭＵ１０又はＰＭＵ１０を制御するＣＰＵ３０に、間違った電源制御順序が制御プログラムにより設定されても、内部回路５１には電源供給されているが、内部回路６１には電源供給されていない状態となることがなく、内部回路６１から内部回路５１への信号が不定状態となることがないため、内部回路５１は故障することがない。

実施例１の半導体集積回路１００においては、内部回路５１及び内部回路６１に共通の電源を使用していた。しかし、動作の高速性を確保するためには、ＲＡＭ回路を含む内部回路の電源電圧が高いほうが有利である。

そこで、実施例２の半導体集積回路１１０は、実施例１の半導体集積回路１００の構成に加え、異なる電圧の電源が供給される内部回路を含むことを特徴とするものである。

図３を用いて、電源ＩＣ５００及び実施例２の半導体集積回路１１０の説明を行う。

電源ＩＣ５００はＬＳＩ電源５１０及び制御部５２０から構成されている。制御部５２０は半導体集積回路１１０に含まれるＣＰＵ３０からのコード信号３５を受け取り、そのコード信号３５により指示される電圧を出力するようにＬＳＩ電源５１０に指示信号５２１を出力する回路である。ＬＳＩ電源５１０は、例えば、ＤＣ／ＤＣコンバータであり、上記の指示信号５２１に応答して、ＣＰＵ３０が指定する電源電圧を、電源線５１１、電源線５１３を介して、半導体集積回路５００に供給する。なお、電源線５１１の電源電圧より、電源線５１３の電源電圧のほうが高電圧である。

半導体集積回路１１０はＰＭＵ１０、保護回路２０、ＣＰＵ３０、電源ドメインＡ５００、電源ドメイン６６０、ＯＲ回路７０、８０、９０、及び、レベルシフタ９５から構成されている。

上記において、ＰＭＵ１０、保護回路２０、ＣＰＵ３０、電源ドメイン５０、及び、ＯＲ回路７０、８０、９０は、半導体集積回路１００において説明したものと同様な回路である。従って、上記の回路については詳細な説明を省略する。

電源ドメイン６６０は電源線５１３に、電源スイッチ６３を介して接続される点で異なる。しかし、電源ドメイン６６は、ＲＡＭ回路６２を含む内部回路６１を含む点では、半導体集積回路１００の電源ドメイン６０と同様なものである。

レベルシフタ９５は、制御信号２１を受けて、信号の論理レベルの内の"Ｈ"レベルの電位を、高電位電源線５１１の電位レベルから電源線５１３へシフトさせた制御信号２３を出力する回路である。レベルシフタ９５は、電源線５１３から電源の供給を受けて動作する回路である。そして、レベルシフタ９５は、例えば、周知の差動増幅器により実現することができる。

以上より、電源ドメイン６６に接続する電源線５１３の電圧が高いため、内部回路６１の動作は高速になる効果がある。

また、実施例１の半導体集積回路１００と同様な回路構成であるため、実施例２の半導体集積回路１１０においても、連動する内部回路５１と内部回路６２とは連動する。そして、内部回路５１に電源が供給されているときには、内部回路６１に電源が供給されない状態とならないように、保護回路２０は、電源スイッチ制御部から出力された制御信号１３、１４０の論理の変換を行って得た、制御信号２１、２２を発生することができる。そうすると、一方の内部回路５１の電源ドメイン５０が電源と接続されている状態において、他方の内部回路６１の電源ドメイン６０が電源と接続されない状態とならない効果がある。

また、半導体集積回路１１０は、そのような保護回路２０を有するため、ＰＭＵ１０又はＰＭＵ１０を制御するＣＰＵ３０に、間違った電源制御順序が制御プログラムにより設定されても、内部回路５１には電源供給されているが、内部回路６１には電源供給されていない状態となることがない。従って、内部回路６１から内部回路５１への信号が不定状態となることがないため、内部回路５１は故障することがない。

本発明によれば、半導体集積回路内のＰＭＵ１０又はＰＭＵ１０を制御するＣＰＵ３０に、連動する内部回路に対して、間違った電源制御順序が制御プログラムにより設定されても、一方の内部回路には電源供給されているが、他方の内部回路には電源供給されていない状態となることがなく、内部回路間の信号が不定状態となることがないため、故障しにくい半導体集積回路を提供することができる。

図１は電源ＩＣ２００及び実施例１の半導体集積回路１００を示す図である。 図２は保護回路２０の詳細を説明する図である。 図３は電源ＩＣ５００及び実施例２の半導体集積回路１１０を示す図である。

符号の説明

１０ ＰＭＵ
１１、１３、１４、１５ａ、１５ｂ、１５ｃ 制御信号
１６ ＲＡＭ部
１７ 制御部
２０ 保護回路
２１、２２、２３ 制御信号
２６、２７ 入力端子
２８ ＡＮＤ回路
２４、２５ 出力端子
３０ ＣＰＵ
３５ コード信号
３１、５２、６３ 電源スイッチ
３２、３３ 制御信号
５０、６０ 電源ドメイン
５１、６１ 内部回路
６２ ＲＡＭ回路
５３、５４ 制御信号
６４、７１、８１、９１ 信号
７０、８０、９０ ＯＲ回路
９５ レベルシフタ
１００、１１０ 半導体集積回路
２００、５００ 電源ＩＣ
２１ ＬＳＩ電源
２１１ 電源線
２２０ 制御部
３００ 外部信号
５１１、５１３ 電源線

Claims (9)

1. 複数の回路ブロックと、
   前記回路ブロック毎に、第１制御信号の論理に応じて前記回路ブロックへの電源の供給又は切断を行う電源スイッチと、
   第２制御信号を受け、複数の前記電源スイッチの内、どの前記電源スイッチを制御するかを選択し、選択された各前記電源スイッチに対応して、前記電源の供給又は切断を行うように指示する第３制御信号を出力する電源スイッチ制御部と、
   前記電源スイッチと前記電源スイッチ制御部との間に設けられ、前記第３制御信号の論理を変換して得られた前記第１制御信号を前記選択された各電源スイッチに出力する第１保護回路と
   を備えることを特徴とする半導体集積回路。
2. 前記第１保護回路は、ロジック回路から構成されていることを特徴とする請求項１記載の半導体集積回路。
3. 前記第１保護回路は、変換テーブルを有し、前記変換テーブルに基づいて前記第３制御信号の論理を変換して前記第１制御信号を得ることを特徴とする請求項１記載の半導体集積回路。
4. 前記複数の回路ブロック間には、一方の回路ブロックの出力が、他方の回路ブロックへ入力されるのを防ぐ第２保護回路をさらに有することを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体集積回路。
5. 前記複数の回路ブロックには、異なる電圧の電源が供給されることを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体集積回路。
6. 前記各電源スイッチは、前記連動して動作する各回路ブロックに電源を供給することを特徴とする請求項４記載の半導体集積回路。
7. 前記第１保護回路における、前記第３制御信号の論理の変換は、前記第３制御信号間で論理をとることにより行われることを特徴とする請求項６記載の半導体集積回路。
8. 前記連動して動作する各回路ブロックからの出力は、他の前記連動して動作する各回路ブロックへ直接入力されることを特徴とする請求項６記載の半導体集積回路。
9. 前記連動して動作する各回路ブロックは、メモリ回路を含む回路ブロックと、前記メモリ回路からデータの供給を受けるロジック回路を含む回路ブロックであることを特徴とする請求項７記載の半導体集積回路。