JP2009122031A

JP2009122031A - 微小電気機械装置、半導体装置、微小電気機械装置の製造方法、および半導体装置の製造方法

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Publication number: JP2009122031A
Application number: JP2007298009A
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Inventors: Hiroyuki Shimada; 浩行島田
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Abstract

【課題】微小電気機械装置の特性向上および製造工程の簡略化を図る。
【解決手段】微小電気機械装置を、半導体層(1)と、前記半導体層中のチャネル領域の両側に形成されたソース、ドレイン領域(13)と、前記半導体層上に形成されたゲート絶縁膜(19)と、前記ゲート絶縁膜上に形成された空洞(15a)と、前記空洞上に形成されたゲート電極(17)と、を有し、前記ゲート電極は、前記ゲート絶縁膜と接触するよう可動に構成され、前記ゲート電極上に加わる力を、前記ゲート電極と前記ゲート絶縁膜との接触面積により検出するように構成する。このように、上記接触面積によりゲート電極上に加わる力を検出することができる。また、一時的なＦＥＴ構造を利用することにより、装置および製造工程の簡略化を図ることができる。
【選択図】図１

Description

本発明は、微小電気機械装置、半導体装置、微小電気機械装置の製造方法、および半導体装置の製造方法に関するものである。

半導体の微細加工技術を駆使して作製された微小な部品から構成される電気機械システム（MEMS：Micro Electro Mechanical System）の技術を用いたセンサの開発・応用が注目されている。

例えば、上記センサとしては、圧力センサや加速度センサ等があり、２つの電極間の静電容量の変化により圧力等を測定する技術が採用されている（例えば、下記特許文献１参照）。

この他、下記特許文献２および非特許文献１に記載のように、ＦＥＴ（Field Effect Transistor）を用いたセンサも開発されつつある。
特開２００６−１２６１８２号特開２００７−７１８４６号公報 S. Buschnakowski, et. al., "Development and Characterization of a High Aspect Ratio Vertical FET Sensor for Motion Detection", Tranceducers2003, pp. 1391-1394 (2003).

本発明者は、ＭＥＭＳ技術を用いた各種センサの更なる微細化・高性能化を検討している。

しかしながら、上記静電容量の変化を利用したセンサにおいては、センサに接続される配線の寄生容量により感度が低下する、又は、感度向上のために、電極の面積が大きく（例えば、３００〜５００μｍ角程度と）成らざるを得ないという問題がある。

これに対し、ＦＥＴを利用する場合には、ＦＥＴの信号増幅機能により、小型化・高感度化が可能である。

しかしながら、上記特許文献２および非特許文献１に記載の技術においては、その立体的構造が複雑であり、製造プロセスも複雑で長くなるという問題がある。

そこで、本発明に係る具体的態様は、微小電気機械装置の特性向上および製造工程の簡略化を図ることを目的とする。また、半導体素子と微小電気機械を混載した半導体装置の高性能化および製造工程の簡略化を図ることを目的とする。

（１）本発明に係る微小電気機械装置は、半導体層と、前記半導体層中のチャネル領域の両側に形成されたソース、ドレイン領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された空洞と、前記空洞上に形成されたゲート電極と、を有し、前記ゲート電極は、前記ゲート絶縁膜と接触するよう可動に構成され、前記ゲート電極上に加わる力を、前記ゲート電極と前記ゲート絶縁膜との接触面積により検出する。

かかる構成によれば、ゲート電極とゲート絶縁膜との接触面積によりゲート電極上に加わる力を検出することができる。また、一時的なＦＥＴ構造を利用することにより、装置の簡略化を図ることができる。

前記検出は、前記接触面積と重なる前記チャネル領域に流れる電流により行われる。このように、接触面積によりチャネル領域に流れる電流が異なることを利用することによりゲート電極上に加わる力を精度良く検出できる。

前記ソース、ドレイン領域は、歯部が交互に配置された、一対の櫛歯形状である。かかる構成によれば、チャネル領域を効果的にレイアウトでき、検出精度を向上させることができる。

前記半導体層の上部に、前記空洞を囲む第１絶縁膜を有する。かかる構成によれば、第１絶縁膜により空洞が区画され、さらに、第１絶縁膜の膜厚分の空洞高さを確保することができる。

前記ゲート電極は、前記空洞に至る貫通孔を有する。このように、ゲート電極に貫通孔を有していてもよい。

前記ゲート電極上に第２絶縁膜よりなる保護膜を有する。かかる構成によれば、空洞を封止でき、また、ゲート電極の劣化を低減することができる。

前記ゲート電極は、多結晶シリコン又は高融点金属、若しくはこれらの複合膜又は化合物膜より構成される。このように、ゲート電極として、多結晶シリコン又は高融点金属等を用いてもよい。

（２）本発明に係る半導体装置は、半導体素子と微小電気機械センサとを有する半導体装置であって、半導体層と、前記半導体層の第１領域に形成され、前記半導体層中のチャネル領域の両側に形成されたソース、ドレイン領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された空洞と、前記空洞上に形成されたゲート電極と、を有し、前記ゲート電極は、前記ゲート絶縁膜と接触するよう可動に構成され、前記ゲート電極上に加わる力を、前記ゲート電極と前記ゲート絶縁膜との接触面積により検出する微小電気機械センサと、前記半導体層の第２領域に形成された半導体素子と、を有する。

このように微小電気機械センサを、前記ゲート電極と前記ゲート絶縁膜との間に空洞を有するＦＥＴ構成とすることで、同一半導体層上に半導体素子を容易に混載することができる。よって、半導体装置の小型化、高性能化を図ることができる。

前記半導体素子は、ＭＩＳＦＥＴであり、前記ＭＩＳＦＥＴのゲート電極と前記微小電気機械センサの前記ゲート電極とは、同一材料よりなる。このように、ＭＩＳＦＥＴなどの半導体素子の構成部材と微小電気機械センサの構成部材とを共通化することにより装置構成が簡略化でき、その製造も容易となる。

（３）本発明に係る微小電気機械装置の製造方法は、半導体層を有する基板を準備する工程と、前記半導体層の所定の領域に不純物を注入することによりソース、ドレイン領域を形成する工程と、前記半導体層上に、第１絶縁膜を形成する工程と、前記第１絶縁膜上に導電性膜を形成する工程と、前記導電性膜に前記第１絶縁膜に至る貫通孔を形成する工程と、前記貫通孔を介して前記第１絶縁膜をエッチングし、前記導電性膜の下部に前記半導体層を露出する空洞を形成する工程と、熱処理を施すことにより露出した前記半導体層の表面に第２絶縁膜を形成する工程と、を有する。

かかる方法によれば、ゲート電極とゲート絶縁膜との接触面積によりゲート電極上に加わる力を検出する微小電気機械装置を容易に形成することができる。具体的に、第１絶縁膜の厚さが空洞の高さとなり、空洞の大きさ制御を容易に行うことができる。また、ゲート電極の貫通孔を介してエッチングすることにより容易に空洞を形成することができる。また、空洞底部に露出した半導体層を熱酸化することにより容易に第２絶縁膜を形成することができる。

前記ソース、ドレイン領域は、歯部が交互に配置された、一対の櫛歯形状である。かかる方法によれば、チャネル領域を効果的にレイアウトし、高性能の装置を形成することができる。

（４）本発明に係る半導体装置の製造方法は、半導体素子と微小電気機械センサとを有する半導体装置の製造方法であって、半導体層を有する基板を準備する工程と、前記半導体層の第１領域に微小電気機械センサを形成する工程であって、前記第１領域の所定の領域に不純物を注入することによりソース、ドレイン領域を形成する工程と、前記半導体層上に、第１絶縁膜を形成する工程と、前記第１絶縁膜上に導電性膜を形成する工程と、前記導電性膜に前記第１絶縁膜に至る貫通孔を形成する工程と、前記貫通孔を介して前記第１絶縁膜をエッチングし、前記導電性膜の下部に前記半導体層を露出する空洞を形成する工程と、熱処理を施すことにより露出した前記半導体層の表面に第２絶縁膜を形成する工程と、を有し、前記半導体層の第２領域に半導体素子を形成する工程と、を有する。

かかる方法によれば、微小電気機械センサと半導体素子を混載した半導体装置を製造することができる。また、半導体素子の構成部材と微小電気機械センサの構成部材とを同じ工程で形成することが可能となり、製造工程の簡略化を図ることができる。

前記半導体素子は、ＭＩＳＦＥＴであり、前記導電性膜を前記第１および第２領域に形成し、前記第２領域の導電性膜をパターニングすることにより前記ＭＩＳＦＥＴのゲート電極を形成する工程を有する。このように、前記導電性膜を前記第１および第２領域に形成し、微小電気機械センサのゲート電極と、ＭＩＳＦＥＴのゲート電極を形成してもよい。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

（ＭＥＭＳセンサの構成）
図１は、本実施の形態のＭＥＭＳセンサ（圧力センサ、微小電気機械装置）の構成を模式的に示す断面図および平面図である。

図１（Ａ）に示すように、本実施の形態のＭＥＭＳセンサは、ゲート電極（ゲート電極板、ダイアフラム）１７、ゲート絶縁膜１９およびソース、ドレイン電極１３を有する。ここで、ゲート絶縁膜１９とゲート電極１７との間には、キャビティ（空洞、空間、凹部、ゲート電極の可動空間）１５ａが配置されている。このキャビティは、絶縁膜１５で囲まれている。なお、ゲート絶縁膜１９は後述するように、キャビティ１５ａの下部のみに配置してもよい。

上記ゲート電極１７に圧力Ｐ１が加わるとゲート電極１７が撓み、ゲート絶縁膜１９と接触する。接触面積は、例えば図１（Ｂ）のＴＡ１である。この際、ソース、ドレイン領域１３間（チャネル領域）に電流（ドレイン電流）が流れ、ゲート電極１７に圧力が加わったことを検知することができる。

また、図１（Ｃ）に示すように、ゲート電極１７に加わる圧力Ｐ２が小さい場合（Ｐ２＜Ｐ１の場合）、ゲート電極１７とゲート絶縁膜１９との接触面積ＴＡ２（＜ＴＡ１）が小さくなり（図１（Ｂ）参照）、ソース、ドレイン間に流れる電流量が低下する。

このように、本実施の形態によれば、ゲート電極１７とゲート絶縁膜１９との接触面積によりゲート電極１７に加わる圧力を検出することができる。より具体的には、当該接触面積と重なるチャネル領域に流れる電流によりゲート電極１７に加わる圧力を検出することができる。なお、このように電流の流れるチャネル領域が可変のトランジスタは、面積変調型トランジスタと言える。

（ＭＥＭＳセンサの製法）
次いで、図２〜図９を参照しながら、本実施の形態のＭＥＭＳセンサの製造方法について説明するとともに、その構成をより明確にする。図２〜図９は、本実施の形態のＭＥＭＳセンサの製造方法を示す断面図又は平面図である。断面図は、平面図のＡ−Ａ断面に対応する。

図２（Ａ）に示すように、半導体基板１として例えばシリコン基板を準備する。ここでは、半導体基板１を用いたが、例えば、半導体膜が形成されたガラス基板やＳＯＩ（Silicon on quartz）基板などを用いてもよい。要は、その表面に半導体層を有する基板を用いればよい。

次いで、半導体基板１上の素子領域（素子形成領域、センサ部）Ｅ−Ｒに熱酸化のマスク膜（図示せず）を形成する。例えば窒化シリコン膜をＣＶＤ（化学気相成長、Chemical Vapor Deposition）法で堆積し、略矩形状、例えば、１０〜５０μｍ角にパターニングする。即ち、窒化シリコン膜上に、フォトレジスト膜を形成し、露光・現像（フォトリソグラフィ）することにより略矩形状のフォトレジスト膜を形成する。次いで、フォトレジスト膜をマスクに、窒化シリコン膜をエッチングする。次いで、残存するフォトレジスト膜を除去する。このフォトレジスト膜の形成から除去までの一連の工程をパターニングという。

次いで、窒化シリコン膜をマスクに、熱酸化することにより素子分離膜１１として例えばＬＯＣＯＳ（Local Oxidation of Silicon）膜を３００ｎｍ形成する（図２（Ｂ））。この後、窒化シリコン膜をエッチングにより除去し、素子領域Ｅ−Ｒの半導体基板１の表面を露出させる（図２（Ｃ））。なお、素子分離膜１１としてトレンチ分離膜（ＳＴＩ：Shallow Trench Isolation技術）を用いてもよい。

次いで、図３（Ａ）に示すように、素子領域Ｅ−Ｒの半導体基板１中に、ソース、ドレイン領域１３を形成する。所定の形状（例えば、図３（Ｂ）のＥ−Ｒ内の白抜きの部分のようなジグザグ形状）のフォトレジスト膜を形成し、当該膜をマスクとして半導体基板１中に不純物（リン又はホウ素など）を注入する。次いで、フォトレジスト膜を除去し、アニール（熱処理）を行い、不純物を拡散させ、また、活性化させる。

ここで、図３（Ｂ）に示すように、ソース、ドレイン領域１３は、一対の櫛歯形状である。即ち、ソース領域およびドレイン領域１３は、それぞれ、Ｘ方向に延在する幹線と当該幹線からＹ方向に延在し、間隔（３ｄ）を置いて配置された複数の支線（歯部）とで構成される。また、これらの支線が間隔（ｄ）を置いて交互に配置される。支線の幅および間隔は、例えば、０．５μｍ程度である。この支線間が主なチャネル領域となる。なお、ソース、ドレイン領域１３の形状は、櫛歯形状に限られず、種々の変形が可能である。但し、上記櫛歯形状によれば、チャネル領域を長く素子領域Ｅ−Ｒの全面に引き回すことができ、ＦＥＴの増幅率を大きくすることができる（例えば、図３（Ｂ）のＥ−Ｒ内の白抜きの部分参照）。

次いで、図４に示すように、素子領域Ｅ−Ｒおよび素子分離膜１１上に絶縁膜（犠牲層）１５として例えば酸化シリコン膜をＣＶＤ法で１００ｎｍ程度堆積する。後述するように、絶縁膜１５の厚さがキャビティ１５ａの高さとなる。よって、ゲート電極（１７）材料の物性（ヤング率など）や大きさ、膜厚などを勘案し、絶縁膜の厚さを適宜調整することで、容易にセンサ特性を調整することができる。

次いで、絶縁膜１５上に導電性膜１７として例えばリンなどの不純物をドープした多結晶シリコン膜をＣＶＤ法で２００ｎｍ程度堆積する。この導電性膜１７がゲート電極となる。なお、多結晶シリコン膜の他、タングステン、タンタル、モリブデンなどの高融点金属やチタン、コバルト、ニッケル等の電極材料、若しくはこれらの複合膜又は化合物膜（例えば、シリサイド膜など）を用いてもよい。

次いで、図５（Ａ）に示すように、素子領域Ｅ−Ｒの導電性膜１７をパターニングすることにより下層の絶縁膜１５を露出する貫通孔（ホール）１７ａを形成する。即ち、複数の孔を有するフォトレジスト膜をマスクに、導電性膜１７を絶縁膜１５が露出するまでエッチングする。エッチングは、例えば、フッ化水素酸又はフッ化水素ベーパーにより行う。ここでは、図５（Ｂ）に示すように、一定の間隔をおいてアレイ状に貫通孔１７ａを形成している。

次いで、図６に示すように、貫通孔１７ａを介して絶縁膜１５を下層の半導体基板（ソース、ドレイン領域１３）１が露出するまでエッチングすることにより、導電性膜１７の下部にキャビティ１５ａを形成する。なお、このキャビティ１５ａの周囲には、絶縁膜１５が残存する。言い換えれば、キャビティ１５ａは絶縁膜１５で囲まれる（区画される）。また、キャビティ１５ａの大きさ（容量）は、絶縁膜１５の厚さおよび貫通孔１７ａの数および形成位置により制御することができる。また、貫通孔１７ａによりゲート電極１７の撓みによる内部応力を緩和できる。

次いで、図７に示すように、半導体基板１に酸化雰囲気で熱処理を施すことにより、キャビティ１５ａの底部から露出した半導体基板１の表面に熱酸化膜（この場合、酸化シリコン膜）１９を形成する。この熱酸化膜（酸化シリコン膜）１９がゲート絶縁膜となる。なお、図示していないが、この熱処理により導電性膜１７の裏面（キャビティ１７ａ側の面）も若干熱酸化される。熱酸化膜としては、酸化シリコン膜の他、酸窒化シリコン膜を用いても良い。この場合、酸化窒素（ＮＯ、Ｎ₂Ｏ）雰囲気で熱処理を施す。

次いで、図８に示すように、導電性膜１７上に保護膜２１として例えば窒化シリコン膜を減圧下で形成し、キャビティ１５ａを真空封止する。この窒化シリコン膜は、例えば、高密度プラズマ（ＨＤＰ：High-Density Plasma）−ＣＶＤ法で２００ｎｍ程度形成する。この際、等方性の堆積成分が多くなる成膜方法を用いることが好ましい。等方的に成膜される場合、導電性膜１７の貫通孔１７ａの上部の角部において、庇状に成膜が進行し、初期の段階で貫通孔１７ａの上部が埋まる。よって、貫通孔１７ａを介してキャビティ１５ａ内に、保護膜２１が侵入し難く、ＦＥＴ特性を制御しやすくなる。

この保護膜２１としては、窒化シリコン膜の他、酸化シリコン膜などの絶縁膜を用いることができる。このように、絶縁膜を形成することで、キャビティ１５ａ内を封止でき、また、導電性膜１７の劣化（酸化など）を低減することができる。さらに、窒化シリコン膜と多結晶シリコン膜を積層した場合、膜応力が相殺される。即ち、各膜の内部における引張り力や圧縮力が逆方向に働くため、積層膜の内部応力を緩和することができる。よって、膜の反りや割れなどを低減することができる。次いで、図示を省略するが、保護膜２１およびその下層の導電性膜（ゲート電極）１７を所望の形状（例えば、１センサ毎）にパターニングする。

次いで、図９（Ａ）に示すように、保護膜２１上に層間絶縁膜２３として酸化シリコン膜を形成し、さらに、その上部に最上層保護膜（パッシベーション膜）２５として窒化シリコン膜を堆積する。なお、当該層間絶縁膜２３中において、ソース、ドレイン領域１３やゲート電極１７と接続される配線を適宜形成してもよい。この際、配線は、後述の開口部２７を避けてレイアウトする。

次いで、図９（Ｂ）に示すように、層間絶縁膜２３および最上層保護膜２５をパターニングすることにより、素子領域Ｅ−Ｒ上に開口部（外部圧力導入口）２７を形成し、保護膜２１を露出させる。

以上の工程により、本実施の形態のＭＥＭＳセンサが略完成する。

このように、本実施の形態によれば、ゲート電極１７とゲート絶縁膜１９との間にキャビティ（空洞）１５ａを設け、ゲート電極１７の撓みを利用して、一時的にＦＥＴ構造を作ることができる。よって、ＦＥＴの動作により、ゲート電極１７の撓みの有無、もしくは撓みの程度を検知することができる。即ち、ゲート電極１７に加わる圧力などを測定することができ、センサとして機能させることができる。

この際、ゲート電極１７は、ゲート絶縁膜１９に接触すれば良いので、キャビティの深さを浅くすることが可能である。また、ソース、ドレイン電極１３は、半導体分野（例えばＣＭＯＳ：Complementary Metal-Oxide Semiconductorプロセス）の最先端微細加工技術を用いることが可能であり、更なる微細化が可能であり、小型化、高感度化が可能である。

また、ゲート電極１７がゲート絶縁膜１９と接触することにより動作するので、機械的信頼性を高くできる。例えば、高圧が加わった場合にも、ゲート絶縁膜１９と接触することで、ゲート電極１７が保護され、壊れ難くなる。

また、素子領域Ｅ−Ｒの大きさを変えるだけで容易に検知範囲を調整することができる。例えば、素子領域Ｅ−Ｒが小さければ、高圧でなければ、ゲート電極１７とゲート絶縁膜１９とが接触せず、高圧対応のセンサとなる。また、ゲート電極１７の厚さやキャビティ１５ａの高さ（絶縁膜１５の膜厚）を変えることでも、検知範囲を調整することができる。

また、ＦＥＴの電流増幅効果を利用できるため、圧力の変化に対応する電流の変化を大きくでき、従来の静電容量を利用したセンサ（例えば、３００〜５００μｍ角）より、小型化が可能であり、感度も良好となる。

また、上記の通り、従来のＦＥＴを用いたセンサより、構造および製造工程が簡易であり、簡易な構成で、高性能な装置を提供できる。また、スループットの向上を図ることができる。

なお、上記実施の形態においては、図８に示すように、導電性膜１７上に保護膜２１として例えば窒化シリコン膜を形成したが、図１０に示すように、例えば、Ｔａ（タンタル）やＺｒ（ジルコニウム）などの金属膜２０をスパッタリング法で堆積した後、その上部に、保護膜２１として例えば窒化シリコン膜を形成してもよい。図１０は、本実施の形態のＭＥＭＳセンサの他の製造方法を示す断面図である。

金属膜２０のスパッタリングにおいては、等方性の堆積成分が多く、導電性膜１７の貫通孔１７ａが初期の段階で埋まり易い。また、キャビティ１５ａ内を減圧状態に封止した後、キャビティ１５ａの内部に残存する不純物ガス（例えば、酸素など）と金属膜２０とが反応し、キャビティ１５ａ内部の真空度を向上させることができる。

なお、図１０に示すＭＥＭＳセンサについて、上記金属膜２０以外の構成は前述のセンサと同様である。また、その製造方法も、上記金属膜の形成工程以外は、前述のセンサと同様である。

また、上記実施の形態のＭＥＭＳセンサは、擬似ＦＥＴ構造を有するため、半導体素子と容易に混載できる。即ち、同一の半導体チップ上に作りこむことができる。例えば、センサ形成領域Ｒ１にＭＥＭＳセンサを形成し、半導体素子形成領域Ｒ２にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成してもよい。このようなＭＩＳＦＥＴは、例えば、センサを駆動する周辺回路（駆動回路）として利用することができる。周辺回路には、例えば、センサの温度補正のための回路等がある。

図１１にＭＩＳＦＥＴの一例を示す。図１１においては、半導体基板１上に、２つのトランジスタが配置されている。これらのトランジスタは、例えば、次のように形成する。半導体基板１上にゲート絶縁膜３９を介してゲート電極３７を形成し、その両側に、不純物を注入することによりソース、ドレイン領域３３を形成する。次いで、ゲート電極３７上に層間絶縁膜４１を形成し、ソース、ドレイン領域上の層間絶縁膜４１をエッチングすることによりコンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１内を含む層間絶縁膜４１上に導電性膜を堆積し、パターニングすることにより、第１層配線Ｍ１および接続部ＰＬ１を形成する。この後、第１層配線Ｍ１上に、層間絶縁膜および配線等の形成工程を繰り返すことにより、さらに多層の配線を形成してもよい。さらに、最上層には、最上層保護膜を形成する。上記層間絶縁膜および最上層保護膜は、図８の層間絶縁膜２３および最上層保護膜２５と対応する。

例えば、ＭＩＳＦＥＴと微小電気機械センサのゲート電極を、同一材料より構成することで、装置構成が簡略化でき、その製造も容易となる。例えば、導電性膜としてリンドープの多結晶シリコン膜をセンサ形成領域Ｒ１およびＭＥＭＳセンサに形成し、それぞれ、パターニングすることにより、ＭＥＭＳセンサのゲート電極１７と、ＭＩＳＦＥＴのゲート電極３７を形成してもよい。

なお、上記例においては、ＭＥＭＳセンサのゲート電極１７と、ＭＩＳＦＥＴのゲート電極３７を同一材料で形成したが、例えば、ＭＩＳＦＥＴの第１層配線Ｍ１とＭＥＭＳセンサのゲート電極１７とを同一材料で形成してもよい。

このように、半導体素子と上記ＭＥＭＳセンサを１チップ内に混載することにより半導体装置の小型化、高性能化を図ることができる。また、上記周辺回路の他、各種メモリ（ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ）やマイコンなどを混載することで、システムを構築でき、装置の更なる多機能化を図ることができる。

また、ＭＥＭＳセンサの構成部位と、半導体素子等の構成部材とを共通化することにより製造工程の簡略化を図ることができる。

例えば、このようなＭＥＭＳセンサ（半導体装置）は圧力センサとして自動車のタイヤの空気圧のモニタや、エンジンの吸排気のモニタなどに用いることができる。従って、小型で、高精度なモニタが可能となる。なお、上記センサが車載用に限られず各種機器に搭載可能であることは言うまでもない。

また、圧力センサの他、振動センサや加速度センサにも応用できる。さらに、例えば、ゲート電極の質量や支持点又は形状等を適宜調整することでこれらのセンサの精度を向上することができる。

また、上記実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本実施の形態のＭＥＭＳセンサ（圧力センサ、微小電気機械装置）の構成を模式的に示す断面図および平面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図および平面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図および平面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図および平面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図である。本実施の形態のＭＥＭＳセンサの製造方法を示す断面図である。本実施の形態のＭＥＭＳセンサの他の製造方法を示す断面図である。ＭＩＳＦＥＴの一例を示す断面図である。

符号の説明

１…半導体基板、１１…素子分離膜、１３…ソース、ドレイン電極、１５…絶縁膜、１５ａ…キャビティ、１７…ゲート電極（導電性膜）、１７ａ…貫通孔、１９…ゲート絶縁膜（熱酸化膜）、２０…金属膜、２１…保護膜、２３…層間絶縁膜、２５…最上層保護膜、２７…開口部、３３…ソース、ドレイン領域、３７…ゲート電極、３９…ゲート絶縁膜、４１…層間絶縁膜、Ｃ１…コンタクトホール、Ｅ−Ｒ…素子領域、Ｍ１…第１層配線、Ｐ１、Ｐ２…圧力、ＰＬ１…接続部、Ｒ１…センサ形成領域、Ｒ２…半導体素子形成領域、ＴＡ１、ＴＡ２…接触面積

Claims

半導体層と、
前記半導体層中のチャネル領域の両側に形成されたソース、ドレイン領域と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された空洞と、
前記空洞上に形成されたゲート電極と、
を有し、
前記ゲート電極は、前記ゲート絶縁膜と接触するよう可動に構成され、
前記ゲート電極上に加わる力を、前記ゲート電極と前記ゲート絶縁膜との接触面積により検出することを特徴とする微小電気機械装置。
前記検出は、前記接触面積と重なる前記チャネル領域に流れる電流により行われることを特徴とする請求項１記載の微小電気機械装置。
前記ソース、ドレイン領域は、歯部が交互に配置された、一対の櫛歯形状であることを特徴とする請求項１又は２記載の微小電気機械装置。
前記半導体層の上部に前記空洞を囲む第１絶縁膜を有することを特徴とする請求項１乃至３のいずれか一項記載の微小電気機械装置。
前記ゲート電極は、前記空洞に至る貫通孔を有することを特徴とする請求項１乃至４のいずれか一項記載の微小電気機械装置。
前記ゲート電極上に第２絶縁膜よりなる保護膜を有することを特徴とする請求項１乃至５のいずれか一項記載の微小電気機械装置。
前記ゲート電極は、多結晶シリコン又は高融点金属、若しくはこれらの複合膜又は化合物膜より構成されることを特徴とする請求項１乃至６のいずれか一項記載の微小電気機械装置。
半導体素子と微小電気機械センサとを有する半導体装置であって、
半導体層と、
前記半導体層の第１領域に形成され、
前記半導体層中のチャネル領域の両側に形成されたソース、ドレイン領域と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された空洞と、
前記空洞上に形成されたゲート電極と、
を有し、
前記ゲート電極は、前記ゲート絶縁膜と接触するよう可動に構成され、
前記ゲート電極上に加わる力を、前記ゲート電極と前記ゲート絶縁膜との接触面積により検出する微小電気機械センサと、
前記半導体層の第２領域に形成された半導体素子と、
を有することを特徴とする半導体装置。
前記半導体素子は、ＭＩＳＦＥＴであり、
前記ＭＩＳＦＥＴのゲート電極と前記微小電気機械センサの前記ゲート電極とは、同一材料よりなることを特徴とする請求項８記載の半導体装置。
半導体層を有する基板を準備する工程と、
前記半導体層の所定の領域に不純物を注入することによりソース、ドレイン領域を形成する工程と、
前記半導体層上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電性膜を形成する工程と、
前記導電性膜に前記第１絶縁膜に至る貫通孔を形成する工程と、
前記貫通孔を介して前記第１絶縁膜をエッチングし、前記導電性膜の下部に前記半導体層を露出する空洞を形成する工程と、
熱処理を施すことにより露出した前記半導体層の表面に第２絶縁膜を形成する工程と、
を有することを特徴とする微小電気機械装置の製造方法。
前記ソース、ドレイン領域は、歯部が交互に配置された、一対の櫛歯形状であることを特徴とする請求項１０記載の微小電気機械装置の製造方法。
半導体素子と微小電気機械センサとを有する半導体装置の製造方法であって、
半導体層を有する基板を準備する工程と、
前記半導体層の第１領域に微小電気機械センサを形成する工程であって、
前記第１領域の所定の領域に不純物を注入することによりソース、ドレイン領域を形成する工程と、
前記半導体層上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電性膜を形成する工程と、
前記導電性膜に前記第１絶縁膜に至る貫通孔を形成する工程と、
前記貫通孔を介して前記第１絶縁膜をエッチングし、前記導電性膜の下部に前記半導体層を露出する空洞を形成する工程と、
熱処理を施すことにより露出した前記半導体層の表面に第２絶縁膜を形成する工程と、
を有し、
前記半導体層の第２領域に半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体素子は、ＭＩＳＦＥＴであり、
前記導電性膜を前記第１および第２領域に形成し、
前記第２領域の前記導電性膜をパターニングすることにより前記ＭＩＳＦＥＴのゲート電極を形成する工程を有することを特徴とする請求項１２記載の半導体装置の製造方法。