JPH1070287A - 振動式トランスデューサとその製造方法 - Google Patents
振動式トランスデューサとその製造方法Info
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- JPH1070287A JPH1070287A JP8223882A JP22388296A JPH1070287A JP H1070287 A JPH1070287 A JP H1070287A JP 8223882 A JP8223882 A JP 8223882A JP 22388296 A JP22388296 A JP 22388296A JP H1070287 A JPH1070287 A JP H1070287A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
Abstract
(57)【要約】
【課題】 ゲート絶縁膜が保護され、ドリフトが防止出
来、振動ゲートの付着を防止し得る振動式トランスデュ
ーサとその製造方法を提供するにある。 【解決手段】 両端が基板に固定された振動ゲートの共
振周波数を測定する事により振動ゲートの両端に加えら
れた歪を測定する振動式トランスデューサとその製造方
法において、第１の伝導形式を有する半導体の基板と、
基板の表面に形成され前記伝導形式とは逆の第２の伝導
形式を有するドレインとソースにより挟まれたチャネル
と、基板の表面上に形成されたゲート酸化膜と、ゲート
酸化膜の上を覆うポリシリコン保護膜と、ポリシリコン
よりなり変位可能なようにポリシリコン保護膜の表面か
ら間隙を保持して両端が基板に固定されドレインとソー
スとチャネルとを覆って配置され自励発振によりドレイ
ンとの間に生じる静電力により変位する板状の導電性の
振動ゲートとを具備したことを特徴とする振動式トラン
スデューサとその製造方法である。
来、振動ゲートの付着を防止し得る振動式トランスデュ
ーサとその製造方法を提供するにある。 【解決手段】 両端が基板に固定された振動ゲートの共
振周波数を測定する事により振動ゲートの両端に加えら
れた歪を測定する振動式トランスデューサとその製造方
法において、第１の伝導形式を有する半導体の基板と、
基板の表面に形成され前記伝導形式とは逆の第２の伝導
形式を有するドレインとソースにより挟まれたチャネル
と、基板の表面上に形成されたゲート酸化膜と、ゲート
酸化膜の上を覆うポリシリコン保護膜と、ポリシリコン
よりなり変位可能なようにポリシリコン保護膜の表面か
ら間隙を保持して両端が基板に固定されドレインとソー
スとチャネルとを覆って配置され自励発振によりドレイ
ンとの間に生じる静電力により変位する板状の導電性の
振動ゲートとを具備したことを特徴とする振動式トラン
スデューサとその製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜が保
護され、ドリフトが防止出来、振動ゲートの付着を防止
し得る振動式トランスデューサとその製造方法に関する
ものである。
護され、ドリフトが防止出来、振動ゲートの付着を防止
し得る振動式トランスデューサとその製造方法に関する
ものである。
【０００２】
【従来の技術】図１６は従来より一般に使用されている
従来例の原理的構成説明図で、振動式トランスデューサ
を圧力センサとして用いた例で、例えば、特開平７−３
０１２８に示されている。
従来例の原理的構成説明図で、振動式トランスデューサ
を圧力センサとして用いた例で、例えば、特開平７−３
０１２８に示されている。
【０００３】シリコン基板１は、例えば、伝導形式がｎ
形に形成され、ここには電極２が固定され、電極２は共
通電位点ＣＯＭに接続されている。このシリコン基板１
の上面には、ｐ形の不純物が拡散されてソースＳが形成
され、ここにソースＳの電位を取り出すための電極３が
形成されている。また、このシリコン基板１の下面に
は、測定すべき圧力ＰMが印加される。
形に形成され、ここには電極２が固定され、電極２は共
通電位点ＣＯＭに接続されている。このシリコン基板１
の上面には、ｐ形の不純物が拡散されてソースＳが形成
され、ここにソースＳの電位を取り出すための電極３が
形成されている。また、このシリコン基板１の下面に
は、測定すべき圧力ＰMが印加される。
【０００４】また、このソースＳに対して所定間隔Ｗだ
け離れて、同じくシリコン基板１の上面にｐ形の不純物
が拡散されてドレインＤが形成され、ここにドレインＤ
の電位を取り出すための電極４が形成されている。
け離れて、同じくシリコン基板１の上面にｐ形の不純物
が拡散されてドレインＤが形成され、ここにドレインＤ
の電位を取り出すための電極４が形成されている。
【０００５】シリコン基板１の所定間隔Ｗの部分の上方
には、ｘ1だけ離れて凸部５、６が形成され、不純物が
拡散されて導電性が付与された板状の振動子として機能
する振動ゲート７（便宜的にＧなる符号を用いることも
ある）の両端が、これ等の凸部５、６に固定されてい
る。
には、ｘ1だけ離れて凸部５、６が形成され、不純物が
拡散されて導電性が付与された板状の振動子として機能
する振動ゲート７（便宜的にＧなる符号を用いることも
ある）の両端が、これ等の凸部５、６に固定されてい
る。
【０００６】つまり、振動ゲート７とシリコン基板１と
は両端を除いてｘ1だけ離れて配置され、この振動ゲー
ト７に対応するシリコン基板１には図示されていないが
ドレインＤとソースＳとの間にチャネルＣＮＮ１が形成
される。
は両端を除いてｘ1だけ離れて配置され、この振動ゲー
ト７に対応するシリコン基板１には図示されていないが
ドレインＤとソースＳとの間にチャネルＣＮＮ１が形成
される。
【０００７】電極４と共通電位点ＣＯＭとの間には、抵
抗Ｒ１と直流電源Ｅ１とが直列に接続され、共通電位点
ＣＯＭに対して、ドレインＤの電位は負電位に保持され
ている。また、振動ゲート７には直流電源Ｅ２が共通電
位点ＣＯＭに対して負電位になるように接続されてい
る。
抗Ｒ１と直流電源Ｅ１とが直列に接続され、共通電位点
ＣＯＭに対して、ドレインＤの電位は負電位に保持され
ている。また、振動ゲート７には直流電源Ｅ２が共通電
位点ＣＯＭに対して負電位になるように接続されてい
る。
【０００８】図１７は図１６の動作を説明する説明図で
ある。振動ゲート７の長手方向から見たシリコン基板１
の断面を含む構成となっている。ゲートとして機能する
振動ゲート７には、直流電源Ｅ２から負の電位が印加さ
れているので、図１７に示すように電子は振動子７の下
の表面からシリコン基板１の内部（図１７では下の方）
へ押しやられ、逆に正孔は表面に引き寄せられるように
なる。
ある。振動ゲート７の長手方向から見たシリコン基板１
の断面を含む構成となっている。ゲートとして機能する
振動ゲート７には、直流電源Ｅ２から負の電位が印加さ
れているので、図１７に示すように電子は振動子７の下
の表面からシリコン基板１の内部（図１７では下の方）
へ押しやられ、逆に正孔は表面に引き寄せられるように
なる。
【０００９】引き寄せられた正孔（Ｐ形）によって表面
に細いＰ形の伝導層であるチャネルＣＮＮ１が形成され
ソースＳ（Ｐ形）とドレインＤ（Ｐ形）との間をＰ形で
結ぶことになり、このためソースＳとドレインＤとの間
に電流ｉd1が流れる。
に細いＰ形の伝導層であるチャネルＣＮＮ１が形成され
ソースＳ（Ｐ形）とドレインＤ（Ｐ形）との間をＰ形で
結ぶことになり、このためソースＳとドレインＤとの間
に電流ｉd1が流れる。
【００１０】この電流ｉd1によって発生するドレインＤ
の電圧は、ドレイン抵抗ＲDと、ドレインとシリコン基
板１との間に形成される静電容量ＣDにより、位相シフ
トを受け、この位相シフトを受けた電位変化により振動
ゲート７とドレインＤとの間の静電吸引力を変化させ間
隔ｘ1を変化させる。
の電圧は、ドレイン抵抗ＲDと、ドレインとシリコン基
板１との間に形成される静電容量ＣDにより、位相シフ
トを受け、この位相シフトを受けた電位変化により振動
ゲート７とドレインＤとの間の静電吸引力を変化させ間
隔ｘ1を変化させる。
【００１１】この間隔ｘ1の変化によりチャネルＣＮＮ
１の厚さを変化させ、これにより電流ｉd1を変化させ、
これがドレインの電位変化を引き起こす。これを繰り返
して発振するが、この発振はドレイン抵抗ＲDとドレイ
ンＤとシリコン基板１の間の静電容量ＣDと発振の発振
角速度ωとの積（ωＲDＣD）が１に比べて極めて大きく
なる様に選定することにより継続される。
１の厚さを変化させ、これにより電流ｉd1を変化させ、
これがドレインの電位変化を引き起こす。これを繰り返
して発振するが、この発振はドレイン抵抗ＲDとドレイ
ンＤとシリコン基板１の間の静電容量ＣDと発振の発振
角速度ωとの積（ωＲDＣD）が１に比べて極めて大きく
なる様に選定することにより継続される。
【００１２】以上のように自励発振が維持されている状
態で、図示のようにシリコン基板１に圧力ＰMが印加さ
れると、振動ゲート７を固定する凸部５、６を介してこ
の圧力ＰMによる歪が振動ゲート７に加わり、これに対
応して固有振動数が変化する。したがって、この固有振
動数の変化を取り出すことにより、圧力ＰMの値を検知
することができる。
態で、図示のようにシリコン基板１に圧力ＰMが印加さ
れると、振動ゲート７を固定する凸部５、６を介してこ
の圧力ＰMによる歪が振動ゲート７に加わり、これに対
応して固有振動数が変化する。したがって、この固有振
動数の変化を取り出すことにより、圧力ＰMの値を検知
することができる。
【００１３】図１８は、図１６の具体的実施例の構成を
示す斜視図、図１９はその中央部近傍の断面図である。
ただし、振動ゲートを覆うシエル部分とダイアフラム部
分については省略してある。図２０は振動ゲートの中央
部分における全体側断面図である。
示す斜視図、図１９はその中央部近傍の断面図である。
ただし、振動ゲートを覆うシエル部分とダイアフラム部
分については省略してある。図２０は振動ゲートの中央
部分における全体側断面図である。
【００１４】図１８、図１９、図２０において、シリコ
ン基板１１は、例えば伝導形式がｎ形に形成され、この
シリコン基板１１の上面には、ｐ形の不純物が拡散され
てソースＳが形成され、ここにソースＳの電位を取り出
すためのアルミニウム製の電極１２が、点線で示す配線
部ＷSを介して形成されている。また、このシリコン基
板１１の下面には図示していないがダイアフラムが凹部
状に形成されここに測定すべき圧力ＰMが印加される。
ン基板１１は、例えば伝導形式がｎ形に形成され、この
シリコン基板１１の上面には、ｐ形の不純物が拡散され
てソースＳが形成され、ここにソースＳの電位を取り出
すためのアルミニウム製の電極１２が、点線で示す配線
部ＷSを介して形成されている。また、このシリコン基
板１１の下面には図示していないがダイアフラムが凹部
状に形成されここに測定すべき圧力ＰMが印加される。
【００１５】また、このソースＳに対して所定間隔だけ
離れて、同じくシリコン基板１１の上面にｐ形の不純物
が拡散されてドレインＤが形成され、ここにドレインＤ
の電位を取り出すためのアルミニウム製の電極１３が点
線で示す配線部ＷDを介して形成されている。
離れて、同じくシリコン基板１１の上面にｐ形の不純物
が拡散されてドレインＤが形成され、ここにドレインＤ
の電位を取り出すためのアルミニウム製の電極１３が点
線で示す配線部ＷDを介して形成されている。
【００１６】シリコン基板１１の上方には、間隙ｘ2だ
け離れて固定端１４、１５が形成され、不純物が拡散さ
れて導電性が付与されたポリシリコンの板状の振動ゲー
ト１６の両端が、これ等の固定端１４、１５に一体に固
定されている。振動ゲート１６の梁の長さはＬである。
そして、この振動ゲート１６はアルミニウム製の電極１
７と点線で示す配線部分ＷGを介して接続されている。
け離れて固定端１４、１５が形成され、不純物が拡散さ
れて導電性が付与されたポリシリコンの板状の振動ゲー
ト１６の両端が、これ等の固定端１４、１５に一体に固
定されている。振動ゲート１６の梁の長さはＬである。
そして、この振動ゲート１６はアルミニウム製の電極１
７と点線で示す配線部分ＷGを介して接続されている。
【００１７】つまり、振動ゲート１６とシリコン基板１
１とは両端を除いて間隙ｘ2だけ離れて配置され、この
振動ゲート１６に対応するシリコン基板１１のドレイン
ＤとソースＳとの間にチャネルＣＮＮ２が形成される。
１とは両端を除いて間隙ｘ2だけ離れて配置され、この
振動ゲート１６に対応するシリコン基板１１のドレイン
ＤとソースＳとの間にチャネルＣＮＮ２が形成される。
【００１８】シリコン基板１１の上面に形成されたこれ
らのドレインＤ、チャネルＣＮＮ２およびソースＳの上
には弗化水素酸（ＨＦ）に対する耐食性の高い保護膜１
８、例えばＳi3Ｎ4、ＳiＣxＮy、ＳiＣ、ＡL2Ｏ3など
と、酸化膜１９とからなる２層構造膜２１が形成されて
いる。保護膜１８は酸化膜１９と同様な絶縁体である。
らのドレインＤ、チャネルＣＮＮ２およびソースＳの上
には弗化水素酸（ＨＦ）に対する耐食性の高い保護膜１
８、例えばＳi3Ｎ4、ＳiＣxＮy、ＳiＣ、ＡL2Ｏ3など
と、酸化膜１９とからなる２層構造膜２１が形成されて
いる。保護膜１８は酸化膜１９と同様な絶縁体である。
【００１９】そして、この２層構造膜２１と振動ゲート
１６との間は、振動ゲート１６が固定端１４、１５を節
として上下に振動できるように間隙が設けられている。
このようにして振動ゲージ２２が構成されている。２３
はシエル、２４はダイアフラムである。
１６との間は、振動ゲート１６が固定端１４、１５を節
として上下に振動できるように間隙が設けられている。
このようにして振動ゲージ２２が構成されている。２３
はシエル、２４はダイアフラムである。
【００２０】今までの説明では、図１８に示すような振
動ゲージと電子回路とを結合して振動式トランスデュー
サを構成する点について説明した。次に、このような振
動式トランスデューサの構成要素としての振動ゲージ２
２を製造する製造方法について、図２１と図２２に示す
製造工程図を用いて説明する。
動ゲージと電子回路とを結合して振動式トランスデュー
サを構成する点について説明した。次に、このような振
動式トランスデューサの構成要素としての振動ゲージ２
２を製造する製造方法について、図２１と図２２に示す
製造工程図を用いて説明する。
【００２１】なお、図２２に示す製造工程は、図２１に
示す製造工程に連続して続くものであるが、説明の便宜
上２つに分割してある。図１８に示す構成では、振動ゲ
ート１６の部分とこれを両端で固定する固定端１４、１
５の部分とでは製造工程の過程で生じる断面構造が異な
るので、同一工程ではあるが左右に分離してこれらを各
別に図示する。
示す製造工程に連続して続くものであるが、説明の便宜
上２つに分割してある。図１８に示す構成では、振動ゲ
ート１６の部分とこれを両端で固定する固定端１４、１
５の部分とでは製造工程の過程で生じる断面構造が異な
るので、同一工程ではあるが左右に分離してこれらを各
別に図示する。
【００２２】左側の図は振動ゲート１６の中央部の断面
構造で、右側の図が固定端１４の部分の断面構造であ
る。なお、固定端１５の部分は固定端１４の部分と同一
の構造であるので省略する。
構造で、右側の図が固定端１４の部分の断面構造であ
る。なお、固定端１５の部分は固定端１４の部分と同一
の構造であるので省略する。
【００２３】ステップ１は、ゲート酸化膜形成工程を示
す。ｎ形のシリコン単結晶の基板３０の上にゲート酸化
膜３１を、例えば５００オングストローム程度の厚さに
形成する。この工程では、振動ゲートの中央部と固定端
部での断面構造は同一に形成される。この後、ステップ
２に移行する。以後、各ステップをステップ番号に従っ
て進行する。
す。ｎ形のシリコン単結晶の基板３０の上にゲート酸化
膜３１を、例えば５００オングストローム程度の厚さに
形成する。この工程では、振動ゲートの中央部と固定端
部での断面構造は同一に形成される。この後、ステップ
２に移行する。以後、各ステップをステップ番号に従っ
て進行する。
【００２４】ステップ２は、イオン注入工程を示す。こ
こでは、ｐ形不純物としてボロンを所定領域にイオン注
入する。これにより、振動ゲートの中央部ではチャネル
ＣＣＮを形成する予定の所定間隔ＷNをおいてｐ形のソ
ース部３２（図１８のＷSに対応）とドレイン部３３
（図１８のＷDに対応）とを形成し、固定端部ではｐ形
のゲートリード部３４（図１８のＷGに対応）を形成す
る。
こでは、ｐ形不純物としてボロンを所定領域にイオン注
入する。これにより、振動ゲートの中央部ではチャネル
ＣＣＮを形成する予定の所定間隔ＷNをおいてｐ形のソ
ース部３２（図１８のＷSに対応）とドレイン部３３
（図１８のＷDに対応）とを形成し、固定端部ではｐ形
のゲートリード部３４（図１８のＷGに対応）を形成す
る。
【００２５】ステップ３は、チャネル形成工程を示す。
ここでは、振動ゲートの中央部においてチャネルＣＣＮ
を形成する予定の所定間隔ＷNのチャネル部３４（ＣＣ
Ｎ２）にボロンを浅い深さでイオン注入する。これによ
って、ソース・ドレイン間の抵抗を所定値に制御するこ
とができる。この場合、固定端部では変化がない。
ここでは、振動ゲートの中央部においてチャネルＣＣＮ
を形成する予定の所定間隔ＷNのチャネル部３４（ＣＣ
Ｎ２）にボロンを浅い深さでイオン注入する。これによ
って、ソース・ドレイン間の抵抗を所定値に制御するこ
とができる。この場合、固定端部では変化がない。
【００２６】ステップ４は、窒化膜形成工程を示す。こ
の工程では、後工程で使用する弗化水素酸（ＨＦ）に対
する、ゲート酸化膜３１の保護のために、弗化水素酸に
対して耐性が強い絶縁膜３５として、例えばＳiＣxＮy
膜を、ほぼ１０００オングストローム程度の厚さで、ゲ
ート酸化膜３１の上に成膜する。
の工程では、後工程で使用する弗化水素酸（ＨＦ）に対
する、ゲート酸化膜３１の保護のために、弗化水素酸に
対して耐性が強い絶縁膜３５として、例えばＳiＣxＮy
膜を、ほぼ１０００オングストローム程度の厚さで、ゲ
ート酸化膜３１の上に成膜する。
【００２７】ステップ５は、第１犠牲層酸化膜形成工程
を示す。この工程は、先ず、最終的に振動ゲート１６の
周囲に空隙を形成するための下側の犠牲層としてＣＶＤ
（Chemical Vapour Deposition）法により５０００オン
グストローム程度の厚さに絶縁膜３５の上に酸化膜３６
を形成する。
を示す。この工程は、先ず、最終的に振動ゲート１６の
周囲に空隙を形成するための下側の犠牲層としてＣＶＤ
（Chemical Vapour Deposition）法により５０００オン
グストローム程度の厚さに絶縁膜３５の上に酸化膜３６
を形成する。
【００２８】次に、固定端部に対しては、フオトリソグ
ラフイ技術により固定端１４が形成される予定の部分の
ゲート酸化膜３１、絶縁膜３５、及び酸化膜３６の部分
を開口部３７として開口する。
ラフイ技術により固定端１４が形成される予定の部分の
ゲート酸化膜３１、絶縁膜３５、及び酸化膜３６の部分
を開口部３７として開口する。
【００２９】ステップ６は、ポリシリコン成膜工程を示
す。この工程は最終的に振動ゲート１６と固定端１４と
を形成するための前工程である。先ず、酸化膜３６と開
口部３７の上にポリシリコン３８を例えば１μｍ程度の
厚さで成膜する。この後、導電性を付与するためにボロ
ンをドープする。
す。この工程は最終的に振動ゲート１６と固定端１４と
を形成するための前工程である。先ず、酸化膜３６と開
口部３７の上にポリシリコン３８を例えば１μｍ程度の
厚さで成膜する。この後、導電性を付与するためにボロ
ンをドープする。
【００３０】次に、フオトリソグラフイ技術により振動
ゲート１６に対応する部分と開口部３７に対応する部分
にマスクをしてから、ＲＩＥ（Reactive Ion Etching）
によりポリシリコン３８を所定の形状にエッチングして
最終的に振動ゲートとなる板状の梁３９と、開口部３７
にＹ形の支柱４０を形成する。
ゲート１６に対応する部分と開口部３７に対応する部分
にマスクをしてから、ＲＩＥ（Reactive Ion Etching）
によりポリシリコン３８を所定の形状にエッチングして
最終的に振動ゲートとなる板状の梁３９と、開口部３７
にＹ形の支柱４０を形成する。
【００３１】ステップ７は、第２犠牲層酸化膜形成工程
を示す。この工程は、最終的に振動ゲート１６の周囲に
空隙を形成するための、下側を除く部分の犠牲層として
ＣＶＤ法により５０００オングストローム程度の厚さに
酸化膜３６、梁３９、及び支柱４０の上に酸化膜４１を
形成する。
を示す。この工程は、最終的に振動ゲート１６の周囲に
空隙を形成するための、下側を除く部分の犠牲層として
ＣＶＤ法により５０００オングストローム程度の厚さに
酸化膜３６、梁３９、及び支柱４０の上に酸化膜４１を
形成する。
【００３２】ステップ８は、酸化膜エッチング工程を示
す。まず、フオトリソグラフイ技術により振動ゲートの
中央部では梁３９の近傍を、固定端部では支柱４０の近
傍と支柱４０のＹ字中央部４２を除く部分をマスクして
から、これらの周囲の酸化膜３６と４１を弗化水素酸で
エッチングして間隙対応部４３、４４を形成する。
す。まず、フオトリソグラフイ技術により振動ゲートの
中央部では梁３９の近傍を、固定端部では支柱４０の近
傍と支柱４０のＹ字中央部４２を除く部分をマスクして
から、これらの周囲の酸化膜３６と４１を弗化水素酸で
エッチングして間隙対応部４３、４４を形成する。
【００３３】ステップ９は、ギャップ対応成膜工程を示
す。この工程は、後工程で用いられるエッチング液を導
入するための犠牲層としての酸化膜４５を、ほぼ５００
オングストローム程度の厚さで絶縁膜３５と間隙対応部
４３、４４の上を含んで全面にＣＶＤ法により形成す
る。この後、フオトリソグラフイ技術を用いてＹ字中央
部４２の上の酸化膜４５をエッチングして除去する。
す。この工程は、後工程で用いられるエッチング液を導
入するための犠牲層としての酸化膜４５を、ほぼ５００
オングストローム程度の厚さで絶縁膜３５と間隙対応部
４３、４４の上を含んで全面にＣＶＤ法により形成す
る。この後、フオトリソグラフイ技術を用いてＹ字中央
部４２の上の酸化膜４５をエッチングして除去する。
【００３４】ステップ１０は、シエル対応部形成工程を
示す。ステップ９で形成された酸化膜４５などの上に１
μｍ程度の厚さになるようにポリシリコン４６を成膜す
る。この後、ＲＴＡ（Rapid Thermal Aneal）によりシ
エル及び振動ゲートのポリシリコンに残存するストレス
を短時間熱処理して除去し、これらが変形するのを防止
する。
示す。ステップ９で形成された酸化膜４５などの上に１
μｍ程度の厚さになるようにポリシリコン４６を成膜す
る。この後、ＲＴＡ（Rapid Thermal Aneal）によりシ
エル及び振動ゲートのポリシリコンに残存するストレス
を短時間熱処理して除去し、これらが変形するのを防止
する。
【００３５】この後、フオトリソグラフイ技術を用いて
マスクし、ＲＩＥによりポリシリコン４６をエッチング
して振動ゲートを覆う大きさの範囲にシエル対応部４７
を形成する。
マスクし、ＲＩＥによりポリシリコン４６をエッチング
して振動ゲートを覆う大きさの範囲にシエル対応部４７
を形成する。
【００３６】ステップ１１は、エッチングギャップ形成
工程を示す。この工程は、振動ゲートとシエルとを形成
するために、弗化水素酸を用いて酸化膜４５をエッチン
グしながらこれを除去して導入孔４８を形成し、ついで
この導入孔４８を介して間隙対応部４３、４４をも除去
する。このようにして、振動ゲート１６、固定端１４、
及びシエル４９を形成する。
工程を示す。この工程は、振動ゲートとシエルとを形成
するために、弗化水素酸を用いて酸化膜４５をエッチン
グしながらこれを除去して導入孔４８を形成し、ついで
この導入孔４８を介して間隙対応部４３、４４をも除去
する。このようにして、振動ゲート１６、固定端１４、
及びシエル４９を形成する。
【００３７】ステップ１２は、真空封止工程を示す。こ
の工程は、真空中でシエル４９、導入孔４８、絶縁膜３
５の上をポリシリコン５０でほぼ５０００オングストロ
ーム程度の厚さで成膜して、シエル４９の内部を真空に
保持する。
の工程は、真空中でシエル４９、導入孔４８、絶縁膜３
５の上をポリシリコン５０でほぼ５０００オングストロ
ーム程度の厚さで成膜して、シエル４９の内部を真空に
保持する。
【００３８】ステップ１３は、コンタクトホール形成工
程を示す。ソース部３２とドレイン部３３の上部にある
ゲート酸化膜３１、絶縁膜３５、及びポリシリコン５０
の一部をフオトリソグラフイ技術とＲＩＥとを用いて開
口してコンタクトホール５１、５２を形成する。同様に
して、ゲート部にもコンタクトホール５４を形成するこ
とができる。
程を示す。ソース部３２とドレイン部３３の上部にある
ゲート酸化膜３１、絶縁膜３５、及びポリシリコン５０
の一部をフオトリソグラフイ技術とＲＩＥとを用いて開
口してコンタクトホール５１、５２を形成する。同様に
して、ゲート部にもコンタクトホール５４を形成するこ
とができる。
【００３９】ステップ１４は、ダイアフラム形成工程を
示す。水酸化カリウム（ＫＯＨ）液を用いて、中央部が
薄肉で周囲が厚肉となる薄肉部になるようにシリコン単
結晶の基板３０の底部をエッチングしてダイアフラム５
３を形成する。
示す。水酸化カリウム（ＫＯＨ）液を用いて、中央部が
薄肉で周囲が厚肉となる薄肉部になるようにシリコン単
結晶の基板３０の底部をエッチングしてダイアフラム５
３を形成する。
【００４０】ステップ１５は、ボンデング工程を示す。
コンタクトホール５１、５２にアルミニウム製の電極１
３、１２を形成する。以上が、振動式トランスデューサ
の振動ゲージをシェルで覆いダイアフラムを形成する製
造方法である。
コンタクトホール５１、５２にアルミニウム製の電極１
３、１２を形成する。以上が、振動式トランスデューサ
の振動ゲージをシェルで覆いダイアフラムを形成する製
造方法である。
【００４１】
【発明が解決しようとする課題】しかしながら、この様
な、微細加工技術（マイクロマシーニング）を用いて、
半導体基板上に形成された構造型トランスデューサにお
いては、以下のような問題がある。
な、微細加工技術（マイクロマシーニング）を用いて、
半導体基板上に形成された構造型トランスデューサにお
いては、以下のような問題がある。
【００４２】１）振動ゲート１６などの構造物を作製す
る工程で、犠牲層にシリコン酸化膜３６，４１を用いる
ため、これを除去する工程で、弗化水素酸で長時間エッ
チングする必要がある。このとき、シリコン基板１１側
に設けられ、絶縁膜として必要なゲート酸化膜１９な
ど、エッチングされて欲しくない膜は、ゲート酸化膜１
９と同様な絶縁物であるシリコン窒化膜１８等の、耐弗
化水素酸性の高い保護膜１８で保護しておく必要がある
が、十分な耐蝕性は得られていなかった。
る工程で、犠牲層にシリコン酸化膜３６，４１を用いる
ため、これを除去する工程で、弗化水素酸で長時間エッ
チングする必要がある。このとき、シリコン基板１１側
に設けられ、絶縁膜として必要なゲート酸化膜１９な
ど、エッチングされて欲しくない膜は、ゲート酸化膜１
９と同様な絶縁物であるシリコン窒化膜１８等の、耐弗
化水素酸性の高い保護膜１８で保護しておく必要がある
が、十分な耐蝕性は得られていなかった。
【００４３】２）更に、ゲート酸化膜１９をシリコン窒
素化膜などの耐弗化水素酸性の高い保護膜で保護する
と、シリコン窒化膜１８等の膜により、ゲート酸化膜１
９との界面に準位が出来るために、ＦＥＴに相当する部
分のしきい値電圧の絶対値が大きくなり、オンしずらく
なったり、バラツキが大きくなる。この界面の準位は不
安定なため、ドリフトなどの電気的特性の劣化を引き起
こす。
素化膜などの耐弗化水素酸性の高い保護膜で保護する
と、シリコン窒化膜１８等の膜により、ゲート酸化膜１
９との界面に準位が出来るために、ＦＥＴに相当する部
分のしきい値電圧の絶対値が大きくなり、オンしずらく
なったり、バラツキが大きくなる。この界面の準位は不
安定なため、ドリフトなどの電気的特性の劣化を引き起
こす。
【００４４】また、この構造では、通常のＭＯＳＦＥＴ
のゲートに相当する電極部分が、絶縁膜に接していない
ため、絶縁膜中に水平方向に、電位勾配が発生してソー
ス近傍での電位が低下し、そのためにしきい値電圧を押
し上げる結果になっている。
のゲートに相当する電極部分が、絶縁膜に接していない
ため、絶縁膜中に水平方向に、電位勾配が発生してソー
ス近傍での電位が低下し、そのためにしきい値電圧を押
し上げる結果になっている。
【００４５】このため、動作点を一定にした時に、ドレ
イン電流の大きさに、ばらつきがでたり、ドリフトが生
じたりする問題があった。 ３）また、製作工程中、または、完成後の動作中に、振
動ゲート１６がシリコン基板１１に付着してしまうとい
う問題があり、余り剛性の小さい梁構造を作製すること
ができなかった。
イン電流の大きさに、ばらつきがでたり、ドリフトが生
じたりする問題があった。 ３）また、製作工程中、または、完成後の動作中に、振
動ゲート１６がシリコン基板１１に付着してしまうとい
う問題があり、余り剛性の小さい梁構造を作製すること
ができなかった。
【００４６】しかし、梁構造を有する高感度の振動式セ
ンサを作製しようとする場合、大きな周波数変化率を得
ようとすると、梁の長さを長く、厚さを薄くしなければ
ならないが、このような梁は剛性が小さく、容易にシリ
コン基板に付着してしまうため、高感度な振動式センサ
を作製する事は困難であった。
ンサを作製しようとする場合、大きな周波数変化率を得
ようとすると、梁の長さを長く、厚さを薄くしなければ
ならないが、このような梁は剛性が小さく、容易にシリ
コン基板に付着してしまうため、高感度な振動式センサ
を作製する事は困難であった。
【００４７】以上のような問題点に対して、以下の解決
方法を採用した。 １）ポリシリコン膜は、弗化水素酸水溶液に対する耐蝕
性は、シリコン窒化膜１８等に比較して十分に強く、犠
牲層のシリコン酸化膜３６，４１を除去して構造物を形
成するのに、十分な耐蝕性を備えている。
方法を採用した。 １）ポリシリコン膜は、弗化水素酸水溶液に対する耐蝕
性は、シリコン窒化膜１８等に比較して十分に強く、犠
牲層のシリコン酸化膜３６，４１を除去して構造物を形
成するのに、十分な耐蝕性を備えている。
【００４８】２）ドリフト等電気特性の不安定性の原因
は、主として絶縁膜１８と酸化膜１９のあいだの界面準
位であると考えられる。そこで、絶縁膜１８の替りに、
酸化膜１９との界面状態が安定で、弗化水素酸に強い耐
性を持つポリシリコン膜を用いると、従来並みの特性に
加え、ドリフトがほとんどなくなり、しきい値電圧のば
らつきも少なくすることができた。
は、主として絶縁膜１８と酸化膜１９のあいだの界面準
位であると考えられる。そこで、絶縁膜１８の替りに、
酸化膜１９との界面状態が安定で、弗化水素酸に強い耐
性を持つポリシリコン膜を用いると、従来並みの特性に
加え、ドリフトがほとんどなくなり、しきい値電圧のば
らつきも少なくすることができた。
【００４９】更に加えるに、ポリシリコン膜のチャネル
部分に、ボロン又はリン等の不純物を導入すると、しき
い値は小さく安定化することが出来る。
部分に、ボロン又はリン等の不純物を導入すると、しき
い値は小さく安定化することが出来る。
【００５０】２）付着の原因としては主として以下の２
つがある。 振動ゲート１６と基板１１とが接触した時に働く、分
子(あるいは原子)間吸引力。 絶縁体１９に、摩擦などの原因で電荷が注入されるこ
とによって、絶縁体１９が帯びる静電気。
つがある。 振動ゲート１６と基板１１とが接触した時に働く、分
子(あるいは原子)間吸引力。 絶縁体１９に、摩擦などの原因で電荷が注入されるこ
とによって、絶縁体１９が帯びる静電気。
【００５１】これらを解決する方法として、以下のよう
な対策を行なった。については、付着現象と基板１１
の表面荒さの関係を調べ、表面荒さが大きければ付着が
起きにくいことを利用して解決を行なった。
な対策を行なった。については、付着現象と基板１１
の表面荒さの関係を調べ、表面荒さが大きければ付着が
起きにくいことを利用して解決を行なった。
【００５２】については、基板１１あるいは振動ゲー
ト１６に少なくとも１個所を接続された、半絶縁性のポ
リシリコン膜で、基板１１の表面を覆うことによって解
決した。
ト１６に少なくとも１個所を接続された、半絶縁性のポ
リシリコン膜で、基板１１の表面を覆うことによって解
決した。
【００５３】本発明の目的は、ゲート絶縁膜が保護さ
れ、ドリフトが防止出来、振動ゲートの付着を防止し得
る振動式トランスデューサとその製造方法を提供するに
ある。
れ、ドリフトが防止出来、振動ゲートの付着を防止し得
る振動式トランスデューサとその製造方法を提供するに
ある。
【００５４】
【課題を解決するための手段】この目的を達成するため
に、本発明は、 （１）両端が基板に固定された振動ゲートの共振周波数
を測定する事により該振動ゲートの両端に加えられた歪
を測定する振動式トランスデューサにおいて、第１の伝
導形式を有する半導体の基板と、該基板の表面に形成さ
れ前記伝導形式とは逆の第２の伝導形式を有するドレイ
ンとソースにより挟まれたチャネルと、前記基板の表面
上に形成されたゲート酸化膜と、該ゲート酸化膜の上を
覆うポリシリコン保護膜と、ポリシリコンよりなり変位
可能なように該ポリシリコン保護膜の表面から間隙を保
持して両端が前記基板に固定され前記ドレインとソース
とチャネルとを覆って配置され自励発振により該ドレイ
ンとの間に生じる静電力により変位する板状の導電性の
振動ゲートとを具備したことを特徴とする振動式トラン
スデューサ。 （２）少なくとも１個所が前記半導体基板あるいは前記
振動ゲートに電気的に接続されたポリシリコン保護膜を
具備したことを特徴とする請求項１記載の振動式トラン
スデューサ。 （３）前記チャネルに対向する前記ポリシリコン保護膜
の部分に不純物が拡散されて形成された導通部を具備し
たことを特徴とする請求項１又は請求項２記載の振動式
トランスデューサ。 （４）前記振動ゲートを覆い内部が真空に保持されたシ
エルを具備したことを特徴とする請求項１又は請求項２
又は請求項３記載の振動式トランスデューサ。 （５）両端が基板に固定された振動ゲートの共振周波数
を測定する事により該振動ゲートの両端に加えられた歪
を測定する振動式トランスデューサの製造方法におい
て、以下の工程を有することを特徴とする振動式トラン
スデューサの製造方法。 （ａ）第１の伝導形式を有する半導体の基板上に、ゲー
ト酸化膜を形成するゲート酸化膜形成工程。 （ｂ）第２の伝導形式となる不純物をソース、ドレイン
やゲートのリード部分に対応する所定領域にイオン注入
するイオン注入工程。 （ｃ）前記ゲート酸化膜上にポリシリコン保護膜を成膜
するポリシリコン保護膜形成工程。 （ｄ）該ポリシリコン保護膜上に第１犠牲層酸化膜を形
成する第１犠牲層酸化膜形成工程。 （ｅ）該第１犠牲層酸化膜上にポリシリコン膜を成膜す
る。この後、導電性付与のため第２の伝導形式となる不
純物をドープする。該ポリシリコン膜をエッチングして
振動ゲートに対応する梁を形成する梁形成工程。 （ｆ）前記第１犠牲層酸化膜と前記梁の上に第２犠牲層
酸化膜を形成する第２犠牲層酸化膜形成工程。 （ｇ）前記第１，第２犠牲層酸化膜をエッチングして間
隙対応部を形成する間隙対応部形成工程。 （ｈ）犠牲層としてのギャップ対応酸化膜を前記ポリシ
リコン保護膜と間隙対応部の上を含んで全面に形成する
ギャップ対応膜形成工程。 （ｉ）該ギャップ対応酸化膜上にポリシリコン膜を成膜
する。該ポリシリコン膜をエッチングしてシェル対応部
を形成するシェル対応部形成工程。 （ｊ）前記ギャップ対応酸化膜をエッチングして導入孔
を形成し、この導入孔を介して前記間隙対応部をも除去
するエッチングギャップ形成工程。 （ｋ）真空中で前記シェル対応部、前記導入孔、前記ポ
リシリコン保護膜上を、ポリシリコン膜で成膜して、シ
ェルの内部を真空に保持する真空封止工程。 （ｌ）前記ソース部と前記ドレイン部の上部にある前記
ゲート酸化膜、前記ポリシリコン保護膜、及び前記ポリ
シリコン膜の一部をエッチング除去して開口しコンタク
トホールを形成する。この後、該コンタクトホール部に
パッド部分を形成し、金線でボンディングして配線を行
なう電極形成工程。 （ｍ）前記第１の伝導形式を有する半導体の基板の底部
をエッチングしてダイアフラムを形成するダイアフラム
形成工程。
に、本発明は、 （１）両端が基板に固定された振動ゲートの共振周波数
を測定する事により該振動ゲートの両端に加えられた歪
を測定する振動式トランスデューサにおいて、第１の伝
導形式を有する半導体の基板と、該基板の表面に形成さ
れ前記伝導形式とは逆の第２の伝導形式を有するドレイ
ンとソースにより挟まれたチャネルと、前記基板の表面
上に形成されたゲート酸化膜と、該ゲート酸化膜の上を
覆うポリシリコン保護膜と、ポリシリコンよりなり変位
可能なように該ポリシリコン保護膜の表面から間隙を保
持して両端が前記基板に固定され前記ドレインとソース
とチャネルとを覆って配置され自励発振により該ドレイ
ンとの間に生じる静電力により変位する板状の導電性の
振動ゲートとを具備したことを特徴とする振動式トラン
スデューサ。 （２）少なくとも１個所が前記半導体基板あるいは前記
振動ゲートに電気的に接続されたポリシリコン保護膜を
具備したことを特徴とする請求項１記載の振動式トラン
スデューサ。 （３）前記チャネルに対向する前記ポリシリコン保護膜
の部分に不純物が拡散されて形成された導通部を具備し
たことを特徴とする請求項１又は請求項２記載の振動式
トランスデューサ。 （４）前記振動ゲートを覆い内部が真空に保持されたシ
エルを具備したことを特徴とする請求項１又は請求項２
又は請求項３記載の振動式トランスデューサ。 （５）両端が基板に固定された振動ゲートの共振周波数
を測定する事により該振動ゲートの両端に加えられた歪
を測定する振動式トランスデューサの製造方法におい
て、以下の工程を有することを特徴とする振動式トラン
スデューサの製造方法。 （ａ）第１の伝導形式を有する半導体の基板上に、ゲー
ト酸化膜を形成するゲート酸化膜形成工程。 （ｂ）第２の伝導形式となる不純物をソース、ドレイン
やゲートのリード部分に対応する所定領域にイオン注入
するイオン注入工程。 （ｃ）前記ゲート酸化膜上にポリシリコン保護膜を成膜
するポリシリコン保護膜形成工程。 （ｄ）該ポリシリコン保護膜上に第１犠牲層酸化膜を形
成する第１犠牲層酸化膜形成工程。 （ｅ）該第１犠牲層酸化膜上にポリシリコン膜を成膜す
る。この後、導電性付与のため第２の伝導形式となる不
純物をドープする。該ポリシリコン膜をエッチングして
振動ゲートに対応する梁を形成する梁形成工程。 （ｆ）前記第１犠牲層酸化膜と前記梁の上に第２犠牲層
酸化膜を形成する第２犠牲層酸化膜形成工程。 （ｇ）前記第１，第２犠牲層酸化膜をエッチングして間
隙対応部を形成する間隙対応部形成工程。 （ｈ）犠牲層としてのギャップ対応酸化膜を前記ポリシ
リコン保護膜と間隙対応部の上を含んで全面に形成する
ギャップ対応膜形成工程。 （ｉ）該ギャップ対応酸化膜上にポリシリコン膜を成膜
する。該ポリシリコン膜をエッチングしてシェル対応部
を形成するシェル対応部形成工程。 （ｊ）前記ギャップ対応酸化膜をエッチングして導入孔
を形成し、この導入孔を介して前記間隙対応部をも除去
するエッチングギャップ形成工程。 （ｋ）真空中で前記シェル対応部、前記導入孔、前記ポ
リシリコン保護膜上を、ポリシリコン膜で成膜して、シ
ェルの内部を真空に保持する真空封止工程。 （ｌ）前記ソース部と前記ドレイン部の上部にある前記
ゲート酸化膜、前記ポリシリコン保護膜、及び前記ポリ
シリコン膜の一部をエッチング除去して開口しコンタク
トホールを形成する。この後、該コンタクトホール部に
パッド部分を形成し、金線でボンディングして配線を行
なう電極形成工程。 （ｍ）前記第１の伝導形式を有する半導体の基板の底部
をエッチングしてダイアフラムを形成するダイアフラム
形成工程。
【００５５】
【発明の実施の形態】図１は本発明の一実施例の要部構
成説明図である。図において、図２０と同一記号の構成
は同一機能を表わす。以下、図２０と相違部分のみ説明
する。６１は、ゲート酸化膜１９の上を覆うポリシリコ
ン保護膜である。
成説明図である。図において、図２０と同一記号の構成
は同一機能を表わす。以下、図２０と相違部分のみ説明
する。６１は、ゲート酸化膜１９の上を覆うポリシリコ
ン保護膜である。
【００５６】以上の構成において、ゲートとして機能す
る振動ゲート１６には、直流電源Ｅ２から負の電位が印
加されているので、電子は振動ゲート１６の下の表面か
らシリコン基板１１の内部へ押しやられ、逆に正孔は表
面に引き寄せられるようになる。
る振動ゲート１６には、直流電源Ｅ２から負の電位が印
加されているので、電子は振動ゲート１６の下の表面か
らシリコン基板１１の内部へ押しやられ、逆に正孔は表
面に引き寄せられるようになる。
【００５７】引き寄せられた正孔（Ｐ形）によって表面
に細いＰ形の伝導層であるチャネルＣＮＮ２が形成され
ソースＳ（Ｐ形）とドレインＤ（Ｐ形）との間をＰ形で
結ぶことになり、このためソースＳとドレインＤとの間
に電流ｉd2が流れる。
に細いＰ形の伝導層であるチャネルＣＮＮ２が形成され
ソースＳ（Ｐ形）とドレインＤ（Ｐ形）との間をＰ形で
結ぶことになり、このためソースＳとドレインＤとの間
に電流ｉd2が流れる。
【００５８】この電流ｉd2によって発生するドレインＤ
の電圧は、ドレイン抵抗ＲDと、ドレインとシリコン基
板１１との間に形成される静電容量ＣDにより、位相シ
フトを受け、この位相シフトを受けた電位変化により振
動ゲート１６とドレインＤとの間の静電吸引力を変化さ
せ間隔ｘ2を変化させる。
の電圧は、ドレイン抵抗ＲDと、ドレインとシリコン基
板１１との間に形成される静電容量ＣDにより、位相シ
フトを受け、この位相シフトを受けた電位変化により振
動ゲート１６とドレインＤとの間の静電吸引力を変化さ
せ間隔ｘ2を変化させる。
【００５９】この間隔ｘ2の変化によりチャネルＣＮＮ
２の厚さを変化させ、これにより電流ｉd2を変化させ、
これがドレインの電位変化を引き起こす。これを繰り返
して発振するが、この発振はドレイン抵抗ＲDとドレイ
ンＤとシリコン基板１１の間の静電容量ＣDと発振の発
振角速度ωとの積（ωＲDＣD）が１に比べて極めて大き
くなる様に選定することにより継続される。
２の厚さを変化させ、これにより電流ｉd2を変化させ、
これがドレインの電位変化を引き起こす。これを繰り返
して発振するが、この発振はドレイン抵抗ＲDとドレイ
ンＤとシリコン基板１１の間の静電容量ＣDと発振の発
振角速度ωとの積（ωＲDＣD）が１に比べて極めて大き
くなる様に選定することにより継続される。
【００６０】以上のように自励発振が維持されている状
態で、シリコン基板１１に圧力ＰMが印加されると、振
動ゲート１６を固定する固定端１４，１５を介して、こ
の圧力ＰMによる歪が振動ゲート１６に加わり、これに
対応して固有振動数が変化する。したがって、この固有
振動数の変化を取り出すことにより、圧力ＰMの値を検
知することができる。
態で、シリコン基板１１に圧力ＰMが印加されると、振
動ゲート１６を固定する固定端１４，１５を介して、こ
の圧力ＰMによる歪が振動ゲート１６に加わり、これに
対応して固有振動数が変化する。したがって、この固有
振動数の変化を取り出すことにより、圧力ＰMの値を検
知することができる。
【００６１】この結果、 （１）基板１１構造の最表面に形成されたポリシリコン
保護膜６１は、弗化水素酸水溶液の耐蝕性が充分であ
り、振動ゲート１６の製造工程中において、犠牲層エッ
チング時に、ゲート酸化膜１９が弗化水素酸水溶液にさ
らされて、素子構造が破壊されることがない。
保護膜６１は、弗化水素酸水溶液の耐蝕性が充分であ
り、振動ゲート１６の製造工程中において、犠牲層エッ
チング時に、ゲート酸化膜１９が弗化水素酸水溶液にさ
らされて、素子構造が破壊されることがない。
【００６２】（２）ポリシリコン保護膜６１は、ゲート
酸化膜１９との界面状態が良好に出来るため、しきい値
のばらつきを押さえ、ドリフトが殆ど発生しない等、電
気的な安定性が得られる振動式トランスデューサが得ら
れる。
酸化膜１９との界面状態が良好に出来るため、しきい値
のばらつきを押さえ、ドリフトが殆ど発生しない等、電
気的な安定性が得られる振動式トランスデューサが得ら
れる。
【００６３】（３）ポリシリコン保護膜６１は、膜厚を
厚く成長させると、表面に微小な凸凹が出来、表面粗さ
を変える事ができる。この表面粗さと付着の関係を実験
により調べた結果、ポリシリコン保護膜６１を用いるこ
とにより、表面付着エネルギーを下げ、振動ゲート１６
が付着しにくくすることができた。
厚く成長させると、表面に微小な凸凹が出来、表面粗さ
を変える事ができる。この表面粗さと付着の関係を実験
により調べた結果、ポリシリコン保護膜６１を用いるこ
とにより、表面付着エネルギーを下げ、振動ゲート１６
が付着しにくくすることができた。
【００６４】また、振動ゲート１６等のシリコンの構造
体を、犠牲層エッチングで切り離す前の工程で、既に、
ポリシリコン保護膜６１が形成されているため、切り離
しの犠牲層エッチング工程で、シリコン基板１１に振動
ゲート１６が付着することを防止する事ができる。
体を、犠牲層エッチングで切り離す前の工程で、既に、
ポリシリコン保護膜６１が形成されているため、切り離
しの犠牲層エッチング工程で、シリコン基板１１に振動
ゲート１６が付着することを防止する事ができる。
【００６５】更に、この構造では、犠牲層エッチング導
入孔８６を狭くできるため、真空封止工程で、真空封止
のためのポリシリコン８７が、振動ゲート１６の外周面
に付着し、振動ゲート１６の残留引張り歪を緩和した
り、断面形状が太く変化したりすることがなく、振動ゲ
ート１６の共振周波数のばらつきを小さく抑える事がで
きる。
入孔８６を狭くできるため、真空封止工程で、真空封止
のためのポリシリコン８７が、振動ゲート１６の外周面
に付着し、振動ゲート１６の残留引張り歪を緩和した
り、断面形状が太く変化したりすることがなく、振動ゲ
ート１６の共振周波数のばらつきを小さく抑える事がで
きる。
【００６６】次に、少なくとも１個所が半導体基板１
１、あるいは振動ゲート１６に電気的に接続された半絶
縁性のポリシリコン膜保護膜６１で、基板１１の表面を
覆うようにすれば、静電気等の要因により、ゲート酸化
膜１９に電荷が注入されても、電荷の帯電を抑え、静電
気による振動ゲート１６の、基板１１やシェル２３の壁
面への付着を防止できる振動式トランスデューサを得る
事ができる。
１、あるいは振動ゲート１６に電気的に接続された半絶
縁性のポリシリコン膜保護膜６１で、基板１１の表面を
覆うようにすれば、静電気等の要因により、ゲート酸化
膜１９に電荷が注入されても、電荷の帯電を抑え、静電
気による振動ゲート１６の、基板１１やシェル２３の壁
面への付着を防止できる振動式トランスデューサを得る
事ができる。
【００６７】次に、チャネルＣＮＮ２に対向するポリシ
リコン保護膜６１の部分に、不純物が拡散されて形成さ
れた導通部が設けられれば、しきい値は小さく安定化す
ることができる振動式トランスデューサが得られる。
リコン保護膜６１の部分に、不純物が拡散されて形成さ
れた導通部が設けられれば、しきい値は小さく安定化す
ることができる振動式トランスデューサが得られる。
【００６８】また、振動ゲート１６を覆い、内部が真空
に保持されたシエル２３が設けられれば、振動ゲート１
６の振動のＱ値を高くすることができ、高精度な振動式
トランスデューサを得ることができる。
に保持されたシエル２３が設けられれば、振動ゲート１
６の振動のＱ値を高くすることができ、高精度な振動式
トランスデューサを得ることができる。
【００６９】次に、このような振動式トランスデューサ
の構成要素としての振動ゲージ２２を製造する製造方法
について、図２から図１５に示す製造工程図を用いて説
明する。
の構成要素としての振動ゲージ２２を製造する製造方法
について、図２から図１５に示す製造工程図を用いて説
明する。
【００７０】（１）図２は、ゲート酸化膜形成工程を示
す。ｎ形のシリコン単結晶の基板７１の上に、ゲート酸
化膜７２を、例えば５００オングストローム程度の厚さ
に形成する。
す。ｎ形のシリコン単結晶の基板７１の上に、ゲート酸
化膜７２を、例えば５００オングストローム程度の厚さ
に形成する。
【００７１】（２）図３は、イオン注入工程を示す。こ
こでは、ｐ形不純物としてボロンを、ソース７３、ドレ
イン７４やゲートのリード部分に対応する所定領域に、
イオン注入しする。
こでは、ｐ形不純物としてボロンを、ソース７３、ドレ
イン７４やゲートのリード部分に対応する所定領域に、
イオン注入しする。
【００７２】（３）図４は、また、必要に応じて、チャ
ネル部７５に、ボロンを浅い深さでイオン注入すること
で、ソース７３−ドレイン７４間の抵抗値を制御するこ
とが可能である。
ネル部７５に、ボロンを浅い深さでイオン注入すること
で、ソース７３−ドレイン７４間の抵抗値を制御するこ
とが可能である。
【００７３】（４）図５は、ポリシリコン保護膜形成工
程を示す。この工程では、後工程で使用する弗化水素酸
（ＨＦ）に対して耐性が強く、ゲート酸化膜７２の保護
膜の役目を果たし、かつ安定な膜であるポリシリコン保
護膜７６を、ほぼ５０００オングストローム程度の厚さ
でゲート酸化膜７２の上に成膜する。
程を示す。この工程では、後工程で使用する弗化水素酸
（ＨＦ）に対して耐性が強く、ゲート酸化膜７２の保護
膜の役目を果たし、かつ安定な膜であるポリシリコン保
護膜７６を、ほぼ５０００オングストローム程度の厚さ
でゲート酸化膜７２の上に成膜する。
【００７４】（５）図６は、第１犠牲層酸化膜形成工程
を示す。この工程は、先ず、最終的に振動ゲートの周囲
に空隙を形成するための下側の犠牲層として例えばＣＶ
Ｄ（Chemical Vapor Deposition）法により５０００オ
ングストローム程度の厚さにポリシリコン保護膜７６の
上に第１犠牲層酸化膜７７を形成する。
を示す。この工程は、先ず、最終的に振動ゲートの周囲
に空隙を形成するための下側の犠牲層として例えばＣＶ
Ｄ（Chemical Vapor Deposition）法により５０００オ
ングストローム程度の厚さにポリシリコン保護膜７６の
上に第１犠牲層酸化膜７７を形成する。
【００７５】（６）図７は、梁形成工程を示す。この工
程は最終的に振動ゲート１６を形成するための前工程で
ある。先ず、第１犠牲層酸化膜７７の上に、ポリシリコ
ン膜７８（図示せず）を、例えば１μｍ程度の厚さで成
膜する。この後、導電性を付与するためにボロンをドー
プする。
程は最終的に振動ゲート１６を形成するための前工程で
ある。先ず、第１犠牲層酸化膜７７の上に、ポリシリコ
ン膜７８（図示せず）を、例えば１μｍ程度の厚さで成
膜する。この後、導電性を付与するためにボロンをドー
プする。
【００７６】次に、フオトリソグラフイ技術により、振
動ゲート１６に対応する部分に、マスクをしてから、Ｒ
ＩＥ（Reactive Ion Etching）により、ポリシリコン７
８（図示せず）を所定の形状にエッチングして、最終的
に振動ゲート１６となる板状の梁７９を形成する。
動ゲート１６に対応する部分に、マスクをしてから、Ｒ
ＩＥ（Reactive Ion Etching）により、ポリシリコン７
８（図示せず）を所定の形状にエッチングして、最終的
に振動ゲート１６となる板状の梁７９を形成する。
【００７７】（７）図８は、第２犠牲層酸化膜形成工程
を示す。この工程は、先ず、最終的に振動ゲート１６の
周囲に空隙を形成するための、下側を除く部分の犠牲層
として、例えばＣＶＤ法により、５０００オングストロ
ーム程度の厚さに、第１犠牲層酸化膜７７と梁７９の上
に、第２犠牲層酸化膜８１を形成する。
を示す。この工程は、先ず、最終的に振動ゲート１６の
周囲に空隙を形成するための、下側を除く部分の犠牲層
として、例えばＣＶＤ法により、５０００オングストロ
ーム程度の厚さに、第１犠牲層酸化膜７７と梁７９の上
に、第２犠牲層酸化膜８１を形成する。
【００７８】（８）図９は、間隙対応部形成工程を示
す。先ず、フォトリソグラフィ技術により、振動ゲート
１６の中央部では梁７９の近傍をマスクしてから、これ
らの周囲の第１犠牲層酸化膜７７と第２犠牲層酸化膜８
１を、弗化水素酸でエッチングして、間隙対応部８２を
形成する。
す。先ず、フォトリソグラフィ技術により、振動ゲート
１６の中央部では梁７９の近傍をマスクしてから、これ
らの周囲の第１犠牲層酸化膜７７と第２犠牲層酸化膜８
１を、弗化水素酸でエッチングして、間隙対応部８２を
形成する。
【００７９】（９）図１０は、ギャップ対応膜形成工程
を示す。この工程は、後工程で用いられる、エッチング
液を導入するための犠牲層としてのギャップ対応酸化膜
８３を、ほぼ５００オングストローム程度の厚さで、ポ
リシリコン保護膜７６と間隙対応部８２の上を含んで全
面にＣＶＤ法により形成する。
を示す。この工程は、後工程で用いられる、エッチング
液を導入するための犠牲層としてのギャップ対応酸化膜
８３を、ほぼ５００オングストローム程度の厚さで、ポ
リシリコン保護膜７６と間隙対応部８２の上を含んで全
面にＣＶＤ法により形成する。
【００８０】（１０）図１１は、シェル対応部形成工程
を示す。図１０で形成されたギャップ対応酸化膜８３上
に、１μｍ程度の厚さになるようにポリシリコン膜８４
（図示せず）を成膜する。
を示す。図１０で形成されたギャップ対応酸化膜８３上
に、１μｍ程度の厚さになるようにポリシリコン膜８４
（図示せず）を成膜する。
【００８１】この後、フォトリソグラフィ技術を用いて
マスクし、ＲＩＥによりポリシリコン膜８４をエッチン
グして、振動ゲート１６を覆う大きさの範囲に、シェル
対応部８５を形成する。
マスクし、ＲＩＥによりポリシリコン膜８４をエッチン
グして、振動ゲート１６を覆う大きさの範囲に、シェル
対応部８５を形成する。
【００８２】（１１）図１２は、エッチングギャップ形
成工程を示す。この工程は、振動ゲート１６とシェル対
応部８５を形成するために、弗化水素酸を用いて、ギャ
ップ対応酸化膜８３をエッチングしながら、これを除去
して導入孔８６を形成し、ついでこの導入孔８６を介し
て間隙対応部８２をも除去する。このようにして、振動
ゲート１６及びシェル対応部８５を形成する。
成工程を示す。この工程は、振動ゲート１６とシェル対
応部８５を形成するために、弗化水素酸を用いて、ギャ
ップ対応酸化膜８３をエッチングしながら、これを除去
して導入孔８６を形成し、ついでこの導入孔８６を介し
て間隙対応部８２をも除去する。このようにして、振動
ゲート１６及びシェル対応部８５を形成する。
【００８３】（１２）図１３は、真空封止工程を示す。
この工程は、真空中でシェル対応部８５、導入孔８６、
ポリシリコン保護膜７６の上を、ポリシリコン膜８７で
ほぼ１μｍ程度の厚さで成膜して、シェル２３の内部を
真空に保持する。
この工程は、真空中でシェル対応部８５、導入孔８６、
ポリシリコン保護膜７６の上を、ポリシリコン膜８７で
ほぼ１μｍ程度の厚さで成膜して、シェル２３の内部を
真空に保持する。
【００８４】（１３）図１４は、電極を形成する工程を
示す。ソース部７３とドレイン部７４の上部にあるゲー
ト酸化膜７２、ポリシリコン保護膜７６、及びポリシリ
コン膜８７の一部を、フォトリソグラフィ技術とＲＩＥ
とを用いて開口して、コンタクトホール８８，８９を形
成する。
示す。ソース部７３とドレイン部７４の上部にあるゲー
ト酸化膜７２、ポリシリコン保護膜７６、及びポリシリ
コン膜８７の一部を、フォトリソグラフィ技術とＲＩＥ
とを用いて開口して、コンタクトホール８８，８９を形
成する。
【００８５】この後、コンタクトホール８８，８９に、
アルミニウムをスパッタリング法によって成膜し、フォ
トグラフィ技術を用いてパッド部分９１，９２を形成す
る。金線でボンディングして配線を行なう。
アルミニウムをスパッタリング法によって成膜し、フォ
トグラフィ技術を用いてパッド部分９１，９２を形成す
る。金線でボンディングして配線を行なう。
【００８６】（１４）図１５は、ダイアフラム形成工程
を示す。水酸化カリウム（ＫＯＨ）液を用いて、中央部
が薄肉で周囲が厚肉となる薄肉部になるように、シリコ
ン単結晶の基板７１の底部をエッチングして、ダイアフ
ラム２４を形成する。
を示す。水酸化カリウム（ＫＯＨ）液を用いて、中央部
が薄肉で周囲が厚肉となる薄肉部になるように、シリコ
ン単結晶の基板７１の底部をエッチングして、ダイアフ
ラム２４を形成する。
【００８７】以上が、振動式トランスデューサの振動ゲ
ージ６２を、シェル２３で覆い、ダイアフラム２４を形
成する製造方法である．
ージ６２を、シェル２３で覆い、ダイアフラム２４を形
成する製造方法である．
【００８８】以上の様な本発明の製造方法によれば、ゲ
ート絶縁膜が保護され、ドリフトが防止出来、振動ゲー
トの付着を防止し得る振動式トランスデューサを、従来
の半導体プロセスを利用して安価に且つ確実に製作出来
る振動式トランスデューサの製造方法を得ることができ
る。
ート絶縁膜が保護され、ドリフトが防止出来、振動ゲー
トの付着を防止し得る振動式トランスデューサを、従来
の半導体プロセスを利用して安価に且つ確実に製作出来
る振動式トランスデューサの製造方法を得ることができ
る。
【００８９】
【発明の効果】以上、実施例と共に詳細に説明したよう
に、本発明の第１請求項によれば、 （１）基板構造の最表面に形成されたポリシリコン保護
膜は、弗化水素酸水溶液の耐蝕性が充分であり、振動ゲ
ートの製造工程中において、犠牲層エッチング時に、ゲ
ート酸化膜が弗化水素酸水溶液にさらされて素子構造が
破壊されることがない。
に、本発明の第１請求項によれば、 （１）基板構造の最表面に形成されたポリシリコン保護
膜は、弗化水素酸水溶液の耐蝕性が充分であり、振動ゲ
ートの製造工程中において、犠牲層エッチング時に、ゲ
ート酸化膜が弗化水素酸水溶液にさらされて素子構造が
破壊されることがない。
【００９０】（２）ポリシリコン保護膜は、ゲート酸化
膜との界面状態が良好に出来るため、しきい値のばらつ
きを押さえ、ドリフトが殆ど発生しない等、電気的な安
定性が得られる振動式トランスデューサが得られる。
膜との界面状態が良好に出来るため、しきい値のばらつ
きを押さえ、ドリフトが殆ど発生しない等、電気的な安
定性が得られる振動式トランスデューサが得られる。
【００９１】（３）ポリシリコン保護膜は、膜厚を厚く
成長させると、表面に微小な凸凹ができ、表面粗さを変
える事ができる。この表面粗さと付着の関係を実験によ
り調べた結果、ポリシリコン保護膜を用いることによ
り、表面付着エネルギーを下げ、振動ゲートが付着しな
くすることができた。
成長させると、表面に微小な凸凹ができ、表面粗さを変
える事ができる。この表面粗さと付着の関係を実験によ
り調べた結果、ポリシリコン保護膜を用いることによ
り、表面付着エネルギーを下げ、振動ゲートが付着しな
くすることができた。
【００９２】また、振動ゲート等のシリコンの構造体
を、犠牲層エッチングで切り離す前の工程で、既に、ポ
リシリコン保護膜が形成されているため、切り離しの犠
牲層エッチング工程で、シリコン基板に振動ゲートが付
着することを防止する事ができる。
を、犠牲層エッチングで切り離す前の工程で、既に、ポ
リシリコン保護膜が形成されているため、切り離しの犠
牲層エッチング工程で、シリコン基板に振動ゲートが付
着することを防止する事ができる。
【００９３】更に、この構造では、犠牲層エッチング導
入孔を狭くできるため、真空封止工程で、真空封止のた
めのポリシリコンが、振動ゲートの外周面に付着し、振
動ゲートの残留引張り歪を緩和したり、断面形状が太く
変化したりすることがなく、振動ゲートの共振周波数の
ばらつきを小さく抑える事ができる。
入孔を狭くできるため、真空封止工程で、真空封止のた
めのポリシリコンが、振動ゲートの外周面に付着し、振
動ゲートの残留引張り歪を緩和したり、断面形状が太く
変化したりすることがなく、振動ゲートの共振周波数の
ばらつきを小さく抑える事ができる。
【００９４】本発明の第２請求項によれば、静電気等の
要因により、ゲート酸化膜に電荷が注入されても、少な
くとも１個所が半導体基板、あるいは、振動ゲートに電
気的に接続された半絶縁性のポリシリコン膜保護膜で、
ゲート酸化膜表面を覆う事によって、電荷の帯電を抑
え、静電気による振動ゲートの、基板やシェル壁面への
付着を防止できる振動式トランスデューサを得る事がで
きる。
要因により、ゲート酸化膜に電荷が注入されても、少な
くとも１個所が半導体基板、あるいは、振動ゲートに電
気的に接続された半絶縁性のポリシリコン膜保護膜で、
ゲート酸化膜表面を覆う事によって、電荷の帯電を抑
え、静電気による振動ゲートの、基板やシェル壁面への
付着を防止できる振動式トランスデューサを得る事がで
きる。
【００９５】本発明の第３請求項によれば、チャネルに
対向するポリシリコン膜の部分に、不純物が拡散されて
形成された導通部が設けられたので、しきい値は小さく
安定化することができる振動式トランスデューサが得ら
れる。
対向するポリシリコン膜の部分に、不純物が拡散されて
形成された導通部が設けられたので、しきい値は小さく
安定化することができる振動式トランスデューサが得ら
れる。
【００９６】本発明の第４請求項によれば、振動ゲート
を覆い内部が真空に保持されたシエルが設けられたの
で、振動ゲートの振動のＱ値を高くすることができ、高
精度な振動式トランスデューサを得ることができる。
を覆い内部が真空に保持されたシエルが設けられたの
で、振動ゲートの振動のＱ値を高くすることができ、高
精度な振動式トランスデューサを得ることができる。
【００９７】本発明の第５請求項によれば、ゲート絶縁
膜が保護され、ドリフトが防止出来、振動ゲートの付着
を防止し得る振動式トランスデューサを従来の半導体プ
ロセスを利用して安価に且つ確実に製作出来る振動式ト
ランスデューサの製造方法を得ることができる。
膜が保護され、ドリフトが防止出来、振動ゲートの付着
を防止し得る振動式トランスデューサを従来の半導体プ
ロセスを利用して安価に且つ確実に製作出来る振動式ト
ランスデューサの製造方法を得ることができる。
【００９８】従って、本発明によれば、ゲート絶縁膜が
保護され、ドリフトが防止出来、振動ゲートの付着を防
止し得る振動式トランスデューサとその製造方法を実現
することが出来る。
保護され、ドリフトが防止出来、振動ゲートの付着を防
止し得る振動式トランスデューサとその製造方法を実現
することが出来る。
【図１】本発明の１実施例の要部構成説明図である。
【図２】図１のゲート酸化膜形成工程説明図である。
【図３】図１のイオン注入工程説明図である。
【図４】図１のイオン注入工程説明図である。
【図５】図１のポリシリコン保護膜形成工程説明図であ
る。
る。
【図６】図１の第１犠牲層酸化膜形成工程説明図であ
る。
る。
【図７】図１の梁形成工程説明図である。
【図８】図１の第２犠牲層酸化膜形成工程説明図であ
る。
る。
【図９】図１の間隙対応部形成工程説明図である。
【図１０】図１のギャップ対応膜形成工程説明図であ
る。
る。
【図１１】図１のシェル対応部形成工程説明図である。
【図１２】図１のエッチングギャップ形成工程説明図で
ある。
ある。
【図１３】図１の真空封止工程説明図である。
【図１４】図１の電極形成工程説明図である。
【図１５】図１のダイアフラム形成工程説明図である。
【図１６】従来より一般に使用されている従来例の原理
的構成説明図である。
的構成説明図である。
【図１７】図１６の動作説明図である。
【図１８】図１６の具体的実施例の構成を示す斜視図で
ある。
ある。
【図１９】図１８の中央部近傍の断面図である。
【図２０】図１８の振動ゲート１６の中央部分における
全体側断面図である。
全体側断面図である。
【図２１】図１８の製造工程説明図である。
【図２２】図１８の製造工程説明図である。
１１ シリコン基板 １２ 電極 １３ 電極 １４ 固定端 １５ 固定端 １６ 振動ゲート １７ 電極 １９ ゲート酸化膜 ２１ ２層構造膜 ２２ 振動ゲージ ２３ シェル ２４ ダイアフラム ６１ ポリシリコン保護膜 ７１ シリコン基板 ７２ ゲート酸化膜 ７３ ソース ７４ ドレイン ７５ チャネル部 ７６ ポリシリコン保護膜 ７７ 第１犠牲層酸化膜 ７８ ポリシリコン ７９ 梁 ８１ 第２犠牲層酸化膜 ８２ 間隙対応部 ８３ ギャップ対応酸化膜 ８４ ポリシリコン膜 ８５ シェル対応部 ８６ 導入孔 ８７ ポリシリコン膜 ８８ コンタクトホール ８９ コンタクトホール ９１ パッド部分 ９２ パッド部分 Ｓ ソース Ｄ ドレイン Ｅ１、Ｅ２ 直流電源 ＣＮＮ１、ＣＮＮ２ チャネル
Claims (5)
- 【請求項１】両端が基板に固定された振動ゲートの共振
周波数を測定する事により該振動ゲートの両端に加えら
れた歪を測定する振動式トランスデューサにおいて、 第１の伝導形式を有する半導体の基板と、 該基板の表面に形成され前記伝導形式とは逆の第２の伝
導形式を有するドレインとソースにより挟まれたチャネ
ルと、 前記基板の表面上に形成されたゲート酸化膜と、 該ゲート酸化膜の上を覆うポリシリコン保護膜と、 ポリシリコンよりなり変位可能なように該ポリシリコン
保護膜の表面から間隙を保持して両端が前記基板に固定
され前記ドレインとソースとチャネルとを覆って配置さ
れ自励発振により該ドレインとの間に生じる静電力によ
り変位する板状の導電性の振動ゲートとを具備したこと
を特徴とする振動式トランスデューサ。 - 【請求項２】少なくとも１個所が前記半導体基板あるい
は前記振動ゲートに電気的に接続されたポリシリコン保
護膜を具備したことを特徴とする請求項１記載の振動式
トランスデューサ。 - 【請求項３】前記チャネルに対向する前記ポリシリコン
保護膜の部分に不純物が拡散されて形成された導通部を
具備したことを特徴とする請求項１又は請求項２記載の
振動式トランスデューサ。 - 【請求項４】前記振動ゲートを覆い内部が真空に保持さ
れたシエルを具備したことを特徴とする請求項１又は請
求項２又は請求項３記載の振動式トランスデューサ。 - 【請求項５】両端が基板に固定された振動ゲートの共振
周波数を測定する事により該振動ゲートの両端に加えら
れた歪を測定する振動式トランスデューサの製造方法に
おいて、 以下の工程を有することを特徴とする振動式トランスデ
ューサの製造方法。 （ａ）第１の伝導形式を有する半導体の基板上に、ゲー
ト酸化膜を形成するゲート酸化膜形成工程。 （ｂ）第２の伝導形式となる不純物をソース、ドレイン
やゲートのリード部分に対応する所定領域にイオン注入
するイオン注入工程。 （ｃ）前記ゲート酸化膜上にポリシリコン保護膜を成膜
するポリシリコン保護膜形成工程。 （ｄ）該ポリシリコン保護膜上に第１犠牲層酸化膜を形
成する第１犠牲層酸化膜形成工程。 （ｅ）該第１犠牲層酸化膜上にポリシリコン膜を成膜す
る。この後、導電性付与のため第２の伝導形式となる不
純物をドープする。該ポリシリコン膜をエッチングして
振動ゲートに対応する梁を形成する梁形成工程。 （ｆ）前記第１犠牲層酸化膜と前記梁の上に第２犠牲層
酸化膜を形成する第２犠牲層酸化膜形成工程。 （ｇ）前記第１，第２犠牲層酸化膜をエッチングして間
隙対応部を形成する間隙対応部形成工程。 （ｈ）犠牲層としてのギャップ対応酸化膜を前記ポリシ
リコン保護膜と間隙対応部の上を含んで全面に形成する
ギャップ対応膜形成工程。 （ｉ）該ギャップ対応酸化膜上にポリシリコン膜を成膜
する。該ポリシリコン膜をエッチングしてシェル対応部
を形成するシェル対応部形成工程。 （ｊ）前記ギャップ対応酸化膜をエッチングして導入孔
を形成し、この導入孔を介して前記間隙対応部をも除去
するエッチングギャップ形成工程。 （ｋ）真空中で前記シェル対応部、前記導入孔、前記ポ
リシリコン保護膜上を、ポリシリコン膜で成膜して、シ
ェルの内部を真空に保持する真空封止工程。 （ｌ）前記ソース部と前記ドレイン部の上部にある前記
ゲート酸化膜、前記ポリシリコン保護膜、及び前記ポリ
シリコン膜の一部をエッチング除去して開口しコンタク
トホールを形成する。この後、該コンタクトホール部に
パッド部分を形成し、金線でボンディングして配線を行
なう電極形成工程。 （ｍ）前記第１の伝導形式を有する半導体の基板の底部
をエッチングしてダイアフラムを形成するダイアフラム
形成工程。
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|---|---|---|---|---|
| JP2002301698A (ja) * | 2001-01-24 | 2002-10-15 | Xerox Corp | 波形の多層膜構造を持つ、静電的にアクチュエートされるデバイス |
| JP2006119603A (ja) * | 2004-09-27 | 2006-05-11 | Idc Llc | 非平坦部を持つバックプレートを用いた微小電気機械システムを防護する為のシステム及び方法 |
| JP2007516848A (ja) * | 2003-12-24 | 2007-06-28 | キャベンディッシュ・キネティックス・リミテッド | デバイス収容方法および対応装置 |
| JP2009122031A (ja) * | 2007-11-16 | 2009-06-04 | Seiko Epson Corp | 微小電気機械装置、半導体装置、微小電気機械装置の製造方法、および半導体装置の製造方法 |
| WO2009125422A1 (en) * | 2008-04-11 | 2009-10-15 | Indian Institute Of Science | A sub-threshold forced plate fet sensor for sensing inertial displacements, a method and system thereof |
| JP2009272433A (ja) * | 2008-05-07 | 2009-11-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010205837A (ja) * | 2009-03-02 | 2010-09-16 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| JP2012150029A (ja) * | 2011-01-20 | 2012-08-09 | Yokogawa Electric Corp | 振動式トランスデューサおよび振動式トランスデューサの製造方法 |
| JP2017164839A (ja) * | 2016-03-15 | 2017-09-21 | 株式会社東芝 | 電子装置及び電子装置の製造方法 |
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002301698A (ja) * | 2001-01-24 | 2002-10-15 | Xerox Corp | 波形の多層膜構造を持つ、静電的にアクチュエートされるデバイス |
| JP2007516848A (ja) * | 2003-12-24 | 2007-06-28 | キャベンディッシュ・キネティックス・リミテッド | デバイス収容方法および対応装置 |
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| JP2006119603A (ja) * | 2004-09-27 | 2006-05-11 | Idc Llc | 非平坦部を持つバックプレートを用いた微小電気機械システムを防護する為のシステム及び方法 |
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| JP2009122031A (ja) * | 2007-11-16 | 2009-06-04 | Seiko Epson Corp | 微小電気機械装置、半導体装置、微小電気機械装置の製造方法、および半導体装置の製造方法 |
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| JP2010205837A (ja) * | 2009-03-02 | 2010-09-16 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| JP2012150029A (ja) * | 2011-01-20 | 2012-08-09 | Yokogawa Electric Corp | 振動式トランスデューサおよび振動式トランスデューサの製造方法 |
| JP2017164839A (ja) * | 2016-03-15 | 2017-09-21 | 株式会社東芝 | 電子装置及び電子装置の製造方法 |
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