JP2009070488A - 強誘電体記憶装置および電子機器 - Google Patents

Abstract

【課題】強誘電体記憶装置の読み出しマージンを向上させる。また、強誘電体記憶装置の読み出し特性を向上させる。
【解決手段】強誘電体記憶装置を、第１ノード(Vmn-L)と第３ノード(Vc-L)との間に接続され、そのゲート電極が第２ノード（Vmn-R）に接続された第１ｐチャネル型ＭＩＳＦＥＴ(P1-L)と、前記第２ノードと第４ノード(Vc-R)との間に接続され、そのゲート電極が前記第１ノードに接続された第２ｐチャネル型ＭＩＳＦＥＴ(P1-R)と、第１ビット線(BL-L)と第１ノード（Vmn-L)との間に接続された第１電荷転送ＭＩＳＦＥＴ(T2-L)と、第２ビット線(BL-R)と第２ノード(Vmn-R)との間に接続された第２電荷転送ＭＩＳＦＥＴ(T2-R)と、前記第１ノードに接続された第１容量(C5-L)と、前記第２ノードに接続された第２容量（C5-R)と、を有するよう構成する。
【選択図】図２

Description

本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の読み出し回路に関する。

強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）の読み出しには、ラッチ型のセンスアンプ回路を用いる方法が一般的である（例えば、下記特許文献１参照）。

しかしながら、この場合、プレート線に印加された電圧が、強誘電体キャパシタ容量（Ｃｓ）とビット線容量（Ｃｂｌ）に分圧される。従って、ビット線容量（Ｃｂｌ）により強誘電体キャパシタに十分な電位が印加されない。また、ビット線電圧の差分をセンスアンプにより増幅し読み出しを行なうため、ビット線容量（Ｃｂｌ）が増加するほど、ビット線電圧は小さくなり、センスマージンが小さくなってしまう。

そこで、ビット線を仮想的に接地電位に固定できる読み出し回路が検討されている（例えば、下記特許文献２参照）。
特開２０００−１８７９９０号公報 特開２００２−１３３８５７号公報

しかしながら、上記特許文献２等に記載の回路を用いても、追って詳細に説明するように、（１）メモリセルの強誘電体キャパシタ容量が当初の設定と大きくズレた場合、（２）メモリセルの強誘電体キャパシタ容量とタンク容量との比が著しく変化した場合に読み出しマージンが低下少してしまう。

さらに、（３）誤判定を改善しつつ、読み出しマージンを向上することが重要である。特に、強誘電体メモリセルの読み出しにおいては、本来電荷量が小さい”０”データが早くビット線に転送され、一時的に”０”データの電位と”１”データの電位が逆転する場合がある。このような逆転状態において、”０”データの電位と”１”データの電位差を拡大すると、誤判定が生じやすい。

よって、本発明は、強誘電体記憶装置の読み出しマージンを向上させることを目的とする。また、強誘電体記憶装置の読み出し特性を向上させることを目的とする。

（１）本発明に係る強誘電体記憶装置は、第１ノードと第３ノードとの間に接続され、そのゲート電極が第２ノードに接続された第１ｐチャネル型ＭＩＳＦＥＴと、前記第２ノードと第４ノードとの間に接続され、そのゲート電極が前記第１ノードに接続された第２ｐチャネル型ＭＩＳＦＥＴと、第１ビット線と前記第３ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、第２ビット線と前記第４ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、前記第１ビット線と前記第１電荷転送ＭＩＳＦＥＴの第１ゲート電極との間に接続され、前記第１ビット線の電位に応じて、前記第１ゲート電極に印加される電位を制御する第１制御回路と、前記第２ビット線と前記第２電荷転送ＭＩＳＦＥＴの第２ゲート電極との間に接続され、前記第２ビット線の電位に応じて、前記第２ゲート電極に印加される電位を制御する第２制御回路と、前記第１ノードに接続された第１容量と、前記第２ノードに接続された第２容量と、前記第１ビット線に接続された第１負電位発生回路と、前記第２ビット線に接続された第２負電位発生回路と、を有する。

かかる構成によれば、第１、第２ｐチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができ、読み出しマージンの向上を図ることができる。また、第１および第２負電位発生回路により第１および第２ビット線を負電位に叩くことにより、読み出し初期における第１、第２ｐチャネル型ＭＩＳＦＥＴの動作を制限でき、誤判定を改善できる。

好ましくは、前記第１および第２電荷転送用ＭＩＳＦＥＴは、それぞれｐチャネル型ＭＩＳＦＥＴである。

好ましくは、前記第１制御回路は、第１ビット線と前記第１電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第１インバータであって、その入力部と前記第１ビット線が第３容量を介して接続され、その出力部と前記第１電荷転送ＭＩＳＦＥＴのゲート電極が第４容量を介して接続された第１インバータを有し、前記第２制御回路は、第２ビット線と前記第２電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第２インバータであって、その入力部と前記第２ビット線が第５容量を介して接続され、その出力部と前記第２電荷転送ＭＩＳＦＥＴのゲート電極が第６容量を介して接続された第２インバータを有する。かかる構成によれば、第１、第２ビット線の電位を第１、第２電荷転送ＭＩＳＦＥＴのゲート電極にフィードバックすることができる。

好ましくは、前記第１負電位発生回路は、前記第１ビット線と、第１信号線との間に接続された第７容量を有し、前記第２負電位発生回路は、前記第２ビット線と、前記第１信号線との間に接続された第８容量を有する。かかる構成によれば、容易な構成で容易に負電位を発生させることができる。

例えば、前記第７および第８容量は強誘電体容量である。このように、容量として強誘電体容量を用いてもよい。

好ましくは、前記第１ビット線又は第２ビット線には、それぞれ強誘電体メモリが接続され、前記第７および第８容量は、前記強誘電体メモリを構成する強誘電体容量とほぼ同一容量である。かかる構成とすれば、”０”データ分の電荷がキャンセルされ、ビット線が正電位まで上昇した際には、”０”データの電位と”１”データの電位の逆転が是正されている。

例えば、前記第１インバータの出力部と接地電位との間に接続された第１ｎチャネル型ＭＩＳＦＥＴと、前記第２インバータの出力部と接地電位との間に接続された第２ｎチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、第１、第２ｎチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位を引き上げることができる。

例えば、前記第１インバータの出力部と前記第１ｎチャネル型ＭＩＳＦＥＴとの間に接続され、ゲート電極が前記第１インバータの入力部に接続された第３ｎチャネル型ＭＩＳＦＥＴと、前記第２インバータの出力部と前記第２ｎチャネル型ＭＩＳＦＥＴとの間に接続され、ゲート電極が前記第２インバータの入力部に接続された第４ｎチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、第３、第４ｎチャネル型ＭＩＳＦＥＴにより、第１および第２のビット線の電位差を反映しつつ、第１、第２ノードの一方の電位を引き上げることができる。

好ましくは、前記第１および第２ｎチャネル型ＭＩＳＦＥＴは、それぞれ前記第１および第２負電位発生回路の動作開始後、一定の期間後に、オン状態となるよう制御される。かかる構成によれば、前記第１および第２負電位発生回路により、読み出し初期における第１、第２ｐチャネル型ＭＩＳＦＥＴの動作を制限でき、さらに、一定の期間の間に、”０”データの電位と”１”データの電位の逆転を是正でき、是正された適切な電位差に基づき、第１、第２ノードの一方の電位を引き上げることができる。従って、誤判定を防止しつつ、読み出しマージンの向上を図ることができる。

例えば、前記第１電荷転送ＭＩＳＦＥＴと並列に接続され、ゲート電極が第２信号線に接続された第３電荷転送ＭＩＳＦＥＴと、前記第２電荷転送ＭＩＳＦＥＴと並列に接続され、ゲート電極が前記第２信号線に接続された第４電荷転送ＭＩＳＦＥＴと、を有する。

かかる構成によれば、第３、第４電荷転送ＭＩＳＦＥＴにより第１、第２ノードの一方の電位を引き上げることができる。

例えば、前記第３ノードと、接地電位との間に接続され、ゲート電極が第２信号線に接続された第３ｐチャネル型ＭＩＳＦＥＴと、前記第４ノードと、接地電位とのの間に接続され、ゲート電極が第２信号線に接続された第４ｐチャネル型ＭＩＳＦＥＴと、を有する。第３ノードは、前記第１電荷転送用ＭＩＳＦＥＴと前記第１ｐチャネル型ＭＩＳＦＥＴとの接続ノードである。また、第４ノードは、前記第２電荷転送用ＭＩＳＦＥＴと前記第２ｐチャネル型ＭＩＳＦＥＴとの接続ノードとである。

かかる構成によれば、第３、第４ｐチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位を引き上げることができる。

例えば、前記第１インバータの入力部と電源電位との間に接続され、ゲート電極が第２信号線に接続された第５ｐチャネル型ＭＩＳＦＥＴと、前記第２インバータの入力部と電源電位との間に接続され、ゲート電極が前記第２信号線に接続された第６ｐチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、第５、第６ｐチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位を引き上げることができる。

好ましくは、前記第２信号線の電位は、前記第１および第２負電位発生回路の動作開始後、一定の期間後に、変化するよう制御される。

かかる構成によれば、読み出し初期における第１、第２ｐチャネル型ＭＩＳＦＥＴの動作を制限でき、さらに、一定の期間の間に、”０”データの電位と”１”データの電位の逆転を是正でき、是正された適切な電位差に基づき、第１、第２ノードの一方の電位を引き上げることができる。従って、誤判定を防止しつつ、読み出しマージンの向上を図ることができる。

例えば、前記第１ビット線および第２ビット線には、それぞれ強誘電体メモリが接続されている。かかる構成によれば、いわゆる２Ｔ２Ｃの強誘電体メモリセルに本発明を適用することができる。

例えば、前記第１ビット線には、強誘電体メモリが接続され、前記第２ビット線には、参照電位が印加される。かかる構成によれば、いわゆる１Ｔ１Ｃの強誘電体メモリセルに本発明を適用することができる。

（２）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

（実施の形態１）
図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルよりなり、各メモリセルは、ワード線ＷＬおよびビット線ＢＬ−Ｌ、ＢＬ−Ｒの交点に配置される。なお、ここでは、２Ｔ２Ｃセルを例に説明する。よって、ビット線ＢＬ−ＬおよびＢＬ−Ｒにそれぞれ接続された２つのトランジスタと２つの強誘電体キャパシタによって１つのデータが記憶される。また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。

図２は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。

図示するように、ビット線ＢＬ−ＬおよびＢＬ−Ｒは、それぞれ、ｐチャネル型ＭＩＳＦＥＴ（電荷転送ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）Ｔ２−ＬおよびＴ２−Ｒを介して第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒに接続されている。

一方、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒと、接地電位（基準電位、ＧＮＤ、Ｖｓｓ）との間には、それぞれタンク容量Ｃ５−ＬおよびＣ５−Ｒが接続されている。また、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒには、それぞれスイッチングトランジスタＶｓｗｍＬ、ＶｓｗｍＲを介して負電位発生回路１７−Ｌ、１７−Ｒが接続されている。なお、ここでは、タンク容量Ｃ５−ＬおよびＣ５−Ｒとして、強誘電体容量を用いたが、常誘電体容量を用いもよい。但し、強誘電体容量を用いれば、小面積で大容量を得られる。

上記構成によって、ビット線ＢＬ−Ｌ、ＢＬ−Ｒに、メモリセルから電位が転送されても、第１、第２タンク容量に蓄積された負電荷をｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＴ２−Ｒを介して転送することで、ビット線を仮想的に接地電位に固定することができる。よって、プレート線に印加された読み出し電圧の大部分をメモリセルの強誘電体キャパシタに印加することができ、読み出しマージンを向上させることができる。また、読み出し速度を向上させることができる。さらに、ビット線容量の影響を低減できるため、メモリセルの大容量化によりビット線長が増加しても、上記良好な特性を維持できる。
以下、図２の回路をさらに詳細に説明する。

上記ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲート電極（ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒ）には、それぞれスイッチングトランジスタＶｓｗＬ、ＶｓｗＲを介して閾値電位（Ｖｔｈ）発生回路１５−Ｌ、１５−Ｒが接続されている。

また、ビット線ＢＬ−Ｌ、ＢＬ−Ｒとｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲート電極との間には、それぞれインバータアンプ回路１３−Ｌ、１３−Ｒが接続されている。インバータアンプ回路１３−Ｌ、１３−Ｒは、インバータＩＮＶＬ、ＩＮＶＲ、容量Ｃ１−Ｌ、Ｃ１−Ｒ、Ｃ２−Ｌ、Ｃ２−Ｒおよび抵抗ＲＬ、ＲＲで構成されている。

具体的には、ビット線ＢＬ−ＬとインバータＩＮＶＬの入力部は、容量Ｃ１−Ｌを介して接続され、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌのゲート電極とインバータＩＮＶＬの出力部は、容量Ｃ２−Ｌを介して接続されている。また、インバータＩＮＶＬの入力部と出力部とは、抵抗ＲＬを介して接続されている。

同様に、ビット線ＢＬ−ＲとインバータＩＮＶＲの入力部は、容量Ｃ１−Ｒを介して接続され、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｒのゲート電極とインバータＩＮＶＲの出力部は、容量Ｃ２−Ｒを介して接続されている。また、インバータＩＮＶＲの入力部と出力部とは、抵抗ＲＲを介して接続されている。

なお、上記インバータアンプ回路１３−Ｌ、１３−Ｒは、容量Ｃ１−Ｌ、Ｃ１−Ｒ、Ｃ２−Ｌ、Ｃ２−Ｒとして常誘電体容量を用いているが、強誘電体容量を用いてもよい。このインバータアンプ回路１３−Ｌ、１３−Ｒは、ビット線の電位をｐチャネル型ＭＩＳＦＥＴのゲート電極にフィードバックすることにより、ビット線をより強固に接地電位に固定する役割を果たす。

また、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒには、正電位変換回路（Ｌ／Ｓ）１９−Ｌ、１９−Ｒが接続され、これらの出力（信号）Ｖｓｆ−Ｌ、Ｖｓｆ−Ｒの電位差をラッチ回路２０で判定することにより、読み出しが行われる。

ここで、本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒと第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒとの間にそれぞれｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒが接続されている。また、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌのゲート電極は、第２ノードＶｍｎ−Ｒと接続され、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｒのゲート電極は、第１ノードＶｍｎ−Ｌと接続されている。この交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−ＬおよびＰ１−Ｒを回路３０とする。この回路３０は、後述するように、電荷大対策回路と言える。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図３および図４に、強誘電体記憶装置の読み出し時のタイミングチャート（電位のシミュレーション）を示す。

図３（Ａ）に示すように、閾値電位発生回路１５−Ｌ、１５−Ｒの制御信号ＶｔｈｇｅｎをＨレベル（高電位レベル）とし、閾値電位発生回路１５−Ｌ、１５−Ｒからｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒの閾値電位を出力する。この際、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲの共通の制御信号Ｖｓｗは、Ｈレベルであり、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲは、オン状態である（図３（Ｂ）参照）。よって、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲートに、閾値電位が供給される。次いで、ワード線ＷＬの電位をＨレベルとする（図４のＷＬ参照）。

また、制御信号ＶｓｗをＬレベル（低電位レベル）とし、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲをオフ状態とする。これにより、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒは、フローティング状態となる。

次いで、負電位発生回路１７−Ｌ、１７−Ｒの制御信号ＶｍｎｇｅｎをＨレベルとし、負電位発生回路１７−Ｌ、１７−Ｒから負電位を出力する。この際、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬの共通の制御信号Ｖｓｗｍは、Ｈレベルであり、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬは、オン（導通）状態である（図３（Ｄ）参照）。よって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒは、負電位となる。言い換えれば、タンク容量Ｃ５−Ｌ、Ｃ５−Ｒに負電荷がチャージされる。

次いで、制御信号ＶｓｗｍをＬレベルとし、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬをオフ状態とする。これにより、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒは、フローティング状態となる。

次いで、プレート線ＰＬをＨレベルとする（図４のＰＬ参照）。その結果、メモリセルの電荷が読み出される。言い換えれば、メモリセルの電荷がビット線ＢＬ−Ｌ、ＢＬ−Ｒに転送される。

上記電荷の転送により、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が上昇する。この電位の上昇をインバータアンプ１３−Ｌ、１３−Ｒによって逆位相で増幅することにより、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位を下げる。この電位の変化量（下げ幅）は、上記ビット線の電位の変化量（上昇量）に依存する。つまり、メモリセルの”０”データと”１”データの電荷量の差に依存する。

ここで、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が下がると、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオンする。よって、負電位にチャージされたタンク容量Ｃ５−Ｌ、Ｃ５−Ｒに、ビット線ＢＬ−Ｌ、ＢＬ−Ｒから電荷が転送される。即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位が上昇する。メモリセルの電荷が全てタンク容量Ｃ５−Ｌ、Ｃ５−Ｒに転送されると、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が下降しノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が上昇し、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオフする。よって第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位上昇が止まる。この際、メモリセルの”０”データと”１”データの電荷量によってノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位変動が異なり、これに対応して、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位の上昇幅が異なる。つまり、”０”データと”１”データの電荷量の差により、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒに電位差が生じる。

ここで、本実施の形態においては、前述したように、センスアンプ回路中に交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒ（３０）を備えているので次の動作がなされる。

即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位（Ｖｔｈ）に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図４においては、第２ノードＶｍｎ−Ｒが先に閾値電位（ここでは、−０．７Ｖ）に達しているので、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図４のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、本実施の形態においては、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位に関わらず、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。

以下に、比較回路（図５）を参照しながら、本実施の形態の効果について、さらに詳細に説明する。

図５は、交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒを用いなかった場合のセンスアンプ回路の構成図である。なお、図２と同一箇所には同じ符号を付し、その詳細な説明を省略する。図５に示す回路においては、ｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＴ２−Ｒを直接第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒにそれぞれ接続している。

かかる回路において、（１）メモリセルの強誘電体キャパシタ容量が当初の設定と大きくズレた場合、（２）メモリセルの強誘電体キャパシタ容量とタンク容量との比が著しく変化した場合に読み出しマージンが低下する。

例えば、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合のシミュレーション結果を図６に示す。なお、この場合は、メモリセルの強誘電体キャパシタ容量がタンク容量と比較し、相対的に大きい場合とも言える。

この場合、図６に示すように、”０”データに対応する第１ノードＶｍｎ−Ｌが大きく上昇する。一方、”１”データに対応する第２ノードＶｍｎ−Ｒは、所定の電位（この場合０．７Ｖ）までしか上昇しないため、第１ノードＶｍｎ−Ｌと第２ノードＶｍｎ−Ｒの電位差が小さくなってしまう。よって、これに対応して、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差も小さくなってしまう。正電位変換においては、通常変換ロスが生じるため、さらに電位差が小さくなる。

これに対し、本実施の形態においては、前述したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの一方の電位（図４ではＶｍｎ−Ｌ）の上昇を抑えられるので、これらの電位差を大きく確保することができる。言い換えれば、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位差をＶｔｈ以上とすることができる。よって、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位は負電位であるため正電位に変換し、その差をラッチする必要がある。従って、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差が大きくなる所定の時間後にラッチ回路２０をオンし、読み出し信号をデジタル信号（Ｈ又はＬ）として出力する。

このように、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。また、少なくともＶｔｈ以上の電位差が確保されるため、正電位変換回路のセッティング（変換ロス）に関わらず、出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。

以上詳細に説明したように、本実施の形態によれば、読み出しマージンを向上させることができる。また、読む出し特性を向上させることができる。なお、図４および図６においては、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化も示した。

（実施の形態２）
実施の形態１においては、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合の対策について説明したが、本実施の形態においては、強誘電体キャパシタ容量（”１”データの電荷量）が小さかった場合の対策について説明する。なお、この場合は、メモリセルの強誘電体キャパシタ容量がタンク容量と比較し、相対的に小さい場合とも言える。実施の形態１と同一箇所には同じ符号を付し、その詳細な説明を省略する。

図７は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図２に示す回路に、電荷小対策回路として回路４０が組み込まれている。

即ち、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒと、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒとの接続ノードである第３ノードＶｃ−Ｌ、第４ノードＶｃ−Ｒに、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒが接続されている。

具体的には、第３ノードＶｃ−Ｌと接地電位との間にｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、が接続され、第４ノードＶｃ−Ｒと接地電位との間にｐチャネル型ＭＩＳＦＥＴＰ３−Ｒ、が接続されている。ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒのゲート電極は、容量Ｃ７を介して信号線Ｖｕｐｂに接続されている。また、ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒのバックゲートは接地電位に接続されている。このように接続することで、基板へのリーク電流を低減できる。なお、信号線と信号とを同じ符号で示すことがある。また、ここでは容量Ｃ７として常誘電体容量を用いたが、強誘電体容量を用いてもよい。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図８および図９に、強誘電体記憶装置の読み出し時のタイミングチャートを示す。なお、実施の形態１と同じ動作についてはその詳細な説明を省略し、特に、回路４０に係る動作について詳細に説明する。また、図８の（Ａ）〜（Ｄ）は、図３の（Ａ）〜（Ｄ）と同じ波形である。

実施の形態１において図３等を参照しながら説明したように、制御信号ＶｔｈｇｅｎをＨレベルとし（図３（Ａ）、図８（Ａ）参照）、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒに、閾値電位を供給する。次いで、ワード線ＷＬの電位をＨレベルとする（図９のＷＬ参照）。また、制御信号ＶｓｗをＬレベルとし（図３（Ｂ）、図８（Ｂ）参照）、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒをフローティング状態とする。次いで、制御信号ＶｍｎｇｅｎをＨレベルとし（図３（Ｃ）、図８（Ｃ）参照）、タンク容量Ｃ５−Ｌ、Ｃ５−Ｒに負電荷をチャージする。次いで、制御信号ＶｓｗｍをＬレベルとし（図３（Ｄ）、図８（Ｄ）参照）、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒをフローティング状態とする。

次いで、プレート線ＰＬをＨレベルとする（図９のＰＬ参照）。その結果、実施の形態１で説明したように、メモリセルの電荷がビット線ＢＬ−Ｌ、ＢＬ−Ｒに転送される。さらに、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位が上昇する。

ここで、本実施の形態においては、前述したように、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒ（４０）を備えているので次の動作がなされる。

即ち、図８（Ｅ）に示すように、一定期間（例えば、プレート線ＰＬの立ち上がりから期間ｔ１後）に、制御信号ＶｕｐをＨレベルとする。即ち、Ｖｕｐの反転信号であるＶｕｐｂがＬレベルとなる。よって、容量Ｃ７を介して信号が伝達され、ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒがオン状態となる。よって、負電位である第３ノードＶｃ−Ｌおよび第４ノードＶｃ−Ｒが接地電位と接続され、負電位である第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒが上昇する。

この後、実施の形態１で詳細に説明したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図９においては、第２ノードＶｍｎ−Ｒの電位が、先に閾値電位（ここでは、−０．７Ｖ）まで引き上げられ、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図９のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、本実施の形態においては、メモリセルの強誘電体キャパシタ容量が小さいため、メモリセルからの電荷の転送では、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位の上昇が少ない場合であっても、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。

以下に、前述の比較回路（図５）を参照しながら、本実施の形態の効果について、さらに詳細に説明する。

図５に示す比較回路において、メモリセルの強誘電体キャパシタ容量（”１”データの電荷量）が小さかった場合のシミュレーション結果を図１０に示す。

この場合、図１０に示すように、メモリセルからの電位の転送（抽出）が早く終了し、”１”データに対応する第２ノードＶｍｎ−Ｒの電位上昇が停止してしまう。よって、第１ノードＶｍｎ−Ｌと第２ノードＶｍｎ−Ｒの電位差が小さくなり、これに対応して、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差も小さくなってしまう。正電位変換においては、通常変換ロスが生じるため、さらに電位差が小さくなる。

これに対し、本実施の形態においては、前述したように、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒ（４０）によって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができる。そして、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位差をＶｔｈ以上とすることができる。

よって、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。また、少なくともＶｔｈ以上の電位差が確保されるため、正電位変換回路１９−Ｌ、１９−Ｒのセッティング（変換ロス）に関わらず、出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。その結果、読み出しマージンを向上させることができる。読む出し特性を向上させることができる。なお、図９および図１０においては、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化も示した（図１１についても同じ）。

もちろん、本実施の形態においては、回路３０を備えているため、実施の形態１で詳細に説明した、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合においても対応することができる。

図１１に、図７の回路において、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合のシミュレーション結果を示す。この場合、制御信号ＶｕｐがＨレベルとなるタイミングの前に、回路３０が動作し、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位差を確保することができる。回路３０の動作は、実施の形態１で説明した通りである。よって、図１１の結果は、図４と同様の結果となっている。

このように、本実施の形態によれば、メモリセルの強誘電体キャパシタ容量が、大きくなった場合でも、小さくなった場合でも対応することができる。

また、タンク容量Ｃ５−Ｌ、Ｃ５−Ｒを例えばゲート容量で構成することができる。ゲート容量とは、基板と基板上の絶縁膜とその上部の導電性膜で構成される容量であり、この導電性膜は、ＭＩＳＦＥＴのゲート電極と同じ材料（工程）で形成することができる。

即ち、メモリセルを構成する強誘電体容量と異なる材料でタンク容量を形成した場合、これらの容量の圧電特性や温度特性が異なるため、使用状態において所定の容量比となるよう制御することは困難である。しかしながら、本実施の形態によれば、これらの容量比が変化しても、上記の通り、回路３０および４０で補償することができる。よって、タンク容量をゲート電極で構成することができる。タンク容量をゲート容量で構成すれば、強誘電体容量と比較し、プロセスばらつきを低減することができる。もちろん、ゲート電極以外の導電性膜（例えば、配線等）を用いてタンク容量を構成してもよい。

（実施の形態３）
本実施の形態においては、電荷小対策回路（４０）の他の構成例を説明する。なお、実施の形態１、２と同一箇所には同じ符号を付し、その詳細な説明を省略する。

図１２は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図２に示す回路に、電荷小対策回路として回路４０Ａ−Ｌ、４０Ａ−Ｒが組み込まれている。

即ち、インバータＩＮＶＬの出力部と接地電位との間にｎチャネル型ＭＩＳＦＥＴＮ１−Ｌが接続され、インバータＩＮＶＲの出力部と接地電位との間にｎチャネル型ＭＩＳＦＥＴＮ１−Ｒが接続されている。これらのｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒのゲート電極は、信号線Ｖｕｐと接続されている。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態２（図８、図９）と同じである。よって、ここでは、制御信号ＶｕｐのＨレベルへの変化以降の回路４０Ａ−Ｌ、４０Ａ−Ｒの動作について説明する。

図８（Ｅ）に示すように、読み出し動作開始から一定の期間後（例えば、プレート線ＰＬの立ち上がりからｔ１後）に、制御信号ＶｕｐがＨレベルとなると、ｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒがオン状態となる。よって、インバータＩＮＢＬ、ＩＮＢＲの出力部の電位が低下し、これに対応してノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が低下する。従って、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオン状態となり、ビット線ＢＬ−Ｌ、ＢＬ−Ｒと負電位ノードである第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒが接続される。その結果、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位が上昇する。即ち、メモリセルからの電荷の転送（抽出）が終了し、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化がなくなると、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオフする。しかし、ここでは、ｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒによって、強制的にｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒをオンさせ、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位を上昇させる。

この後、実施の形態２で説明したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図９においては、第２ノードＶｍｎ−Ｒの電位が、先に閾値電位（ここでは、−０．７Ｖ）まで引き上げられ、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図９のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、本実施の形態においても、実施の形態２と同様に、メモリセルの強誘電体キャパシタ容量が小さい場合であっても、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。もちろん、本実施の形態においても、回路３０を備えているため、実施の形態１で詳細に説明した、メモリセルの強誘電体キャパシタ容量が大きい場合においても対応することができる。

（実施の形態４）
本実施の形態においては、電荷小対策回路（４０）のさらに他の構成例を説明する。なお、実施の形態１、２、３と同一箇所には同じ符号を付し、その詳細な説明を省略する。

図１３は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図２に示す回路に、電荷小対策回路として回路４０Ｂ−Ｌ、４０Ｂ−Ｒが組み込まれている。

即ち、インバータＩＮＶＬの入力部と電源電位（駆動電位、Ｖｃｃ、Ｖｄｄ）との間にｐチャネル型ＭＩＳＦＥＴＰ２−Ｌが接続され、インバータＩＮＶＲの入力部と電源電位との間にｐチャネル型ＭＩＳＦＥＴＰ２−Ｒが接続されている。これらのｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒのゲート電極は、信号線Ｖｕｐｂと接続されている。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態２（図８、図９）と同じである。よって、ここでは、制御信号ＶｕｐｂのＬレベルへの変化以降の回路４０Ｂ−Ｌ、４０Ｂ−Ｒの動作について説明する。

図８（Ｅ）に示すように、読み出し動作開始から一定の期間後（例えば、プレート線ＰＬの立ち上がりからｔ１後）に、制御信号ＶｕｐがＨレベルとなると、Ｖｕｐの反転信号であるＶｕｐｂはＬレベルとなり、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒがオン状態となる。よって、インバータＩＮＢＬ、ＩＮＢＲの入力部の電位が上昇し、インバータＩＮＢＬ、ＩＮＢＲの出力部の電位が低下する。これに対応してノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が低下する。従って、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオン状態となり、ビット線ＢＬ−Ｌ、ＢＬ−Ｒと負電位ノードである第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒが接続される。その結果、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位が上昇する。即ち、メモリセルからの電荷の転送（抽出）が終了し、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化がなくなると、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオフする。しかし、ここでは、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒによって、強制的にｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒをオンさせ、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位を上昇させる。

この後、実施の形態２で説明したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図９においては、第２ノードＶｍｎ−Ｒの電位が、先に閾値電位（ここでは、−０．７Ｖ）まで引き上げられ、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図９のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、本実施の形態においても、実施の形態２と同様に、メモリセルの強誘電体キャパシタ容量が小さい場合であっても、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。もちろん、本実施の形態においても、回路３０を備えているため、実施の形態１で詳細に説明した、メモリセルの強誘電体キャパシタ容量が大きい場合においても対応することができる。

次いで、実施の形態２〜４で説明した電荷小対策回路（４０、４０Ａ−Ｌ／Ｒ、４０Ｂ−Ｌ／Ｒ）のさらなる効果について説明する。

実施の形態２の電荷小対策回路４０においては、制御信号Ｖｕｐｂにより、確実に第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒをプルアップすることができる。また、ビット線ＢＬ−Ｌ、ＢＬ−Ｒと別に制御されるためビット線ＢＬ−Ｌ、ＢＬ−Ｒにノイズを与え難い。

実施の形態３および４の電荷小対策回路４０Ａ−Ｌ／Ｒ、４０Ｂ−Ｌ／Ｒにおいては、正電位でＭＩＳＦＥＴを制御するための容量Ｃ７を形成する必要がなく、回路面積の縮小化を図ることができる。

また、実施の形態４の電荷小対策回路４０Ｂ−Ｌ／Ｒにおいては、インバータＩＮＶＬ、ＩＮＶＲの入力側の電位を制御するため、インバータＩＮＶＬ、ＩＮＶＲの入出力電位をＨレベルおよびＬレベルに固定でき、貫通電流を低減することができる。

なお、上記実施の形態においては、２Ｔ２Ｃの強誘電体メモリを例に説明したが、本発明は、一方のビット線に参照電位が印加される１Ｔ１Ｃ（例えば、オープンビットタイプの１Ｔ１Ｃ）の強誘電体メモリにも適用可能である。

（実施の形態５）
図１４は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図２に示す回路に、負電位発生回路５０−Ｌ、５０−Ｒおよびプルアップ回路（電荷小対策回路）４１Ａ−Ｌ、４１Ａ−Ｒが組み込まれている。なお、以下の説明において、上記実施の形態１〜４と同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。また、以下の説明において、信号線と信号（電位）を同じ符号で示す場合がある。

即ち、負電位発生回路５０−Ｌ、５０−Ｒは、それぞれ、容量Ｃ８−Ｒ、Ｃ８−Ｌを有し、容量Ｃ８−Ｒは、ビット線ＢＬ−Ｒと信号線Ｖｂｌｍとの間に接続され、容量Ｃ８−Ｌは、ビット線ＢＬ−Ｌと信号線Ｖｂｌｍとの間に接続されている。なお、ここでは容量Ｃ８−Ｒ、Ｃ８−Ｌとして強誘電体容量を用いたが、常誘電体容量を用いてもよい。

また、プルアップ回路４１Ａ−Ｌ、４１Ａ−Ｒは、それぞれ２つのｎチャネル型ＭＩＳＦＥＴ（Ｎ２−ＬおよびＮ１−Ｌ、Ｎ２−ＲおよびＮ１−Ｒ）を有している。即ち、インバータＩＮＶＬの出力部と接地電位（基準電位、ＧＮＤ、Ｖｓｓ）との間にｎチャネル型ＭＩＳＦＥＴＮ２−ＬおよびＮ１−Ｌが直列に接続され、ｎチャネル型ＭＩＳＦＥＴＮ２−Ｌのゲート電極は、インバータＩＮＶＬの入力部と接続され、ｎチャネル型ＭＩＳＦＥＴＮ１−Ｌのゲート電極は、信号線Ｖｕｐと接続されている。また、インバータＩＮＶＬの出力部と接地電位との間にｎチャネル型ＭＩＳＦＥＴＮ２−ＲおよびＮ１−Ｒが直列に接続され、ｎチャネル型ＭＩＳＦＥＴＮ２−Ｒのゲート電極は、インバータＩＮＶＲの入力部と接続され、ｎチャネル型ＭＩＳＦＥＴＮ１−Ｒのゲート電極は、信号線Ｖｕｐと接続されている。

他の構成は、実施の形態１（図２）と同様である。簡単に説明すると、ビット線ＢＬ−ＬおよびＢＬ−Ｒは、それぞれ、２つのｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＰ１−Ｌ、Ｔ２−ＲおよびＰ１−Ｒを介して第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒに接続されている。このｐチャネル型ＭＩＳＦＥＴＴ２−ＬとＰ１−Ｌの接続ノードをＶｃ−Ｌと、ｐチャネル型ＭＩＳＦＥＴＴ２−ＲとＰ１−Ｒ２との接続ノードをＶｃ−Ｒとする。

一方、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒと、接地電位との間には、それぞれタンク容量Ｃ５−ＬおよびＣ５−Ｒが接続されている。

また、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒには、それぞれスイッチングトランジスタＶｓｗｍＬ、ＶｓｗｍＲを介して負電位発生回路１７−Ｌ、１７−Ｒが接続されている。

また、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒには、正電位変換回路（Ｌ／Ｓ）１９−Ｌ、１９−Ｒが接続され、これらの出力（信号）Ｖｓｆ−Ｌ、Ｖｓｆ−Ｒの電位差をラッチ回路２０で判定することにより、読み出しが行われる。

さらに、上記ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲート電極（ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒ）には、それぞれスイッチングトランジスタＶｓｗＬ、ＶｓｗＲを介して閾値電位（Ｖｔｈ）発生回路１５−Ｌ、１５−Ｒが接続されている。

また、ビット線ＢＬ−Ｌ、ＢＬ−Ｒとｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲート電極との間には、それぞれインバータアンプ回路（制御回路、フィードバック回路）１３−Ｌ、１３−Ｒが接続されている。インバータアンプ回路１３−Ｌ、１３−Ｒは、インバータＩＮＶＬ、ＩＮＶＲ、容量Ｃ１−Ｌ、Ｃ１−Ｒ、Ｃ２−Ｌ、Ｃ２−Ｒおよび抵抗ＲＬ、ＲＲで構成されている。これらの抵抗ＲＬ，ＲＲはスイッチングトランジスタでも良い。

具体的には、ビット線ＢＬ−ＬとインバータＩＮＶＬの入力部は、容量Ｃ１−Ｌを介して接続され、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌのゲート電極とインバータＩＮＶＬの出力部は、容量Ｃ２−Ｌを介して接続されている。また、インバータＩＮＶＬの入力部と出力部とは、抵抗ＲＬを介して接続されている。

同様に、ビット線ＢＬ−ＲとインバータＩＮＶＲの入力部は、容量Ｃ１−Ｒを介して接続され、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｒのゲート電極とインバータＩＮＶＲの出力部は、容量Ｃ２−Ｒを介して接続されている。また、インバータＩＮＶＲの入力部と出力部とは、抵抗ＲＲを介して接続されている。

また、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌのゲート電極は、第２ノードＶｍｎ−Ｒと接続され、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｒのゲート電極は、第１ノードＶｍｎ−Ｌと接続されている。この交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−ＬおよびＰ１−Ｒを回路３０（電荷大対策回路）と言う。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図１５および図１６に、本実施の形態の強誘電体記憶装置の読み出し時のタイミングチャートを示す。横軸は時間［ｎｓ］、縦軸は電位［Ｖ］を示す。

図１５（Ａ）に示すように、閾値電位発生回路１５−Ｌ、１５−Ｒの制御信号ＶｔｈｇｅｎをＨレベル（高電位レベル）とし、閾値電位発生回路１５−Ｌ、１５−Ｒからｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒの閾値電位を出力する。この際、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲの共通の制御信号Ｖｓｗは、Ｈレベルであり、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲは、オン（導通）状態である（図１５（Ｂ）参照）。よって、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲート電極に、閾値電位が供給される。

次いで、制御信号ＶｓｗをＬレベル（低電位レベル）とし、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲをオフ状態とする（図１５（Ｂ）参照）。これにより、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒは、フローティング状態となる。

次いで、ワード線ＷＬの電位をＨレベルとする（図１６のＷＬ参照）。さらに、負電位発生回路１７−Ｌ、１７−Ｒの制御信号ＶｍｎｇｅｎをＨレベルとし、負電位発生回路１７−Ｌ、１７−Ｒから負電位を出力する（図１５（Ｃ）参照）。この際、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬの共通の制御信号Ｖｓｗｍは、Ｈレベルであり、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬは、オン状態である（図１５（Ｄ）参照）。よって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒは、負電位となる。言い換えれば、タンク容量Ｃ５−Ｌ、Ｃ５−Ｒに負電荷がチャージされる。

次いで、信号ＶｂｌｍをＨレベルからＬレベルへ変化させ（図１５（Ｅ）参照）、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位を降下させる。即ち、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位を接地電位から負電位に叩く。例えば、図１６の１５ｎｓ前後において、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が、０Ｖ近傍から若干、負電位に低下していることが確認できる。なお、信号Ｖｂｌｍの立ち下げ（ＨレベルからＬレベルへの変化）は、プレート線ＰＬの立ち上げ（読み出し開始）の前後であれば良く、当該タイミングに限定されない。

このビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位の変化に対応し、ノードＶｔｈｇ−ＬおよびＶｔｈｇ−Ｒの電位が上昇する。即ち、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が下がることに対応し、インバータＩＮＶＬ、ＩＮＶＲの入力部の電位が下降し、出力部の電位が上昇する。よって、ノードＶｔｈｇ−ＬおよびＶｔｈｇ−Ｒの電位が上昇する。

次いで、制御信号ＶｓｗｍをＬレベルとし、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬをオフ状態とする（図１５（Ｄ）参照）。これにより、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒは、フローティング状態となる。

次いで、プレート線ＰＬをＨレベルとする（図１６のＰＬ参照）。その結果、メモリセルの電荷が読み出される。言い換えれば、メモリセルの電荷がビット線ＢＬ−Ｌ、ＢＬ−Ｒに転送される。

上記電荷の転送により、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が上昇する。この電位の上昇をインバータアンプ１３−Ｌ、１３−Ｒによって逆位相で増幅することにより、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位を下げる。この電位の変化量（下げ幅）は、上記ビット線の電位の変化量（上昇量）に依存する。つまり、メモリセルの”０”データと”１”データの電荷量の差に依存する。

ここで、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が下がると、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオンする。よって、負電位にチャージされたタンク容量Ｃ５−Ｌ、Ｃ５−Ｒに、ビット線ＢＬ−Ｌ、ＢＬ−Ｒから電荷が転送される。即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位が上昇する。そして、メモリセルの電荷が全てタンク容量Ｃ５−Ｌ、Ｃ５−Ｒに転送されると、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が下降し、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が上昇し、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオフする。よって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位上昇が止まる。この際、メモリセルの”０”データと”１”データの電荷量によってノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変動が異なり、これに対応して、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位の上昇幅が異なる。つまり、”０”データと”１”データの電荷量の差により、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒに電位差が生じる。

〔電荷大対策回路の効果〕
ここで、本実施の形態においては、実施の形態１で詳細に説明したように、センスアンプ回路中に、交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒ（３０）を備えているので次の動作がなされる。

即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位（Ｖｔｈ）に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図１６においては、第２ノードＶｍｎ−Ｒが先に閾値電位（ここでは、−０．７Ｖ）に達しているので、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図１６のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位に関わらず、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。

〔プルアップ回路の第１効果〕
次いで、図１５（Ｆ）に示すように、一定期間（例えば、信号Ｖｂｌｍの立ち下げから期間ｔ２後）後に、制御信号ＶｕｐをＨレベルとする。よって、ｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒがオン状態となる。ここで、ｎチャネル型ＭＩＳＦＥＴＮ２−Ｌ又はＮ２−Ｒのゲート電極には、当初から１／２Ｖｃｃ程度の電圧が印加されている。これは、インバータ（ＩＮＶＬ、ＩＮＶＲ）の入出力部が抵抗ＲＲにより接続されていることによる。よって、ｎチャネル型ＭＩＳＦＥＴＮ２−ＬおよびＮ２−Ｒは、当初より若干オン状態であり、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位（インバータＩＮＶＬ、ＩＮＶＲの入力部の電位）の上昇に対応して、オンの程度（オン電流）が、上昇する。

上記制御信号Ｖｕｐの立ち上げ時にｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒがオンすることにより、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が低下する。この電位低下の程度はＢＬ−Ｌ、ＢＬ−Ｒの電位の差に応じて変化する。従って、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオン状態となり、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位を上昇させることができる。

この後、前述したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。

このように、プルアップ回路４１Ａ−Ｒ、４１Ａ−Ｌによって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができる（実施の形態２〜４参照）。

さらに、本実施の形態においては、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位に対応して、ｎチャネル型ＭＩＳＦＥＴＮ２−ＬおよびＮ２−Ｒのオンの程度（オン電流）が異なる。よって、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位差を反映しつつ、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位を下降させることができる（図１６の２７〜３０ｎｓ近傍参照）。即ち、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位差を反映しつつ、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を引き上げることができる。よって、読み出しマージンの更なる向上を図ることができる。

この後、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒに、それぞれ接続された正電位変換回路（Ｌ／Ｓ）１９−Ｌ、１９−Ｒの出力（信号）Ｖｓｆ−Ｌ、Ｖｓｆ−Ｒの電位差をラッチ回路２０で判定することにより、読み出しが行われる。

〔負電位発生回路の効果〕
さらに、本実施の形態においては、負電位発生回路５０−Ｌ、５０−Ｒを組み込んだので、読み出し精度の向上（誤判定の低減）を図ることができる。

例えば、メモリセルの読み出しにおいて、”０”データと”１”データでは、”１”データの方が読み出される電荷量が多い。しかしながら、強誘電体特性に特異的な劣化が生じた場合や製造バラツキにより強誘電体容量の面積差異が生じた場合に、一時的に”０”データ側の電位が、”１”データ側の電位より高くなる場合がある。このような場合を電荷の出力順が逆転した場合という。

図１７は、比較回路（図５）において、電荷の出力順が逆転した場合のタイミングチャートである。図示するように、ビット線ＢＬ−Ｌ（破線）の電位がビット線ＢＬ−Ｒの電位より大きくなっている（例えば、２０ｎｓ付近参照）。これに伴い、Ｖｔｈｇ−Ｌ＜Ｖｔｈｇ−Ｒ、Ｖｍｎ−Ｌ＞Ｖｍｎ−Ｒとなっている。しかしながら、最終的には、ビット線ＢＬ−Ｒの電位がビット線ＢＬ−Ｌの電位より大きくなり、Ｖｍｎ−Ｌ＜Ｖｍｎ−Ｒとなっている。

図１８は、図１２に示す回路において、電荷の出力順が逆転した場合のタイミングチャートである。図示するように、ビット線ＢＬ−Ｌ（破線）の電位がビット線ＢＬ−Ｒの電位より大きくなっている（例えば、２０ｎ付近参照）。これに伴い、Ｖｔｈｇ−Ｌ＜Ｖｔｈｇ−Ｒとなり、Ｖｍｎ−Ｌ＞Ｖｍｎ−Ｒに対応した読み出し（誤判定）がなされている。

図１９は、本実施の形態の回路（図１４）において、電荷の出力順が逆転した場合のタイミングチャートである。図示するように、当初、ビット線ＢＬ−Ｌ（破線）の電位がビット線ＢＬ−Ｒの電位より大きくなっている（例えば、２０ｎ付近参照）ものの、これらの関係を是正してから、ノードＶｍｎ−ＬおよびＶｍｎ−Ｒの上昇が始まり、最終的には、Ｖｍｎ−Ｌ＜Ｖｍｎ−Ｒに基づく判定がなされている。即ち、誤判定を改善している。さらに、図１７の場合より、ノードＶｍｎ−ＬおよびＶｍｎ−Ｒの電位差が大きくなっている。即ち、読み出しマージンが向上している。

上記誤判定の改善は、負電位発生回路５０−Ｌ、５０−Ｒの効果である。即ち、負電位発生回路５０−Ｌ、５０−Ｒにより、ビット線Ｂ−Ｌ、ＢＬ−Ｒを負電位に叩くことにより、ノードＶｔｈｇ−ＬおよびＶｔｈｇ−Ｒの電位を上昇させ、読み出し初期における第１、第２ｐチャネル型ＭＩＳＦＥＴの動作を制限できる。即ち、ｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＴ２−Ｒがオンするタイミングを遅くすることができる。言い換えれば、読み出し初期の第１、第２ｐチャネル型ＭＩＳＦＥＴの動作をマスクできる。

よって、一時的に電荷の出力順が逆転していても、ｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＴ２−Ｒがオンするまでに、これらの関係が是正される。

従って、”１”データ側の電位が”０”データ側の電位より高くなった後、ｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＴ２−Ｒをオンさせ、ノードＶｍｎ−ＬおよびＶｍｎ−Ｒの電位上昇を開始できる（図１９の３０ｎｓ近傍参照）。

さらに、”１”データ側の電位が”０”データ側の電位より高くなった後、信号Ｖｕｐを立ち上げることで、強制的にノードＶｔｈｇ−ＬおよびＶｔｈｇ−Ｒの電位を下げることができる。よって、より迅速に、第１又は第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができる。

また、負電位発生回路５０−Ｌ、５０−Ｒの容量Ｃ８−Ｌ、Ｃ８−Ｒを、強誘電体メモリを構成する強誘電体容量とほぼ同一容量とすることが好ましい。ほぼ同一容量とは、例えば、同一材料で設計上同じ寸法で形成することをいう。かかる構成とすれば、”０”データ分の電荷がキャンセルされ、ビット線が正電位まで上昇した際には、”０”データの電位と”１”データの電位の逆転が是正されることとなる。

なお、前述の図１２の回路においても、例えば、タンク容量Ｃ５−ＬおよびＣ５−Ｒを調整するなどして、読み出し初期にノードＶｔｈｇ−ＬおよびＶｔｈｇ−Ｒの電位差が生じないよう工夫し、誤判定を防止しつつ、実施の形態３で説明した効果を享受することができる。

〔プルアップ回路の第２効果〕
さらに、本実施の形態においては、ビット線ＢＬ−Ｌ、ＢＬ−Ｒを負電位に叩いているため、プルアップ回路４１Ａ−Ｌ、４１Ａ−Ｒを併用することが望ましい。

即ち、本実施の形態においては、ビット線ＢＬ−Ｌ、ＢＬ−Ｒを介してノードＶｍｎ−Ｒ、Ｖｍｎ−Ｌに読み出される電荷が少なくなる場合がある。例えば、メモリセルの強誘電体容量と負電位発生回路を構成している容量Ｃ８−Ｌ、Ｃ８−Ｒの劣化の程度が異なる場合など、ビット線を負電位に叩きすぎた状態となる。

図２０は、図１４に示す回路からプルアップ回路を除いた回路において、ビット線の電位を負電位に叩きすぎた場合のタイミングチャートである。即ち、図２０においては、図１６と比較し、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの負電位への変化が大きくなっている。このような場合、図示すように、”１”データに対応するノードＶｍｎ−Ｒの電位上昇が小さく、さらに、ノードＶｍｎ−ＬとＶｍｎ−Ｒの電位差も小くなる。従って、読み出しマージンが小さくなってしまう。

図２１は、本実施の形態の回路（図１４）において、ビット線の電位を負電位に叩きすぎた場合のタイミングチャートである。この場合も、前述の「プルアップ回路の効果」の欄で説明したように、プルアップ回路４１Ａ−Ｒ、４１Ａ−Ｌによって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができ、読み出しマージンの向上を図ることができている。

（実施の形態６）
図２２は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図１４（実施の形態５）のプルアップ回路４１Ａ−Ｌ、４１Ａ−Ｒに変えて、プルアップ回路４１Ｂが組み込まれている。

即ち、ビット線ＢＬ−ＬおよびＢＬ−Ｒとｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒとの間にそれぞれｐチャネル型ＭＩＳＦＥＴＰ４−Ｌ、Ｐ４−Ｒが接続され、これら（Ｐ４−Ｌ、Ｐ４−Ｒ）のゲート電極に、容量Ｃ９を介して信号線Ｖｕｐｂが接続されている。別の言い方をすれば、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒとそれぞれ並列にｐチャネル型ＭＩＳＦＥＴＰ４−Ｌ、Ｐ４−Ｒが接続されている。他の構成は、実施の形態５（図１４）と同様である。また、ここでは容量Ｃ９として常誘電体容量を用いたが、強誘電体容量を用いてもよい。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態５（図１５、図１６）と同様である。よって、ここでは、制御信号ＶｕｐのＨレベルへの変化（制御信号ＶｕｐｂのＬレベルへの変化）以降の回路４１Ｂの動作について説明する。

即ち、一定期間（例えば、信号Ｖｂｌｍの立ち下げから期間ｔ２後）後に、制御信号ＶｕｐをＨレベルとすると、制御信号ＶｕｐｂがＬレベルとなり、ｐチャネル型ＭＩＳＦＥＴＰ４−Ｌ、Ｐ４−Ｒがオン状態となる。よって、負電位である第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を引き上げることができる。この後、より高電位であるノードＶｍｎ−Ｒが、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位（Ｖｔｈ）に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。

このように、本実施の形態においても、実施の形態５と同様の効果を奏する。即ち、電荷大対策回路３０により、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。

また、プルアップ回路４１Ｂにより、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができる。さらに、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位差を反映しつつ、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を引き上げることができる。よって、読み出しマージンの更なる向上を図ることができる。さらに、ビット線の電位を負電位に叩きすぎた場合でも、プルアップ回路により、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができる。

（実施の形態７）
実施の形態５（図１４）のプルアップ回路４１Ａ−Ｌ、４１Ａ−Ｒに変えて、実施の形態２〜４（図７、図１２、図１３）のプルアップ回路（４０、４０Ａ、４０Ｂ）を適用してもよい。

図２３〜図２５は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。

＜適用例１＞
図２３に示すように、実施の形態５（図１４）のプルアップ回路４１Ａ−Ｌ、４１Ａ−Ｒに変えて、実施の形態２（図７）のプルアップ回路（４０）を組み込んでもよい。

即ち、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒと、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒとの接続ノードである第３ノードＶｃ−Ｌ、第４ノードＶｃ−Ｒに、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒが接続されている。

具体的には、第３ノードＶｃ−Ｌと接地電位との間にｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、が接続され、第４ノードＶｃ−Ｒと接地電位との間にｐチャネル型ＭＩＳＦＥＴＰ３−Ｒ、が接続されている。ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒのゲート電極は、容量Ｃ７を介して信号線Ｖｕｐｂに接続されている。また、ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒのバックゲートは接地電位に接続されている。このように接続することで、基板へのリーク電流を低減できる。また、ここでは容量Ｃ７として常誘電体容量を用いたが、強誘電体容量を用いてもよい。

＜適用例２＞
図２４に示すように、実施の形態５（図１４）のプルアップ回路４１Ａ−Ｌ、４１Ａ−Ｒに変えて、実施の形態３（図１２）のプルアップ回路（４０Ａ−Ｌ、４０Ａ−Ｒ）を組み込んでもよい。

即ち、インバータＩＮＶＬの出力部と接地電位との間にｎチャネル型ＭＩＳＦＥＴＮ１−Ｌが接続され、インバータＩＮＶＲの出力部と接地電位との間にｎチャネル型ＭＩＳＦＥＴＮ１−Ｒが接続されている。これらのｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒのゲート電極は、信号線Ｖｕｐと接続されている。

＜適用例３＞
図２５に示すように、実施の形態５（図１４）のプルアップ回路４１Ａ−Ｌ、４１Ａ−Ｒに変えて、実施の形態３（図１３）のプルアップ回路（４０Ｂ−Ｌ、４０Ｂ−Ｒ）を組み込んでもよい。

即ち、インバータＩＮＶＬの入力部と電源電位（駆動電位、Ｖｃｃ、Ｖｄｄ）との間にｐチャネル型ＭＩＳＦＥＴＰ２−Ｌが接続され、インバータＩＮＶＲの入力部と電源電位との間にｐチャネル型ＭＩＳＦＥＴＰ２−Ｒが接続されている。これらのｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒのゲート電極は、信号線Ｖｕｐｂと接続されている。

上記適用例１〜３（図２３〜図２４）の回路においても、プルアップ回路により、負電位である第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を、回路３０が動作する電位まで上昇させることができる（実施の形態２〜４参照）。

さらに、ビット線の電位を負電位に叩きすぎた場合でも、プルアップ回路により、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができる。

なお、上記実施の形態５〜７においては、いわゆる２Ｔ２Ｃの強誘電体記憶装置について説明したが、１Ｔ１Ｃの強誘電体記憶装置に本発明を適用してもよい。

また、実施の形態１（図２）の回路に、実施の形態５および６で説明したプルアップ回路（４１Ａ、４１Ｂ）を適用してもよい。また、実施の形態１（図２）の回路に、実施の形態５で説明した負電位発生回路５０を適用してもよい。

このように、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。

強誘電体記憶装置の構成を示すブロック図である。 実施の形態１のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。 強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。 交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒを用いなかった場合のセンスアンプ回路の構成図である。 図５に示す比較回路においてメモリセルの強誘電体キャパシタ容量が大きかった場合のシミュレーション結果を示す図である。 実施の形態２のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。 強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。 図５に示す比較回路においてメモリセルの強誘電体キャパシタ容量が小さかった場合のシミュレーション結果を示す図である。 図７の回路において、メモリセルの強誘電体キャパシタ容量が大きかった場合のシミュレーション結果を示す図である。 実施の形態３のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 実施の形態４のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 実施の形態５のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 実施の形態５の強誘電体記憶装置の読み出し時のタイミングチャートである。 実施の形態５の強誘電体記憶装置の読み出し時のタイミングチャートである。 図５に示す比較回路において、電荷の出力順が逆転した場合のタイミングチャートである。 図１２に示す回路において、電荷の出力順が逆転した場合のタイミングチャートである。 図１４に示す回路において、電荷の出力順が逆転した場合のタイミングチャートである。 図１４に示す回路からプルアップ回路を削除した回路において、ビット線の電位を負電位に叩きすぎた場合のタイミングチャートである。 図１４に示す回路において、ビット線の電位を負電位に叩きすぎた場合のタイミングチャートである。 実施の形態６のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 実施の形態７のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 実施の形態７のセンスアンプ回路（読み出し回路）の構成を示す回路図である。 実施の形態７のセンスアンプ回路（読み出し回路）の構成を示す回路図である。

符号の説明

１３−Ｌ、１３−Ｒ…インバータアンプ回路、１５−Ｌ、１５−Ｒ…閾値電位（Ｖｔｈ）発生回路、１７−Ｌ、１７−Ｒ…負電位発生回路、１９−Ｌ、１９−Ｒ…正電位変換回路、２０…ラッチ回路、３０…電荷大対策回路、４０…電荷小対策回路、４０Ａ−Ｌ、４０Ａ−Ｒ…電荷小対策回路、４０Ｂ−Ｌ、４０Ｂ−Ｒ…電荷小対策回路、４１Ａ−Ｌ、４１Ａ−Ｒ…プルアップ回路、５０−Ｌ、５０−Ｒ…負電位発生回路、１００…強誘電体メモリ装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、ＢＬ−Ｌ、ＢＬ−Ｒ…ビット線、Ｃ１−Ｌ、Ｃ１−Ｒ、Ｃ２−Ｌ、Ｃ２−Ｒ、…容量、Ｃ５−Ｌ、Ｃ５−Ｒ…タンク容量、Ｃ７…容量、Ｃ８−Ｌ、Ｃ８−Ｒ…容量、Ｃ９…容量、ＩＮＶＬ、ＩＮＶＲ…インバータ、Ｎ１−Ｌ、Ｎ１−Ｒ、Ｎ２−Ｌ、Ｎ２−Ｒ…ｎチャネル型ＭＩＳＦＥＴ、Ｐ１−Ｌ、Ｐ１−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、Ｐ２−Ｌ、Ｐ２−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、Ｐ３−Ｌ、Ｐ３−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、Ｐ４−Ｌ、Ｐ４−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、ＰＬ…プレート線、ＲＬ、ＲＲ…抵抗、Ｔ２−Ｌ、Ｔ２−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、ｔ１、ｔ２…期間、Ｖｃ−Ｌ、Ｖｃ−Ｒ…ノード、Ｖｍｎ−Ｌ、Ｖｍｎ−Ｒ…ノード、Ｖｍｎｇｅｎ…制御信号、Ｖｓｆ−Ｌ、Ｖｓｆ−Ｒ…出力（信号）、ＶｓｗＬ、ＶｓｗＲ…スイッチングトランジスタ、ＶｓｗｍＬ、ＶｓｗｍＲ…スイッチングトランジスタ、Ｖｓｗ、Ｖｓｗｍ…制御信号、Ｖｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒ…ノード、Ｖｔｈｇｅｎ…制御信号、Ｖｕｐ、Ｖｕｐｂ…信号、Ｖｂｌｍ…信号、ＷＬ…ワード線

Claims (16)

1. 第１ノードと第３ノードとの間に接続され、そのゲート電極が第２ノードに接続された第１ｐチャネル型ＭＩＳＦＥＴと、
   前記第２ノードと第４ノードとの間に接続され、そのゲート電極が前記第１ノードに接続された第２ｐチャネル型ＭＩＳＦＥＴと、
   第１ビット線と前記第３ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、
   第２ビット線と前記第４ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、
   前記第１ビット線と前記第１電荷転送ＭＩＳＦＥＴの第１ゲート電極との間に接続され、前記第１ビット線の電位に応じて、前記第１ゲート電極に印加される電位を制御する第１制御回路と、
   前記第２ビット線と前記第２電荷転送ＭＩＳＦＥＴの第２ゲート電極との間に接続され、前記第２ビット線の電位に応じて、前記第２ゲート電極に印加される電位を制御する第２制御回路と、
   前記第１ノードに接続された第１容量と、
   前記第２ノードに接続された第２容量と、
   前記第１ビット線に接続された第１負電位発生回路と、
   前記第２ビット線に接続された第２負電位発生回路と、
   を有することを特徴とする強誘電体記憶装置。
2. 前記第１および第２電荷転送用ＭＩＳＦＥＴは、それぞれｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１記載の強誘電体記憶装置。
3. 前記第１制御回路は、第１ビット線と前記第１電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第１インバータであって、その入力部と前記第１ビット線が第３容量を介して接続され、その出力部と前記第１電荷転送ＭＩＳＦＥＴのゲート電極が第４容量を介して接続された第１インバータを有し、
   前記第２制御回路は、第２ビット線と前記第２電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第２インバータであって、その入力部と前記第２ビット線が第５容量を介して接続され、その出力部と前記第２電荷転送ＭＩＳＦＥＴのゲート電極が第６容量を介して接続された第２インバータを有することを特徴とする請求項１又は２記載の強誘電体記憶装置。
4. 前記第１負電位発生回路は、前記第１ビット線と、第１信号線との間に接続された第７容量を有し、
   前記第２負電位発生回路は、前記第２ビット線と、前記第１信号線との間に接続された第８容量を有していることを特徴とする請求項１乃至３のいずれか一項記載の強誘電体記憶装置。
5. 前記第７および第８容量は強誘電体容量であることを特徴とする請求項４記載の強誘電体記憶装置。
6. 前記第１ビット線又は第２ビット線には、それぞれ強誘電体メモリが接続され、
   前記第７および第８容量は、前記強誘電体メモリを構成する強誘電体容量とほぼ同一容量であることを特徴とする請求項５記載の強誘電体記憶装置。
7. 前記第１インバータの出力部と接地電位との間に接続された第１ｎチャネル型ＭＩＳＦＥＴと、
   前記第２インバータの出力部と接地電位との間に接続された第２ｎチャネル型ＭＩＳＦＥＴと、
   を有することを特徴とする請求項３記載の強誘電体記憶装置。
8. 前記第１インバータの出力部と前記第１ｎチャネル型ＭＩＳＦＥＴとの間に接続され、ゲート電極が前記第１インバータの入力部に接続された第３ｎチャネル型ＭＩＳＦＥＴと、
   前記第２インバータの出力部と前記第２ｎチャネル型ＭＩＳＦＥＴとの間に接続され、ゲート電極が前記第２インバータの入力部に接続された第４ｎチャネル型ＭＩＳＦＥＴと、
   を有することを特徴とする請求項７記載の強誘電体記憶装置。
9. 前記第１および第２ｎチャネル型ＭＩＳＦＥＴは、それぞれ前記第１および第２負電位発生回路の動作開始後、一定の期間後に、オン状態となるよう制御されることを特徴とする請求項７又は８記載の強誘電体記憶装置。
10. 前記第１電荷転送ＭＩＳＦＥＴと並列に接続され、ゲート電極が第２信号線に接続された第３電荷転送ＭＩＳＦＥＴと、
    前記第２電荷転送ＭＩＳＦＥＴと並列に接続され、ゲート電極が前記第２信号線に接続された第４電荷転送ＭＩＳＦＥＴと、
    を有することを特徴とする請求項１乃至６のいずれか一項記載の強誘電体記憶装置。
11. 前記第３ノードと、接地電位との間に接続され、ゲート電極が第２信号線に接続された第３ｐチャネル型ＭＩＳＦＥＴと、
    前記第４ノードと、接地電位とのの間に接続され、ゲート電極が第２信号線に接続された第４ｐチャネル型ＭＩＳＦＥＴと、
    を有することを特徴とする請求項１乃至６のいずれか一項記載の強誘電体記憶装置。
12. 前記第１インバータの入力部と電源電位との間に接続され、ゲート電極が第２信号線に接続された第５ｐチャネル型ＭＩＳＦＥＴと、
    前記第２インバータの入力部と電源電位との間に接続され、ゲート電極が前記第２信号線に接続された第６ｐチャネル型ＭＩＳＦＥＴと、
    を有することを特徴とする請求項３記載の強誘電体記憶装置。
13. 前記第２信号線の電位は、前記第１および第２負電位発生回路の動作開始後、一定の期間後に、変化するよう制御されることを特徴とする請求項１０乃至１２のいずれか一項記載の強誘電体記憶装置。
14. 前記第１ビット線および第２ビット線には、それぞれ強誘電体メモリが接続されていることを特徴とする請求項１乃至１３のいずれか一項に記載の強誘電体記憶装置。
15. 前記第１ビット線には、強誘電体メモリが接続され、前記第２ビット線には、参照電位が印加されることを特徴とする請求項１乃至１３のいずれか一項に記載の強誘電体記憶装置。
16. 請求項１乃至１５のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。

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