JP2009049435A - 半導体装置 - Google Patents

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Abstract


【課題】 実装したときの有効面積率を向上する半導体装置を提供する。
【解決手段】 Cuを主材料とした矩形のアイランド33と、アイランド33の上側辺と下側辺に設けられた第1および第2の突起部33bと、前記第3の側辺から前記アイランドと一体で同一材料から成る第3の突起部33aと、前記第4の側辺に一端が近接して設けられたCuを主材料とする複数のリード端子34と、前記アイランド33に電気的に接続されて設けられた半導体チップ39と、前記半導体チップ39表面に設けられた電極と前記リード端子34とを電気的に接続する金属細線40と、前記アイランド、前記突出片、前記突起部、前記半導体チップ、前記複数のリード端子を封止し、表面、前記表面と対向する裏面、前記表面と前記裏面の周囲から延在する4側面から成る6面体の封止樹脂41と、前記封止樹脂41の側面には、前記突出片、前記突起部および前記複数のリードが延在して成る。
【選択図】 図7

Description

本発明は半導体装置に関するものである。
IC、ディスクリート素子等の半導体素子を製造する際には、図10(A)に示すような封止技術が主に用いられる。即ち、半導体チップ1をアイランド2上に実装(ダイボンド)し、半導体チップ1の周辺に配置したリード端子3とトランジスタ素子のベース電極、エミッタ電極とをそれぞれボンディングワイヤー4で電気的に接続(ワイヤボンド)し、半導体チップ1をエポキシ樹脂等の熱硬化型樹脂4によるトランスファーモールドによって、半導体チップ1とリード端子3の一部を完全に被覆保護したものである。樹脂5の外部に導出されたリード端子3はZ字型に折り曲げられて表面実装用途に適したものとしてある。
例えばNPN型トランジスタ素子を形成した半導体チップ1を封止した場合は、アイランド2をコレクタ電極として3端子構造の半導体装置が提供される。尚、6は半導体チップ1を固着するための半田などの接着剤である。
上記の半導体装置の製造工程にあっては、アイランド2とリード端子3は、銅素材または鉄素材からなるフープ状あるいは短冊状のリードフレームの状態で供給され、該リードフレームには例えば半導体装置20個分のアイランド2とリード端子3が形成されている。
また、上記の製造工程のトランスファーモールドにあっては、図10(B)を参照して、上金型7及び下金型8によって個々の半導体装置の外形形状に合致した空間であるキャビティ9を構成し、該キャビティの内部にダイボンド及びワイヤボンドを施したリードフレームを設置し、この状態でキャビティ9内に樹脂を注入することによりトランスファーモールドが行われる。更に、樹脂封止した後に前記リードフレームからリード部分他を切断することで半導体装置を個々の素子に分離している。
第1の課題:
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等のプリント基板に実装され、同じくプリント基板上に実装された他の素子と電気的に接続することにより、所望の回路網を構成する。この時、リード端子3が樹脂5の外部に導出された半導体装置では、リード端子3の先端から先端までの距離10(図10(B)図示)を実装面積として占有するので、実装面積が大きいという欠点がある。
第2の課題:
金型内に設置したときのリードフレームとキャビティ9との位置合わせ精度はプラス・マイナス50μ程度が限界である。このため、アイランド2の大きさは前記合わせ精度を考慮した大きさに設計しなければならない。従って、合わせ精度の問題は、パッケージの外形寸法に対するアイランド2の寸法を小さくし、これがパッケージの外形寸法に対して収納可能な半導体チップ1の最大寸法に制限を与えていた。
第3の課題:
半導体装置を実装基板上に実装するときは、前記実装基板上に形成したプリント配線とリード端子3とを半田で固着するが、この時半田がどの程度まで盛り上がるか(半田フィレットがどこまで盛り上がるか)によって半導体装置の固着強度が大きく左右される。半導体装置を微細化した場合であっても、この固着強度は維持しなければならないという課題がある。
本発明は、以下の構成で解決するものである。つまり
お互いが対向する第1の側辺および第2の側辺と、および前記第1の側辺および第2の側辺と角部を成し、お互いが対向する第3の側辺および第4の側辺から成るCuを主材料とした矩形のアイランドと、
前記第1の側辺および前記第2の側辺に設けられ、前記アイランドと一体で同一材料から成る第1の突起部および第2の突起部と、
前記第3の側辺から前記アイランドと一体で同一材料から成る第3の突起部と、
前記第4の側辺に一端が近接して設けられたCuを主材料とする複数のリード端子と、
前記アイランドに電気的に接続されて設けられた半導体チップと、
前記半導体チップ表面に設けられた電極と前記リード端子とを電気的に接続する金属細線と、
前記アイランド、前記第1〜第3の突起部、前記半導体チップ、前記複数のリード端子を封止し、表面、前記表面と対向する裏面、前記表面と前記裏面の周囲から延在する4側面から成る6面体の封止樹脂と、
前記封止樹脂の側面には、前記第1〜第3の突起部および前記複数のリードが延在して成る半導体装置をもって解決するものである。
本発明によれば、リード端子34がパッケージから突出しない半導体装置を得ることができる。従って、半導体装置を実装したときのデッドスペースを削減し、高密度実装に適した半導体装置を得ることができる。
以下に本発明の製造方法を詳細に説明する。
第1工程:(図1)
先ず、リードフレーム30を準備する。図1(A)はリードフレーム30の平面図であり、図1(B)は図1(A)のAA断面図である。
本発明で用いられるリードフレーム30は、半導体チップを搭載するための多数の素子搭載部31、31A・・・が行・列方向(又はそれらの一方方向にのみ)に複数個繰り返しパターンで配置されており、該多数個の素子搭載部31は、それらの周囲を取り囲む様に配置した枠体部32によって保持されている。
素子搭載部31は、半導体チップを固着するアイランド33と、外部接続用電極となる複数のリード端子34を少なくとも具備する。アイランド33は連結バー35によって互いに連結され、同じく連結バー35によって枠体部32に連結されている。リード端子34はアイランド33に連結されている。この時、特定のアイランド33に対しては、その隣に隣接するアイランド33Aに連結保持されたリード端子34が対応して1つの素子搭載部31を構成する。アイランド33とリード端子34との連結部分近傍のリード端子34には、部分的に線幅を細く加工した凹部36を形成している。この様に素子搭載部31を行・列方向に複数配置することで、1本の短冊状のリードフレーム30に例えば100個の素子搭載部31を配置する。
素子搭載部31群を取り囲む枠体部32には、複数個の合わせマーク37を形成する。合わせマーク37は、貫通孔またはスタンピングによって部分的に凹ませたもの等、製造工程における自動認識機能が働くものであればよい。また、形状も正方形、長方形、矩形、円形等があげられる。そして、素子搭載部31毎に1個、または複数個毎に1個等間隔で配置する。
上記のリードフレーム30は、例えば、約0.2mm厚の銅系の金属材料で形成された帯状あるいは矩形状のリードフレーム用金属薄板を用意し、このリードフレーム用金属薄板をエッチング加工またはスタンピング加工によって図示したパターンに開口することにより得ることができる。尚、リードフレーム30の板厚は必要に応じて適宜に設定することができる。
第2工程:(図2)
次に、リードフレーム30に対してダイボンド工程とワイヤボンド工程を行う。図2(B)は図2(A)のAA線断面図である。
各アイランド33、33Aの一主面上にAgペースト、半田等の導電ペースト38を塗布し、その導電ペースト38を介して各アイランド33、33A上に半導体チップ39を固着する。各アイランド表面に金メッキを行い、そのメッキ上に半導体チップを共晶接続することも可能である。
更に、半導体チップ39の表面に形成されたボンディングパッドと、これに対応するリード端子34とをワイヤ40でワイヤボンディングする。ワイヤ40は例えば直径が20μの金線から成る。ここで、ワイヤ40は各アイランド33上に固着した半導体チップ39の表面電極と、その隣に隣接した他のアイランド33Aから延在するリード端子34とを接続する。
半導体チップ39が固着されたアイランド33の裏面は、係る半導体チップ39の外部接続用の電極として用いることができる。アイランド33の裏面を接続用端子の1つとして用いる形態は、半導体チップ39として例えばトランジスタ、パワーMOSFET等の、電流経路が垂直方向になる半導体デバイス素子に適している。
半導体チップ39を固着するために塗布した導電性ペースト38は、図2(A)から明らかなように、半導体チップ39が固着されるアイランド33上に選択的に塗布形成する。リード端子34上に導電性ペースト38が付着すると、ワイヤボンディングを行う場合に、ボンディング装置のキャピラリーの先端部分に導電性ペーストがつまりボンディング不良が生じ生産性が低下する恐れがあるためである。この様な問題がない場合には、導電性ペーストを素子搭載部31全面に塗布しても良い。
第3工程:(図3)
次に、全体を樹脂モールドする。図3(B)は図3(A)のAA線断面図である。
リードフレーム30上にエポキシ樹脂等の熱硬化性の封止用樹脂層41を形成し、各素子搭載部31、31A・・・、半導体チップ39及びワイヤ40を封止保護する。樹脂41は、各半導体チップ39・・・を個別にパッケージングするものではなく、全ての半導体チップ39を共通に被うように形成する。また、リードフレーム30の裏面側にも0.05mm程度の厚みで樹脂41を被着する。これで、アイランド33とリード端子34は完全に樹脂41内部に埋設されることになる。
この樹脂層41は、射出成形用の上下金型が形成する空間(キャビティ)内にリードフレーム30を設置し、該空間内にエポキシ樹脂を充填、成形する事によって形成する。あるいは、枠体32に高さ数mm、幅数mmの環状のダムを形成しておき、該ダムで囲まれた領域を満たすように液状の樹脂を充填し、これを熱処理で硬化したものであっても良い。
第4工程:(図4)
次に、リードフレーム30の裏面側の樹脂41を部分的に除去してスリット孔42を形成する。図4(B)は図4(A)のAA線断面図である。
スリット孔41は、後で外部接続端子を構成する為に形成するものである。約0.5mmの幅を有し、ダイシング装置のブレードによって樹脂42を切削することにより形成した。前記ブレードには様々な板厚のものが準備されており、用いるブレードの板厚に応じて、1回であるいは複数回繰り返すことで所望の幅に形成する。この時、樹脂41を切削すると同時にリード端子34の裏面側も約0.05mm程切削して、リードフレーム30の金属表面を露出させる。このスリット孔42は、各リード端子34にくさび状に形成した「凹部36」の付近に形成する。この時、凹部36は樹脂41で被覆されて目視できないので、あらかじめ形成した合わせマーク37を位置基準として用いる。
第5工程:(図5(A))
第4工程で形成したスリット孔42に沿って、第2のスリット孔42aを形成する。
第2のスリット孔42aの形成には、例えば切削面が山形の形状を持つ、板厚が0.4mm程度のダイシングブレード43を用い、スリット孔42から更に0.1mm程度深く掘り下げることによって第2のスリット孔42aの断面形状をV字型に形成する。
第2のスリット孔42aの形成に用いたダイシングブレード43が端面山形の形状を持つのに対し、スリット孔42の形成には端面が直角の平坦面をもつものを用いた。平坦面のダイシングブレードは、山形のものよりは摩耗による寿命を長くすることができる。この様にダイシングを2回に分けることで、摩耗の激しい山形のダイシングブレード43の消耗を低減している。尚、断面形状はU字型でも良い。また、1回のダイシング工程でV字型の第2のスリット孔42aを直接形成しても良い。更に、板厚の薄いダイシングブレードを用い、少なくとも3回のダイシング工程で1本のスリット孔42を形成すると共に、スリット孔42の中心部で切削深さを深くするような制御を行って大略V字型またはU字型の溝を形成してもよい。更に、選択なエッチング加工によっても形成が可能である。この様に第2のスリット孔42aをV字型またはU字型に形成することによって、スリット孔42aの側壁を傾斜させることができる。
第6工程:(図5(B))
スリット孔42、42aを形成したことにより露出させたリード端子34の表面に半田メッキ等のメッキ層45を形成する。このメッキ層45は、リードフレーム30を電極の一方とする電解メッキ法により行われる。スリット孔42、42aはリード端子34の板厚の全部を切断していないので、アイランド33とリード端子34は未だ電気的な導通が保たれている。更に各アイランド33が連結バー35によって枠体32に共通接続されている。このように露出した金属表面のすべてが電気的に導通しているので、一回のメッキ工程でメッキ層45を形成することができる。
第7工程:(図6)
次に、素子搭載部31毎に樹脂層41を切断して各々の素子A、素子B、素子C・・・を分離する。即ち、アイランド33とこの上に固着された半導体チップ39に接続されたリード端子34を囲む領域(同図の切断ライン46)で切断することにより、素子搭載部31毎に分割した半導体装置を形成する。切断にはダイシング装置が用いられ、ダイシング装置のブレード47によって樹脂層41とリードフレーム30とを同時に切断する。スリット孔42が位置する箇所では、少なくともスリット孔42aの傾斜した側壁に付着したメッキ層45を残すように形成する。この様に残存させたメッキ層45は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子34の他方はア
イランド33に連続する突起部33aとして残存し、切断した連結バー35はアイランド33に連続する突起部33bとして残存する。切断されたリード端子34及び突起部33a、33bの切断面は、樹脂層41の切断面と同一平面を形成し、該同一平面に露出する。ダイシング工程においては裏面側(スリット孔42を設けた側)にブルーシート(たとえば、商品名:UVシート、リンテック株式会社製)を貼り付け、前記ダイシングブレード47がブルーシートの表面に到達するような切削深さで切断する。この時に、あらかじめ形成した合わせマーク37をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。本実施の形態では、合わせマーク37を長方形の形状とし、該長方形の長辺を基準位置とした。更に、ダイシングブレードの板厚は第2のスリット孔42aの幅よりも薄い(例えば、幅0.1mm)ものを用い、スリット孔42の中心線に沿って、ダイシングブレード47がリード端子33の凹部36上を通過するようにダイシングした。これで、切断後のリード端子33の先端部が先細りの形状となり、樹脂41から容易には抜け落ちない形状に加工できる。
図7は斯かる製造方法によって形成した完成後の半導体装置を示す、(A)側面図、(B)裏面図、(C)側面図である。
半導体チップ39とボンディングワイヤ40を含めて、アイランド33とリード端子34が樹脂41でモールドされて、大略直方体のパッケージ形状を形成する。樹脂41は熱硬化性エポキシ樹脂である。アイランド33とリード端子34は、厚さが約0.2mmの銅系の金属材料から成る。樹脂41の外形寸法は、縦×横×高さが、約0.7mm×1.0mm×0.6mmである。
直方体のパッケージ外形を形成する6面のうち、少なくとも側面41a、41b、41c、41dは樹脂41を切断した(第7工程参照)切断面で構成される。該切断面に沿ってリード端子34の切断面が露出する。アイランド33には切断されたリード端子34の名残である突起部33aと連結部35の名残である突起部33bを有し、これらの突起部33a、33bの切断面も露出する。
図8は斯かる装置を裏面側からみたときの斜視図である。側面41b、41dの裏面側には第4、第5工程で形成したスリット孔42、42aの名残である段差部48を有し、該段差部48の表面にアイランド33の突出部33aの裏面側と、リード端子34の裏面側の一部が露出する。リード端子34の先端は、スリット孔42aの側壁が残ることによって傾斜している。更に、段差部48に露出したアイランド33とリード端子34の表面は第6工程で形成した金属メッキ層43で被覆される。尚、リード端子34の露出部分とアイランド33の露出部との間は、樹脂41で被覆される。
この装置をプリント基板上に実装した状態の断面図を図9に示す。実装基板24上に形成した素子間接続用のプリント配線25に対して段差部48に露出したリード端子34とアイランド33の突起部33aとを位置合わせし、半田26等によって両者を接続する。この時、リード端子34の先端にはスリット孔42、42aの側壁に対応する部分まで上記の第6工程で形成した金属メッキ層43が形成されており、これが半田の塗れ性を良好にし、半田26を高く盛り上げて半田フィレットを形成する。第7工程で切断した部分のリード端子34端面にはメッキ層43が被覆しないので、そこまでは半田が盛り上がらない。
以上の方法によって製造された半導体装置は、以下のメリットを有する。
本発明の製造方法によって製造した半導体装置は、金属製リード端子がパッケージから突出しないので、実装面積を半導体装置の大きさと同じ程度の大きさにすることができる。従って、半導体装置の実装面積に対する能動部分(半導体チップ39のチップサイズを意味する)の比である実装有効面積を、図10に示したものに比べて大幅に向上できる。これにより、実装基板上に実装したときの実装面積のデッドスペースを小さくすることができ、実装基板の小型化に寄与することができる。
分割された半導体装置の各外部接続用電極の表面には、スリット孔42、42aを設けたことによりメッキ層43が残されているので、実装基板上に半田固着した際に該半田26が切断面の上部まで(スリット孔42、42aの側壁に相当する部分)容易に盛り上がって半田フィレットを形成する。従って半田接合力が向上し熱ストレス等の応力による劣化を防止することができる。また、端面が傾斜していることにより、半田26が回り込みやすい構造であり、これも接着強度を上げる効果がある。
この装置のアイランド33や外部接続用リード端子34は、段差部48に露出し、段差部48と段差部48との間の領域は樹脂41によって被覆されるので露出しない。従って実装基板24上に実装した際に半田26と半田26との距離を比較的大きく設計でき、半田ブリッジによる外部接続端子間の短絡事故を防止できる。
分割された半導体装置のリード端子34の終端は、図7(B)に示すように、半導体装置の終端付近で先細りに形成されるために、リード端子34が樹脂層41の側面から抜け落ちることを防止している。尚くさび形状以外にも、コの字型に凹ませた形状でも良い。
多数個の素子をまとめてパッケージングするので、個々にパッケージングする場合に比べて無駄にする材料を少なくでき。材料費の低減につながる。
パッケージの外形をダイシング装置のブレードで切断することにより構成したので、リードフレーム30のパターンに対する樹脂41外形の位置あわせ精度を向上できる。即ち、トランスファーモールド技術によるモールド金型とリードフレーム30との合わせ精度がプラス・マイナス50μ程度であるのに対して、ダイシング装置によるダイシングブレードとリードフレーム30との合わせ精度はプラス・マイナス10μ程度に小さくできる。合わせ精度を小さくできることは、アイランド33の面積を増大して、搭載可能な半導体チップ39のチップ面積を増大できることを意味し、これも上記有効実装面積効率を向上させる。この時、あらかじめリードフレーム30の外枠32に位置あわせマーク37を形成しておき、該マーク37を使用してダイシングを行うことにより、上記ダイシング装置の合わせ精度を活用でき、樹脂41外形とアイランド33などとの間隔を狭めることができるのである。
尚、上述した実施形態では、3端子用のリードフレームを用いて説明をしたが、リード端子を3本以上具備するような装置にも適用が可能である。
また、上述した実施形態では、各アイランドに1つの半導体チップ39を固着したが、1つのアイランドに、例えばトランジスタを複数個固着すること、及び、トタンジスタと縦型パワーMOSFET等の他の素子との複合固着も可能である。
さらに、本実施形態では、半導体チップ39にトランジスタを形成したが、例えば、パワーMOSFET、IGBT、HBT等のデバイスを形成した半導体チップであっても、本発明に応用できることは説明するまでもない。加えて、リード端子の本数を増大することでBIP、MOS型等の集積回路等にも応用することができる。
以上説明したように、本発明によれば、リード端子34がパッケージから突出しない半導体装置を得ることができる。従って、半導体装置を実装したときのデッドスペースを削減し、高密度実装に適した半導体装置を得ることができる。
外部接続端子と外部接続端子との間を樹脂層41で被覆した構造にできるので、装置を実装したときの半田ブリッジ等による端子間短絡の事故を防止できる。
パッケージの外形をダイシングブレードによる切断面で構成することにより、アイランド33と樹脂41の端面との寸法精度を向上できる。従って、アイランド33の面積を増大して、収納可能な半導体チップ39のチップサイズを増大できる。
リードフレーム30のパターン全体を樹脂41で埋設したにもかかわらず、あらかじめ枠体32に合わせマーク37を形成しておき、これを位置基準としてダイシングするようにしたので、ダイシング装置の合わせ精度を最大限に活用することができる。
ダイシングで切断するリード端子に、あらかじめV字型またはU字型のスリット孔42aを形成し、この表面に金属メッキ層45を形成して、切断後も金属メッキ層45を残すようにしたので、実装時に半田26がリード端子34の端部で容易に盛り上がり、これが半導体装置の固着強度を増大する。
本発明の製造方法を説明する為の(A)平面図、(B)断面図である。 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。 本発明の製造方法を説明する為の(A)平面図、(B)断面図である。 本発明の半導体装置を説明する為の(A)断面図、(B)裏面図、(C)側面図である。 本発明の半導体装置を裏面側からみた斜視図である。 本発明の半導体装置を実装したときの状態を説明する断面図である。 従来の半導体装置を説明する図である。

Claims (5)

  1. お互いが対向する第1の側辺および第2の側辺と、および前記第1の側辺および第2の側辺と角部を成し、お互いが対向する第3の側辺および第4の側辺から成るCuを主材料とした矩形のアイランドと、
    前記第1の側辺および前記第2の側辺に設けられ、前記アイランドと一体で同一材料から成る第1の突起部および第2の突起部と、
    前記第3の側辺から前記アイランドと一体で同一材料から成る第3の突起部と、
    前記第4の側辺に一端が近接して設けられたCuを主材料とする複数のリード端子と、
    前記アイランドに電気的に接続されて設けられた半導体チップと、
    前記半導体チップ表面に設けられた電極と前記リード端子とを電気的に接続する金属細線と、
    前記アイランド、前記第1〜第3の突起部、前記半導体チップ、前記複数のリード端子を封止し、表面、前記表面と対向する裏面、前記表面と前記裏面の周囲から延在する4側面から成る6面体の封止樹脂と、
    前記封止樹脂の側面には、前記第1〜第3の突起部および前記複数のリードが延在して成る半導体装置。
  2. 前記第3の突起部および前記複数のリードは、前記封止樹脂の裏面から露出し、外部電極となる請求項1に記載の半導体装置。
  3. 前記アイランドに搭載される半導体チップは、3端子のトランジスタ、BIP型の集積回路またはMOS型の集積回路である請求項1または請求項2に記載の半導体装置。
  4. 前記アイランドには、複数の半導体チップが設けられる請求項1、請求項2または請求項3に記載の半導体装置。
  5. 前記3端子型のトランジスタは、前記アイランドと前記トランジスタの裏面が電気的に接続され、電流が前記トランジスタの縦方向に流れる請求項3に記載の半導体装置。
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