JP2009049435A

JP2009049435A - 半導体装置

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Publication number: JP2009049435A
Application number: JP2008297134A
Authority: JP
Inventors: Haruo Hyodo; 治雄兵藤; Takayuki Tani; 孝行谷; Takao Shibuya; 隆生渋谷
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2008-11-20
Filing date: 2008-11-20
Publication date: 2009-03-05
Anticipated expiration: 2017-12-26
Also published as: JP4887346B2

Abstract

【課題】実装したときの有効面積率を向上する半導体装置を提供する。
【解決手段】Ｃｕを主材料とした矩形のアイランド３３と、アイランド３３の上側辺と下側辺に設けられた第１および第２の突起部３３ｂと、前記第３の側辺から前記アイランドと一体で同一材料から成る第３の突起部３３ａと、前記第４の側辺に一端が近接して設けられたＣｕを主材料とする複数のリード端子３４と、前記アイランド３３に電気的に接続されて設けられた半導体チップ３９と、前記半導体チップ３９表面に設けられた電極と前記リード端子３４とを電気的に接続する金属細線４０と、前記アイランド、前記突出片、前記突起部、前記半導体チップ、前記複数のリード端子を封止し、表面、前記表面と対向する裏面、前記表面と前記裏面の周囲から延在する４側面から成る６面体の封止樹脂４１と、前記封止樹脂４１の側面には、前記突出片、前記突起部および前記複数のリードが延在して成る。
【選択図】図７

Description

本発明は半導体装置に関するものである。

ＩＣ、ディスクリート素子等の半導体素子を製造する際には、図１０（Ａ）に示すような封止技術が主に用いられる。即ち、半導体チップ１をアイランド２上に実装（ダイボンド）し、半導体チップ１の周辺に配置したリード端子３とトランジスタ素子のベース電極、エミッタ電極とをそれぞれボンディングワイヤー４で電気的に接続（ワイヤボンド）し、半導体チップ１をエポキシ樹脂等の熱硬化型樹脂４によるトランスファーモールドによって、半導体チップ１とリード端子３の一部を完全に被覆保護したものである。樹脂５の外部に導出されたリード端子３はＺ字型に折り曲げられて表面実装用途に適したものとしてある。

例えばＮＰＮ型トランジスタ素子を形成した半導体チップ１を封止した場合は、アイランド２をコレクタ電極として３端子構造の半導体装置が提供される。尚、６は半導体チップ１を固着するための半田などの接着剤である。

上記の半導体装置の製造工程にあっては、アイランド２とリード端子３は、銅素材または鉄素材からなるフープ状あるいは短冊状のリードフレームの状態で供給され、該リードフレームには例えば半導体装置２０個分のアイランド２とリード端子３が形成されている。

また、上記の製造工程のトランスファーモールドにあっては、図１０（Ｂ）を参照して、上金型７及び下金型８によって個々の半導体装置の外形形状に合致した空間であるキャビティ９を構成し、該キャビティの内部にダイボンド及びワイヤボンドを施したリードフレームを設置し、この状態でキャビティ９内に樹脂を注入することによりトランスファーモールドが行われる。更に、樹脂封止した後に前記リードフレームからリード部分他を切断することで半導体装置を個々の素子に分離している。

第１の課題：
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等のプリント基板に実装され、同じくプリント基板上に実装された他の素子と電気的に接続することにより、所望の回路網を構成する。この時、リード端子３が樹脂５の外部に導出された半導体装置では、リード端子３の先端から先端までの距離１０（図１０（Ｂ）図示）を実装面積として占有するので、実装面積が大きいという欠点がある。

第２の課題：
金型内に設置したときのリードフレームとキャビティ９との位置合わせ精度はプラス・マイナス５０μ程度が限界である。このため、アイランド２の大きさは前記合わせ精度を考慮した大きさに設計しなければならない。従って、合わせ精度の問題は、パッケージの外形寸法に対するアイランド２の寸法を小さくし、これがパッケージの外形寸法に対して収納可能な半導体チップ１の最大寸法に制限を与えていた。

第３の課題：
半導体装置を実装基板上に実装するときは、前記実装基板上に形成したプリント配線とリード端子３とを半田で固着するが、この時半田がどの程度まで盛り上がるか（半田フィレットがどこまで盛り上がるか）によって半導体装置の固着強度が大きく左右される。半導体装置を微細化した場合であっても、この固着強度は維持しなければならないという課題がある。

本発明は、以下の構成で解決するものである。つまり
お互いが対向する第１の側辺および第２の側辺と、および前記第１の側辺および第２の側辺と角部を成し、お互いが対向する第３の側辺および第４の側辺から成るＣｕを主材料とした矩形のアイランドと、
前記第１の側辺および前記第２の側辺に設けられ、前記アイランドと一体で同一材料から成る第１の突起部および第２の突起部と、
前記第３の側辺から前記アイランドと一体で同一材料から成る第３の突起部と、
前記第４の側辺に一端が近接して設けられたＣｕを主材料とする複数のリード端子と、
前記アイランドに電気的に接続されて設けられた半導体チップと、
前記半導体チップ表面に設けられた電極と前記リード端子とを電気的に接続する金属細線と、
前記アイランド、前記第１〜第３の突起部、前記半導体チップ、前記複数のリード端子を封止し、表面、前記表面と対向する裏面、前記表面と前記裏面の周囲から延在する４側面から成る６面体の封止樹脂と、
前記封止樹脂の側面には、前記第１〜第３の突起部および前記複数のリードが延在して成る半導体装置をもって解決するものである。

本発明によれば、リード端子３４がパッケージから突出しない半導体装置を得ることができる。従って、半導体装置を実装したときのデッドスペースを削減し、高密度実装に適した半導体装置を得ることができる。

以下に本発明の製造方法を詳細に説明する。

第１工程：（図１）
先ず、リードフレーム３０を準備する。図１（Ａ）はリードフレーム３０の平面図であり、図１（Ｂ）は図１（Ａ）のＡＡ断面図である。

本発明で用いられるリードフレーム３０は、半導体チップを搭載するための多数の素子搭載部３１、３１Ａ・・・が行・列方向（又はそれらの一方方向にのみ）に複数個繰り返しパターンで配置されており、該多数個の素子搭載部３１は、それらの周囲を取り囲む様に配置した枠体部３２によって保持されている。

素子搭載部３１は、半導体チップを固着するアイランド３３と、外部接続用電極となる複数のリード端子３４を少なくとも具備する。アイランド３３は連結バー３５によって互いに連結され、同じく連結バー３５によって枠体部３２に連結されている。リード端子３４はアイランド３３に連結されている。この時、特定のアイランド３３に対しては、その隣に隣接するアイランド３３Ａに連結保持されたリード端子３４が対応して１つの素子搭載部３１を構成する。アイランド３３とリード端子３４との連結部分近傍のリード端子３４には、部分的に線幅を細く加工した凹部３６を形成している。この様に素子搭載部３１を行・列方向に複数配置することで、１本の短冊状のリードフレーム３０に例えば１００個の素子搭載部３１を配置する。

素子搭載部３１群を取り囲む枠体部３２には、複数個の合わせマーク３７を形成する。合わせマーク３７は、貫通孔またはスタンピングによって部分的に凹ませたもの等、製造工程における自動認識機能が働くものであればよい。また、形状も正方形、長方形、矩形、円形等があげられる。そして、素子搭載部３１毎に１個、または複数個毎に１個等間隔で配置する。

上記のリードフレーム３０は、例えば、約０．２ｍｍ厚の銅系の金属材料で形成された帯状あるいは矩形状のリードフレーム用金属薄板を用意し、このリードフレーム用金属薄板をエッチング加工またはスタンピング加工によって図示したパターンに開口することにより得ることができる。尚、リードフレーム３０の板厚は必要に応じて適宜に設定することができる。

第２工程：（図２）
次に、リードフレーム３０に対してダイボンド工程とワイヤボンド工程を行う。図２（Ｂ）は図２（Ａ）のＡＡ線断面図である。

各アイランド３３、３３Ａの一主面上にＡｇペースト、半田等の導電ペースト３８を塗布し、その導電ペースト３８を介して各アイランド３３、３３Ａ上に半導体チップ３９を固着する。各アイランド表面に金メッキを行い、そのメッキ上に半導体チップを共晶接続することも可能である。

更に、半導体チップ３９の表面に形成されたボンディングパッドと、これに対応するリード端子３４とをワイヤ４０でワイヤボンディングする。ワイヤ４０は例えば直径が２０μの金線から成る。ここで、ワイヤ４０は各アイランド３３上に固着した半導体チップ３９の表面電極と、その隣に隣接した他のアイランド３３Ａから延在するリード端子３４とを接続する。

半導体チップ３９が固着されたアイランド３３の裏面は、係る半導体チップ３９の外部接続用の電極として用いることができる。アイランド３３の裏面を接続用端子の１つとして用いる形態は、半導体チップ３９として例えばトランジスタ、パワーＭＯＳＦＥＴ等の、電流経路が垂直方向になる半導体デバイス素子に適している。

半導体チップ３９を固着するために塗布した導電性ペースト３８は、図２（Ａ）から明らかなように、半導体チップ３９が固着されるアイランド３３上に選択的に塗布形成する。リード端子３４上に導電性ペースト３８が付着すると、ワイヤボンディングを行う場合に、ボンディング装置のキャピラリーの先端部分に導電性ペーストがつまりボンディング不良が生じ生産性が低下する恐れがあるためである。この様な問題がない場合には、導電性ペーストを素子搭載部３１全面に塗布しても良い。

第３工程：（図３）
次に、全体を樹脂モールドする。図３（Ｂ）は図３（Ａ）のＡＡ線断面図である。

リードフレーム３０上にエポキシ樹脂等の熱硬化性の封止用樹脂層４１を形成し、各素子搭載部３１、３１Ａ・・・、半導体チップ３９及びワイヤ４０を封止保護する。樹脂４１は、各半導体チップ３９・・・を個別にパッケージングするものではなく、全ての半導体チップ３９を共通に被うように形成する。また、リードフレーム３０の裏面側にも０．０５ｍｍ程度の厚みで樹脂４１を被着する。これで、アイランド３３とリード端子３４は完全に樹脂４１内部に埋設されることになる。

この樹脂層４１は、射出成形用の上下金型が形成する空間（キャビティ）内にリードフレーム３０を設置し、該空間内にエポキシ樹脂を充填、成形する事によって形成する。あるいは、枠体３２に高さ数ｍｍ、幅数ｍｍの環状のダムを形成しておき、該ダムで囲まれた領域を満たすように液状の樹脂を充填し、これを熱処理で硬化したものであっても良い。

第４工程：（図４）
次に、リードフレーム３０の裏面側の樹脂４１を部分的に除去してスリット孔４２を形成する。図４（Ｂ）は図４（Ａ）のＡＡ線断面図である。

スリット孔４１は、後で外部接続端子を構成する為に形成するものである。約０．５ｍｍの幅を有し、ダイシング装置のブレードによって樹脂４２を切削することにより形成した。前記ブレードには様々な板厚のものが準備されており、用いるブレードの板厚に応じて、１回であるいは複数回繰り返すことで所望の幅に形成する。この時、樹脂４１を切削すると同時にリード端子３４の裏面側も約０．０５ｍｍ程切削して、リードフレーム３０の金属表面を露出させる。このスリット孔４２は、各リード端子３４にくさび状に形成した「凹部３６」の付近に形成する。この時、凹部３６は樹脂４１で被覆されて目視できないので、あらかじめ形成した合わせマーク３７を位置基準として用いる。

第５工程：（図５（Ａ））
第４工程で形成したスリット孔４２に沿って、第２のスリット孔４２ａを形成する。

第２のスリット孔４２ａの形成には、例えば切削面が山形の形状を持つ、板厚が０．４ｍｍ程度のダイシングブレード４３を用い、スリット孔４２から更に０．１ｍｍ程度深く掘り下げることによって第２のスリット孔４２ａの断面形状をＶ字型に形成する。

第２のスリット孔４２ａの形成に用いたダイシングブレード４３が端面山形の形状を持つのに対し、スリット孔４２の形成には端面が直角の平坦面をもつものを用いた。平坦面のダイシングブレードは、山形のものよりは摩耗による寿命を長くすることができる。この様にダイシングを２回に分けることで、摩耗の激しい山形のダイシングブレード４３の消耗を低減している。尚、断面形状はＵ字型でも良い。また、１回のダイシング工程でＶ字型の第２のスリット孔４２ａを直接形成しても良い。更に、板厚の薄いダイシングブレードを用い、少なくとも３回のダイシング工程で１本のスリット孔４２を形成すると共に、スリット孔４２の中心部で切削深さを深くするような制御を行って大略Ｖ字型またはＵ字型の溝を形成してもよい。更に、選択なエッチング加工によっても形成が可能である。この様に第２のスリット孔４２ａをＶ字型またはＵ字型に形成することによって、スリット孔４２ａの側壁を傾斜させることができる。

第６工程：（図５（Ｂ））
スリット孔４２、４２ａを形成したことにより露出させたリード端子３４の表面に半田メッキ等のメッキ層４５を形成する。このメッキ層４５は、リードフレーム３０を電極の一方とする電解メッキ法により行われる。スリット孔４２、４２ａはリード端子３４の板厚の全部を切断していないので、アイランド３３とリード端子３４は未だ電気的な導通が保たれている。更に各アイランド３３が連結バー３５によって枠体３２に共通接続されている。このように露出した金属表面のすべてが電気的に導通しているので、一回のメッキ工程でメッキ層４５を形成することができる。

第７工程：（図６）
次に、素子搭載部３１毎に樹脂層４１を切断して各々の素子Ａ、素子Ｂ、素子Ｃ・・・を分離する。即ち、アイランド３３とこの上に固着された半導体チップ３９に接続されたリード端子３４を囲む領域（同図の切断ライン４６）で切断することにより、素子搭載部３１毎に分割した半導体装置を形成する。切断にはダイシング装置が用いられ、ダイシング装置のブレード４７によって樹脂層４１とリードフレーム３０とを同時に切断する。スリット孔４２が位置する箇所では、少なくともスリット孔４２ａの傾斜した側壁に付着したメッキ層４５を残すように形成する。この様に残存させたメッキ層４５は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子３４の他方はア
イランド３３に連続する突起部３３ａとして残存し、切断した連結バー３５はアイランド３３に連続する突起部３３ｂとして残存する。切断されたリード端子３４及び突起部３３ａ、３３ｂの切断面は、樹脂層４１の切断面と同一平面を形成し、該同一平面に露出する。ダイシング工程においては裏面側（スリット孔４２を設けた側）にブルーシート（たとえば、商品名：ＵＶシート、リンテック株式会社製）を貼り付け、前記ダイシングブレード４７がブルーシートの表面に到達するような切削深さで切断する。この時に、あらかじめ形成した合わせマーク３７をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。本実施の形態では、合わせマーク３７を長方形の形状とし、該長方形の長辺を基準位置とした。更に、ダイシングブレードの板厚は第２のスリット孔４２ａの幅よりも薄い（例えば、幅０．１ｍｍ）ものを用い、スリット孔４２の中心線に沿って、ダイシングブレード４７がリード端子３３の凹部３６上を通過するようにダイシングした。これで、切断後のリード端子３３の先端部が先細りの形状となり、樹脂４１から容易には抜け落ちない形状に加工できる。

図７は斯かる製造方法によって形成した完成後の半導体装置を示す、（Ａ）側面図、（Ｂ）裏面図、（Ｃ）側面図である。

半導体チップ３９とボンディングワイヤ４０を含めて、アイランド３３とリード端子３４が樹脂４１でモールドされて、大略直方体のパッケージ形状を形成する。樹脂４１は熱硬化性エポキシ樹脂である。アイランド３３とリード端子３４は、厚さが約０．２ｍｍの銅系の金属材料から成る。樹脂４１の外形寸法は、縦×横×高さが、約０．７ｍｍ×１．０ｍｍ×０．６ｍｍである。

直方体のパッケージ外形を形成する６面のうち、少なくとも側面４１ａ、４１ｂ、４１ｃ、４１ｄは樹脂４１を切断した（第７工程参照）切断面で構成される。該切断面に沿ってリード端子３４の切断面が露出する。アイランド３３には切断されたリード端子３４の名残である突起部３３ａと連結部３５の名残である突起部３３ｂを有し、これらの突起部３３ａ、３３ｂの切断面も露出する。

図８は斯かる装置を裏面側からみたときの斜視図である。側面４１ｂ、４１ｄの裏面側には第４、第５工程で形成したスリット孔４２、４２ａの名残である段差部４８を有し、該段差部４８の表面にアイランド３３の突出部３３ａの裏面側と、リード端子３４の裏面側の一部が露出する。リード端子３４の先端は、スリット孔４２ａの側壁が残ることによって傾斜している。更に、段差部４８に露出したアイランド３３とリード端子３４の表面は第６工程で形成した金属メッキ層４３で被覆される。尚、リード端子３４の露出部分とアイランド３３の露出部との間は、樹脂４１で被覆される。

この装置をプリント基板上に実装した状態の断面図を図９に示す。実装基板２４上に形成した素子間接続用のプリント配線２５に対して段差部４８に露出したリード端子３４とアイランド３３の突起部３３ａとを位置合わせし、半田２６等によって両者を接続する。この時、リード端子３４の先端にはスリット孔４２、４２ａの側壁に対応する部分まで上記の第６工程で形成した金属メッキ層４３が形成されており、これが半田の塗れ性を良好にし、半田２６を高く盛り上げて半田フィレットを形成する。第７工程で切断した部分のリード端子３４端面にはメッキ層４３が被覆しないので、そこまでは半田が盛り上がらない。

以上の方法によって製造された半導体装置は、以下のメリットを有する。

本発明の製造方法によって製造した半導体装置は、金属製リード端子がパッケージから突出しないので、実装面積を半導体装置の大きさと同じ程度の大きさにすることができる。従って、半導体装置の実装面積に対する能動部分（半導体チップ３９のチップサイズを意味する）の比である実装有効面積を、図１０に示したものに比べて大幅に向上できる。これにより、実装基板上に実装したときの実装面積のデッドスペースを小さくすることができ、実装基板の小型化に寄与することができる。

分割された半導体装置の各外部接続用電極の表面には、スリット孔４２、４２ａを設けたことによりメッキ層４３が残されているので、実装基板上に半田固着した際に該半田２６が切断面の上部まで（スリット孔４２、４２ａの側壁に相当する部分）容易に盛り上がって半田フィレットを形成する。従って半田接合力が向上し熱ストレス等の応力による劣化を防止することができる。また、端面が傾斜していることにより、半田２６が回り込みやすい構造であり、これも接着強度を上げる効果がある。

この装置のアイランド３３や外部接続用リード端子３４は、段差部４８に露出し、段差部４８と段差部４８との間の領域は樹脂４１によって被覆されるので露出しない。従って実装基板２４上に実装した際に半田２６と半田２６との距離を比較的大きく設計でき、半田ブリッジによる外部接続端子間の短絡事故を防止できる。

分割された半導体装置のリード端子３４の終端は、図７（Ｂ）に示すように、半導体装置の終端付近で先細りに形成されるために、リード端子３４が樹脂層４１の側面から抜け落ちることを防止している。尚くさび形状以外にも、コの字型に凹ませた形状でも良い。

多数個の素子をまとめてパッケージングするので、個々にパッケージングする場合に比べて無駄にする材料を少なくでき。材料費の低減につながる。

パッケージの外形をダイシング装置のブレードで切断することにより構成したので、リードフレーム３０のパターンに対する樹脂４１外形の位置あわせ精度を向上できる。即ち、トランスファーモールド技術によるモールド金型とリードフレーム３０との合わせ精度がプラス・マイナス５０μ程度であるのに対して、ダイシング装置によるダイシングブレードとリードフレーム３０との合わせ精度はプラス・マイナス１０μ程度に小さくできる。合わせ精度を小さくできることは、アイランド３３の面積を増大して、搭載可能な半導体チップ３９のチップ面積を増大できることを意味し、これも上記有効実装面積効率を向上させる。この時、あらかじめリードフレーム３０の外枠３２に位置あわせマーク３７を形成しておき、該マーク３７を使用してダイシングを行うことにより、上記ダイシング装置の合わせ精度を活用でき、樹脂４１外形とアイランド３３などとの間隔を狭めることができるのである。

尚、上述した実施形態では、３端子用のリードフレームを用いて説明をしたが、リード端子を３本以上具備するような装置にも適用が可能である。

また、上述した実施形態では、各アイランドに１つの半導体チップ３９を固着したが、１つのアイランドに、例えばトランジスタを複数個固着すること、及び、トタンジスタと縦型パワーＭＯＳＦＥＴ等の他の素子との複合固着も可能である。

さらに、本実施形態では、半導体チップ３９にトランジスタを形成したが、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを形成した半導体チップであっても、本発明に応用できることは説明するまでもない。加えて、リード端子の本数を増大することでＢＩＰ、ＭＯＳ型等の集積回路等にも応用することができる。

以上説明したように、本発明によれば、リード端子３４がパッケージから突出しない半導体装置を得ることができる。従って、半導体装置を実装したときのデッドスペースを削減し、高密度実装に適した半導体装置を得ることができる。

外部接続端子と外部接続端子との間を樹脂層４１で被覆した構造にできるので、装置を実装したときの半田ブリッジ等による端子間短絡の事故を防止できる。

パッケージの外形をダイシングブレードによる切断面で構成することにより、アイランド３３と樹脂４１の端面との寸法精度を向上できる。従って、アイランド３３の面積を増大して、収納可能な半導体チップ３９のチップサイズを増大できる。

リードフレーム３０のパターン全体を樹脂４１で埋設したにもかかわらず、あらかじめ枠体３２に合わせマーク３７を形成しておき、これを位置基準としてダイシングするようにしたので、ダイシング装置の合わせ精度を最大限に活用することができる。

ダイシングで切断するリード端子に、あらかじめＶ字型またはＵ字型のスリット孔４２ａを形成し、この表面に金属メッキ層４５を形成して、切断後も金属メッキ層４５を残すようにしたので、実装時に半田２６がリード端子３４の端部で容易に盛り上がり、これが半導体装置の固着強度を増大する。

本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。本発明の製造方法を説明する為の（Ａ）平面図、（Ｂ）断面図である。本発明の半導体装置を説明する為の（Ａ）断面図、（Ｂ）裏面図、（Ｃ）側面図である。本発明の半導体装置を裏面側からみた斜視図である。本発明の半導体装置を実装したときの状態を説明する断面図である。従来の半導体装置を説明する図である。

Claims

お互いが対向する第１の側辺および第２の側辺と、および前記第１の側辺および第２の側辺と角部を成し、お互いが対向する第３の側辺および第４の側辺から成るＣｕを主材料とした矩形のアイランドと、
前記第１の側辺および前記第２の側辺に設けられ、前記アイランドと一体で同一材料から成る第１の突起部および第２の突起部と、
前記第３の側辺から前記アイランドと一体で同一材料から成る第３の突起部と、
前記第４の側辺に一端が近接して設けられたＣｕを主材料とする複数のリード端子と、
前記アイランドに電気的に接続されて設けられた半導体チップと、
前記半導体チップ表面に設けられた電極と前記リード端子とを電気的に接続する金属細線と、
前記アイランド、前記第１〜第３の突起部、前記半導体チップ、前記複数のリード端子を封止し、表面、前記表面と対向する裏面、前記表面と前記裏面の周囲から延在する４側面から成る６面体の封止樹脂と、
前記封止樹脂の側面には、前記第１〜第３の突起部および前記複数のリードが延在して成る半導体装置。
前記第３の突起部および前記複数のリードは、前記封止樹脂の裏面から露出し、外部電極となる請求項１に記載の半導体装置。
前記アイランドに搭載される半導体チップは、３端子のトランジスタ、ＢＩＰ型の集積回路またはＭＯＳ型の集積回路である請求項１または請求項２に記載の半導体装置。
前記アイランドには、複数の半導体チップが設けられる請求項１、請求項２または請求項３に記載の半導体装置。
前記３端子型のトランジスタは、前記アイランドと前記トランジスタの裏面が電気的に接続され、電流が前記トランジスタの縦方向に流れる請求項３に記載の半導体装置。