JP2009049170A5 - - Google Patents

Claims (6)

1. 以下の工程を含むことを特徴とする半導体装置の実装方法：
   （ａ）第１の面と、前記第１の面に形成され、且つ第１ピッチで配置された複数の第１ランドと、前記第１の面に形成され、且つ前記複数の第１ランドよりも小さく形成され、且つ前記複数の第１ランドよりも前記第１の面の中央部寄りに前記第１ピッチよりも小さな第２ピッチで配置された複数の第２ランドと、前記複数の第１ランドにそれぞれ接続され、且つ第１の高さを有し、且つ第１の径を有する複数の第１バンプと、前記複数の第２ランドにそれぞれ接続され、且つ前記第１の高さよりも小さな第２の高さを有し、且つ前記第１の径よりも小さな第２の径を有する複数の第２バンプと、を備えた半導体装置を準備する工程；
   （ｂ）前記複数の第１バンプを介して前記半導体装置を実装基板に実装し、前記複数の第１バンプおよび前記複数の第２バンプをアンダーフィル樹脂で覆う工程。
2. 請求項１記載の半導体装置の実装方法において、
   前記複数の第１バンプは、前記実装基板への接続に用いられる端子、前記実装基板への接続並びにスクリーニングテスタとの接続に用いられる端子、及び前記実装基板への接続に用いられず、且つスクリーニングテスタとの接続に用いられる端子に割り当てられ、
   前記複数の第２バンプは、前記実装基板への接続に用いられず且つスクリーニングテスタとの接続に用いられない端子に割り当てられる。
3. 請求項２記載の半導体装置の実装方法において、
   前記複数の第１バンプのうちスクリーニングテスタとの接続に用いられない端子は出力端子又は入出力端子である。
4. 請求項３記載の半導体装置の実装方法において、
   前記複数の第１バンプのうちスクリーニングテスタとの接続に用いられる端子は入力端子である。
5. 請求項１記載の半導体装置の実装方法において、
   前記半導体装置は、さらに、回路が形成された半導体集積回路チップを備えており、
   前記回路として、第１回と前記第１回路に信号線によって接続される第２回路とを有し、
   前記第２回路に接続される外部端子の一部又は全部は、前記第２バンプであり、
   前記第１回路に接続される外部端子の全部は、前記第１バンプである。
6. 請求項５記載の半導体装置の実装方法において、
   前記第１回路は、命令を実行する中央処理装置を含み、
   前記第２回路は、前記中央処理装置によって制御される周辺回路を含む。