JP2009038238A - 半導体装置 - Google Patents

Abstract

【課題】電源クリップにおけるノイズ対策とＥＳＤ対策を両立させることができる半導体装置を実現する。
【解決手段】本発明の半導体装置は、主電源配線から電源電圧が供給される共通電源領域１２と、主電源配線から分離された副電源配線を備え、動作停止時に電源供給が遮断される電源分離領域１１ａ〜１１ｃと、共通電源領域１２において回路素子の入力端子を主電源配線に第１のインピーダンスで接続するダイレクトクリップセル１４と、電源分離領域１１ａ〜１１ｃにおいて回路素子の入力端子を副電源配線に第１のインピーダンスと異なる第２のインピーダンスで接続するクリップセル１３ａ〜１３ｃを有する。
【選択図】図１

Description

本発明は、半導体装置に係わり、特に、電源クリップを有する半導体装置に関する。

従来、回路の流用、同一パターン使用、あるいは未使用ゲートの入力ピン処理のため、ＭＯＳトランジスタのゲートを電源電位（ＶＤＤ）もしくは接地電位（ＧＮＤ）に吊ることが一般的に良く行なわれてきた。このゲート入力をＶＤＤあるいはＧＮＤに接続して固定することは一般に電源クリップと呼ばれている。ただし、ゲートを電源（以下、ＶＤＤとＧＮＤを総称して「電源」ともいう。）に固定することは、ゲート酸化膜の絶縁破壊を引き起こす可能性がある。このため、半導体装置のチップ設計においては、ネットリストの“１”レベルまたは“０”レベル固定ネットへの接続は、抵抗等を含むクリップセルを間に介して（例えば、「特許文献１」を参照。）行なわれていた。しかし、抵抗を介して電源に固定する方法は、ノイズの観点からは必ずしも好ましい方法とは言えず、ＥＳＤ耐圧とノイズ耐性を両立させることは困難であった。特に、近年の半導体製造プロセスの微細化によるゲート酸化膜の薄膜化に伴い、ＥＳＤ耐圧の低下はますます重要な問題となっている。

一方、近年のＳｏＣ（System On a Chip）特に携帯用機器で使用されるＳｏＣでは、低消費電力化への要求が高く様々な要素技術が開発されている。そのひとつとしてＳｏＣ内を複数の機能ブロックに分け、動作している回路ブロックのみ電源を与え、動作する必要がない回路ブロックに対しては電源を遮断することが行われている。この方法は、低消費電力化に対して極めて有効な方法のひとつである。

しかしながら、これを実現するためには電源配線を幾つかの領域に分離する（電源分離領域）必要があり、この電源寄生容量の小容量化のため、従来よりもさらにＥＳＤ耐圧が低下するという問題があった。さらに、昨今のＳｏＣ高機能化に伴い、電源分離領域が細分化され、分離された電源配線の寄生容量が異なる回路ブロックが多数発生する傾向にある。このため、１種類のクリップセルを使用する従来の半導体装置のチップ設計では、ＥＳＤ対策とノイズ対策を適切に実現することが困難であるという問題があった。
特開平１０−９２９４６号公報

本発明は、電源クリップにおけるノイズ対策とＥＳＤ対策を両立させることができる半導体装置を提供する。

本発明の一態様によれば、第１の電源配線から電源電圧が供給される第１の機能ブロックと、前記第１の電源配線から分離された第２の電源配線を備え、動作停止時に電源供給が遮断される第２の機能ブロックと、前記第１の機能ブロックにおいて回路素子の入力端子を前記第１の電源配線に第１のインピーダンスで接続する第１のクリップ手段と、前記第２の機能ブロックにおいて回路素子の入力端子を前記第２の電源配線に前記第１のインピーダンスと異なる第２のインピーダンスで接続する第２のクリップ手段を有することを特徴とする半導体装置が提供される。

また、本発明の別の一態様によれば、第１の電源配線から電源電圧が供給される第１の機能ブロックと、前記第１の電源配線から分離された第２の電源配線を備え、動作停止時に電源供給が遮断される第２の機能ブロックと、前記第１の機能ブロックにおいて回路素子の入力端子を前記第１の電源配線に第１のインピーダンスで接続する第１のクリップ手段と、前記第２の機能ブロックにおいて回路素子の入力端子を前記第１の電源配線に前記第１のインピーダンスと異なる第２のインピーダンスで接続する第２のクリップ手段を有することを特徴とする半導体装置が提供される。

本発明によれば、電源クリップにおけるノイズ対策とＥＳＤ対策を両立させることができるので、高い信頼性を持った半導体装置を実現することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わる半導体装置を示すレイアウト図である。ここでは、一例として、電源が主電源から分離されている３つの機能ブロックを有する半導体装置を示した。

本発明の実施例１に係わる半導体装置のレイアウトは、機能ブロックごとに電源が主電源から分離された電源分離領域１１ａ〜１１ｃ、主電源から直接電源が供給される共通電源領域１２、および回路素子の入力端子に電源を供給するクリップセル１３ａ〜１３ｃとダイレクトクリップ１４を備えている。

ダイレクトクリップ１４は共通電源領域１２で使用され、クリップセル１３ａは電源分離領域１１ａに配置され、クリップセル１３ｂは電源分離領域１１ｂに配置され、クリップセル１３ｃは電源分離領域１１ｃに配置されている。

共通電源領域１２には主電源に直接接続される回路ブロックが配置され、主電源は電源電位（以下、「ＶＤＤ」という。）を供給する主ＶＤＤ配線および接地電位（以下、「ＧＮＤ」という。）を供給する主ＧＮＤ配線（以下、主ＶＤＤ配線と主ＧＮＤ配線を総称して「主電源配線」ともいう。）によって各回路ブロックへ供給されている。

ダイレクトクリップ１４は、電源クリップのために使用され、例えば、使用しないＭＯＳトランジスタのゲート端子を主電源配線に抵抗値０（Ｚ０：ただし、配線の寄生抵抗は除く。）で直接接続して固定する。

電源分離領域１１ａ〜１１ｃは、電源が主電源配線に直接接続されず、それぞれ機能ブロックごとに主電源配線から分離された副電源配線（副ＶＤＤ配線および副ＧＮＤ配線）を備え、その機能ブロックが動作停止するときには電源供給が遮断されるように構成されている。

電源分離領域１１ａはゲート規模が比較的大規模で副電源配線の寄生容量が大きく（Ｃ大）、電源分離領域１１ｂはゲート規模が中規模で副電源配線の寄生容量は中程度（Ｃ中）であり、電源分離領域１１ｃはゲート規模が小規模で副電源配線の寄生容量が小さい（Ｃ小）。

クリップセル１３ａ〜１３ｃは、配置される電源分離領域の副電源配線の寄生容量に対応してインピーダンスが異なっている。すなわち、Ｃ大である電源分離領域１１ａに配置されるクリップセル１３ａはインピーダンスが低く（Ｚ１）、Ｃ中である電源分離領域１１ｂに配置されるクリップセル１３ｂはインピーダンスが中程度（Ｚ２）であり、Ｃ小である電源分離領域１１ｃに配置されるクリップセル１３ｃはインピーダンスが高く（Ｚ３）なっている。

図２は、本発明の実施例１に係わる半導体装置の電源分離領域１１ａ〜１１ｃにおけるクリップセル１３ａ〜１３ｃを示す回路図である。ここでは、一例として、拡散層あるいはポリシリコンで形成された抵抗素子を用いた例（ａ）と、ＭＯＳトランジスタのオン抵抗を用いた例（ｂ）を示した。

抵抗素子を用いた例では、図２（ａ）に示したように、抵抗素子Ｒ１の一端が副ＶＤＤ配線に接続され、Ｒ１の他端がＶＤＤに固定される回路素子の入力端子に接続され、抵抗素子Ｒ２の一端が副ＧＮＤ配線に接続され、Ｒ２の他端がＧＮＤに固定される回路素子の入力端子に接続されている。

クリップセル１３ａ〜１３ｃは、それぞれ、Ｒ１およびＲ２を形成している拡散層またはポリシリコンのレイアウトサイズが異なっており、上述したように、異なるインピーダンスを有している。

ＭＯＳトランジスタを用いた例では、図２（ｂ）に示したように、ｐ型ＭＯＳトランジスタＭＰのドレイン端子が副ＶＤＤ配線に接続され、ＭＰのゲート端子が副ＧＮＤ配線に接続され、ＭＰのソース端子がＶＤＤに固定される回路素子の入力端子に接続されている。

さらに、ｎ型ＭＯＳトランジスタＭＮのソース端子が副ＧＮＤ配線に接続され、ＭＮのゲート端子が副ＶＤＤ配線に接続され、ＭＮのドレイン端子がＧＮＤに固定される回路素子の入力端子に接続されている。

抵抗素子を用いた例と同様に、ＭＯＳトランジスタを用いた場合もレイアウトサイズの違いによってクリップセル１３ａ〜１３ｃのインピーダンスが異なっている。

上記実施例１によれば、電源分離領域１１ａ〜１１ｃのそれぞれに対して電源配線の寄生容量に対応してクリップセル１３ａ〜１３ｃのインピーダンスが異なっており、電源クリップにおけるノイズ対策とＥＳＤ対策を両立させることができるので、高い信頼性を持った半導体装置を実現することができる。

上述の実施例１では、電源分離領域は３つであるとしたが、本発明はこれに限られるものではなく、１つ以上の電源分離領域に対して適用することが可能である。

また、上述の実施例１では、クリップセルの数は電源分離領域の数に対応しているとしたが、本発明はこれに限られるものではなく、例えば、多数の電源分離領域が存在する場合には、その電源配線の寄生容量の大小によって少数のグループに分類し、グループごとに同じクリップセルを配置するようにしても良い。最もシンプルな例としては、電源配線における寄生容量（副ＶＤＤ配線と副ＧＮＤ配線間の容量。）が比較的大容量、例えば２００ｐＦ以上の場合にはダイレクトクリップ１４を使用し、小容量（２００ｐＦ未満）の電源分離領域に対してはある一定の抵抗値、例えば１ＫΩ、を持ったクリップセルを配置するようにすればよい。

さらに、上述の実施例１では、クリップセル１３ａ〜１３ｃは、配置された電源分離領域１１ａ〜１１ｃの副電源配線に接続されるとしたが、本発明はこれに限られるものではなく、例えば、主電源配線に接続されるようにしても良い。

図３は、本発明の実施例２に係わる半導体装置を示すレイアウト図である。ここでは、実施例１と同様に、３つの機能ブロックを有する半導体装置を示した。また、一例として、図２（ａ）に示した抵抗素子を用いたクリップセル３３の例を示した。

本発明の実施例２に係わる半導体装置のレイアウトは、機能ブロックごとに電源が主電源から分離された電源分離領域３１ａ〜３１ｃ、主電源から直接電源が供給される共通電源領域３２、回路素子の入力端子に電源を供給するクリップセル３３およびサブクリップセル３４、およびダイレクトクリップ３５を備えている。

共通電源領域３２ではダイレクトクリップ３５が使用され、電源分離領域３１ａにはクリップセル３３が配置され、電源分離領域３１ｂにはクリップセル３３およびサブクリップセル３４が配置され、電源分離領域３１ｃにはクリップセル３３および２つのサブクリップセル３４が配置されている。

電源分離領域３１ａ〜３１ｃ、クリップセル３３、共通電源領域３２、およびダイレクトクリップ３５の構成、機能等は、実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、クリップセル１３ａ〜１３ｃがそれぞれ異なるインピーダンスを有しているのに対して、本実施例では、同じインピーダンスを有するクリップセル３３およびサブクリップセル３４が用いられていることである。

すなわち、クリップセル３３は、実施例１の図２（ａ）と同様に、抵抗素子Ｒ１およびＲ２で構成され、入力はＶＤＤおよびＧＮＤに接続されている。また、サブクリップセル３４はクリップセル３３と同じインピーダンスを有する抵抗素子Ｒ１およびＲ２で構成され、入力はクリップセル３３の出力または他のサブクリップセル３４の出力に接続されている。

電源分離領域３１ａでは、クリップセル３３の出力が回路素子の入力端子に接続され、電源分離領域３１ｂでは、クリップセル３３の出力がサブクリップセル３４の入力に接続され、サブクリップセル３４の出力が回路素子の入力端子に接続されている。また、電源分離領域３１ｃでは、クリップセル３３の出力が第１のサブクリップセル３４の入力に接続され、第１のサブクリップセル３４の出力が第２のサブクリップセル３４の入力に接続され、第２のサブクリップセル３４の出力が回路素子の入力端子に接続されている。

上記実施例２によれば、実施例１と同様の効果が得られるばかりでなく、サブクリップセル３４を複数個直列に接続して電源クリップのインピーダンスを調整することができるので、電源分離領域３１ａ〜３１ｃに対応したインピーダンスの異なる複数のクリップセルをあらかじめセルライブラリに用意しておく必要がなく、電源クリップにおける所望のインピーダンスを容易に実現することができる。

上述の実施例２では、電源分離領域は３つであるとしたが、本発明はこれに限られるものではなく、１つ以上の電源分離領域に対して適用することが可能である。

また、上述の実施例２では、クリップセル３３とサブクリップセル３４は同じインピーダンスを有し、サブクリップセル３４は１種類であるとしたが、本発明はこれに限られるものではなく、クリップセル３３と異なるインピーダンスを有する複数のサブクリップセル３４をセルライブラリに用意しておくようにしても良い。

図４は、本発明の実施例３に係わる半導体装置を示すレイアウト図である。ここでは、一例として、電源が主電源から分離されている２つの機能ブロックを有する半導体装置を示した。

本発明の実施例３に係わる半導体装置は、機能ブロックごとに電源が主電源から分離された電源分離領域４１ａおよび４１ｃ、チップ周縁部のＩＯセル配置領域４４、ＩＯセル配置領域４４に配置される電源供給ＩＯセル４２ａ〜４２ｃ、および回路素子の入力端子に電源を供給するクリップ機能４３ａ〜４３ｃを備えている。

電源分離領域４１ａおよび４１ｃ、クリップ機能４３ａ〜４３ｃの構成、機能等は実施例１と同様であるので詳しい説明は省略する。実施例１との違いは、クリップ機能４３ａ〜４３ｃが単独のクリップセル１３ａ〜１３ｃとしてセルライブラリに用意されているのではなく、電源供給ＩＯセル４２ａ〜４２ｃに配置されていることである。

また、実施例１のクリップセル１３ａ〜１３ｃが配置されたそれぞれの電源分離領域１１ａ〜１１ｃの副電源線にクリップするのに対して、本実施例のクリップ機能４３ａ〜４３ｃは電源供給ＩＯセル４２ａ〜４２ｃの電源にクリップすることである。

これらの電源はそれぞれの電源供給ＩＯセル４２ａ〜４２ｃが配置される位置によって異なり、必ずしも対応する電源分離領域４１ａおよび４１ｃの電源とは限らない。

すなわち、クリップセル１３ａに相当するクリップ機能４３ａが電源供給ＩＯセル４２ａに配置され、クリップ機能４３ａの出力は対応する電源分離領域４１ａに供給され、クリップセル１３ｂに相当するクリップ機能４３ｂが電源供給ＩＯセル４２ｂに配置され、クリップセル１３ｃに相当するクリップ機能４３ｃが電源供給ＩＯセル４２ｃに配置され、クリップ機能４３ｃの出力は対応する電源分離領域４１ａに供給されている。

本実施例では、クリップ機能４３ｂに対応するＣ中である機能ブロックは配置されていないので、クリップ機能４３ｂの出力は使用されていない。また、共通電源領域およびダイレクトクリップは図示していない。

上記実施例３によれば、実施例１と同様の効果が得られるばかりでなく、クリップ機能を既存の電源供給ＩＯセル４２ａ〜４２ｃに付加することで、電源分離領域ごとにクリップセルを配置する必要がないというメリットがある。これにより、電源分離領域が多数存在する場合に、レイアウト面積の縮小をはかることができる。

上述の実施例３では、電源分離領域は２つであるとしたが、本発明はこれに限られるものではなく、１つ以上の電源分離領域に対して適用することが可能である。

また、上述の実施例３では、クリップ機能４３ａ〜４３ｃを有する電源供給ＩＯセル４２ａ〜４２ｃの数は３つであるとしたが、本発明はこれに限られるものではない。

さらに、上述の実施例３では、クリップ機能４３ａ〜４３ｃは電源供給ＩＯセル４２ａ〜４２ｃに配置するとしたが、本発明はこれに限られるものではなく、チップ周縁部に配置されるブロックであれは適用可能であり、例えば、図４に示したいわゆるコーナーセル４５に配置するようにしても良い。

さらに、上述の実施例３では、クリップ機能４３ａ〜４３ｃはそれぞれ独立に電源供給ＩＯセル４２ａ〜４２ｃに配置されるとしたが、本発明はこれに限られるものではなく、例えば、図５に示したように、１つの電源供給ＩＯセル４２ｄにまとめて配置することもできる。

図６は、本発明の実施例４に係わる半導体装置におけるクリップセルの別の一例を示す回路図である。
本発明の実施例４に係わる半導体装置におけるクリップセルは、２つのｎ型ＭＯＳトランジスタＭＮ１およびＭＮ２、および２つのインバータＩＮＶ１およびＩＮＶ２を備えている。

ＭＮ１およびＭＮ２のソースはクリップセルのＧＮＤ端子に接続され、ＭＮ１およびＭＮ２のドレインはＩＮＶ１の入力に接続され、ＩＮＶ１のＶＤＤ入力はクリップセルのＶＤＤ端子に接続され、ＩＮＶ１のＧＮＤ入力はクリップセルのＧＮＤ端子に接続され、ＩＮＶ１の出力はＭＮ１のゲートおよびＩＮＶ２の入力に接続され、ＩＮＶ２のＶＤＤ入力はクリップセルのＶＤＤ端子に接続され、ＩＮＶ２のＧＮＤ入力はクリップセルのＧＮＤ端子に接続され、ＩＮＶ２の出力はＭＮ２のゲートに接続されている。

また、ＩＮＶ１の出力は、クリップセルの第１の出力（“Ｈ”）として電源分離領域のＶＤＤに固定される回路素子の入力端子に接続され、ＩＮＶ２の出力は、クリップセルの第２の出力（“Ｌ”）として電源分離領域のＧＮＤに固定される回路素子の入力端子に接続されている。

クリップセルとしての出力抵抗値はＩＮＶ１およびＩＮＶ２のＭＯＳトランジスタのサイズ（オン抵抗）によって調整される。

ここで、重要なことは、ＩＮＶ１のゲート入力をＭＯＳトランジスタ（ＭＮ１，ＭＮ２）の拡散層を介してＧＮＤ端子に接続し、ＭＯＳトランジスタ（ＭＮ１，ＭＮ２）のゲートはＩＮＶ１またはＩＮＶ２の出力に接続することである。

このように、本実施例では、クリップセルにおいてもＭＯＳトランジスタのゲートをＶＤＤまたはＧＮＤに直接接続しないようにして、クリップセル自体のＥＳＤ耐圧を向上させている。

上記実施例４によれば、実施例１と同様の効果が得られるばかりでなく、クリップセル自体のＥＳＤ耐圧を向上させることができる。

上述の実施例４では、ＩＮＶ１の入力を２つのｎ型ＭＯＳトランジスタを介してＧＮＤ端子に接続したが、本発明はこれに限られるものではなく、例えば、図７に示したように、ｐ型ＭＯＳトランジスタを用いて同様の構成を実現することができる。すなわち、ＭＮ１の替わりにゲートがＩＮＶ２の出力に接続されたｐ型ＭＯＳトランジスタＭＰ１を介してＩＮＶ１の入力をＶＤＤ端子に接続し、ＭＮ２の替わりにゲートがＩＮＶ１の出力に接続されたｐ型ＭＯＳトランジスタＭＰ２を介してＩＮＶ１の入力をＶＤＤ端子に接続するようにすればよい。

本発明の実施例１に係わる半導体装置を示すレイアウト図。 本発明の実施例１に係わる半導体装置の電源分離領域１１ａ〜１１ｃにおけるクリップセル１３ａ〜１３ｃを示す回路図。 本発明の実施例２に係わる半導体装置を示すレイアウト図。 本発明の実施例３に係わる半導体装置を示すレイアウト図。 本発明の実施例３に係わる半導体装置の別の構成を示すイメージ図。 本発明の実施例４に係わる半導体装置におけるクリップセルの別の一例を示す回路図。 本発明の実施例４に係わる半導体装置におけるクリップセルのさらに別の一例を示す回路図。

符号の説明

１１ａ〜１１ｃ、３１ａ〜３１ｃ、４１ａ、４１ｃ 電源分離領域
１２、３２ 共通電源領域
１３ａ〜１３ｃ、３３ クリップセル
１４、３５ ダイレクトクリップ
３４ サブクリップセル
４２ａ〜４２ｃ 電源供給ＩＯセル
４３ａ〜４３ｃ クリップ機能
４５ コーナーセル

Claims (5)

1. 第１の電源配線から電源電圧が供給される第１の機能ブロックと、
   前記第１の電源配線から分離された第２の電源配線を備え、動作停止時に電源供給が遮断される第２の機能ブロックと、
   前記第１の機能ブロックにおいて回路素子の入力端子を前記第１の電源配線に第１のインピーダンスで接続する第１のクリップ手段と、
   前記第２の機能ブロックにおいて回路素子の入力端子を前記第２の電源配線に前記第１のインピーダンスと異なる第２のインピーダンスで接続する第２のクリップ手段を有することを特徴とする半導体装置。
2. 第１の電源配線から電源電圧が供給される第１の機能ブロックと、
   前記第１の電源配線から分離された第２の電源配線を備え、動作停止時に電源供給が遮断される第２の機能ブロックと、
   前記第１の機能ブロックにおいて回路素子の入力端子を前記第１の電源配線に第１のインピーダンスで接続する第１のクリップ手段と、
   前記第２の機能ブロックにおいて回路素子の入力端子を前記第１の電源配線に前記第１のインピーダンスと異なる第２のインピーダンスで接続する第２のクリップ手段を有することを特徴とする半導体装置。
3. 前記第２のクリップ手段は、
   前記第１の電源配線または前記第２の電源配線にソースが接続された第１および第２のＭＯＳトランジスタと、
   入力が前記第１および前記第２のＭＯＳトランジスタのドレインに接続された第１のインバータと、
   入力が前記第１のインバータの出力、および前記第１のＭＯＳトランジスタのゲートに接続され、出力が前記第２のＭＯＳトランジスタのゲートに接続された第２のインバータを備えていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１の電源配線の寄生容量が前記第２の電源配線の寄生容量より大きく、かつ、前記第１のインピーダンスが前記第２のインピーダンスより小さいことを特徴とする請求項１または請求項２に記載の半導体装置。
5. 前記第２のクリップ手段がチップ周縁部に配置されていることを特徴とする請求項１または請求項２に記載の半導体装置。

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