JP2009016375A - 半導体装置の製造方法及び装置 - Google Patents

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Abstract

【課題】回路パターンが形成された半導体基板上に積層された絶縁膜の平坦化を図ると共に、該絶縁膜の膜厚のバラツキを抑制することができる半導体装置の製造方法及び装置を提供する。
【解決手段】Ａ-Ａ線までエッチングされると、ＳＯＧ膜１６からＢＰＳＧ膜１４の一部が露出する。ＢＰＳＧ膜１４の一部が露出する点が「露出開始点」である。エッチング中の酸素原子のプラズマ発光強度の時間変化を観測して「露出開始点」を検出する。この「露出開始点」を基準として「エッチング終点」を設定するＥＰＤ検出を行い、ＢＰＳＧ膜１４の露出開始後もエッチングを継続し、ＢＰＳＧ膜１４の全面が露出するＢ-Ｂ線に到達する前に、Ｃ-Ｃ線でエッチングを終了する。
【選択図】図２

Description

本発明は、半導体装置の製造方法及び装置に係り、特に、回路パターンが形成された半導体基板上に、絶縁膜としてシリコン酸化膜とスピンオングラス膜（ＳＯＧ膜）とをこの順に積層し、プラズマエッチングにより絶縁膜の平坦化を行う半導体装置の製造方法及び装置に関する。
半導体装置の高集積化に伴い、層間絶縁膜を介して３次元的に配線する多層配線が採用されている。この多層配線では、配線パターンを精度よく形成するために、下地となる絶縁膜の平坦化が重要である。配線パターンはレジストマスクを用いて形成される。絶縁膜に段差があると、フォトリソグラフィーでレジストマスクを形成する際に、下地段差による反射光の影響で、レジストパターンに「細り」や「くびれ（ノッチ）」等のパターン不良が発生する。この結果、配線パターンを精度よく形成することができなくなる。
従来、絶縁膜の平坦化の手法としては、（１）高温処理することで段差を軽減する「熱フロー処理」、（２）ＢＰＳＧ膜等のシリコン酸化膜の上に犠牲膜としてＳＯＧ膜を形成し、全面エッチバックで平坦化する「エッチバック処理」、（３）化学的機械研磨により平坦化する「ＣＭＰ処理」がある。この中でも「エッチバック処理」が、平坦化手法として一般的に使用されている（特許文献１、２、３）。
図９（Ａ）〜（Ｄ）は従来のエッチバック処理の各工程を示す断面図である。従来のエッチバック処理では、図９（Ａ）に示すように、アルミニウム配線など回路パターン１０が形成された半導体基板１２上に、絶縁膜としてＢＰＳＧ膜１４を形成する。ＢＰＳＧ膜１４の表面には、回路パターン１０による段差が反映される。次に、図９（Ｂ）に示すように、ＢＰＳＧ膜１４上に、表面がほぼ平坦なＳＯＧ膜１６を形成し、プラズマエッチングによる平坦化を開始する。
Ａ-Ａ線でＳＯＧ膜１６からＢＰＳＧ膜１４が露出した後も、Ｂ-Ｂ線までエッチングを続けることで、図９（Ｃ）に示すように、ＢＰＳＧ膜１４が全面に露出し、その表面１４Ｂが平坦化される。図９（Ｄ）に示すように、平坦化された表面１４Ｂ上には、レジストマスク１８を精度よく形成することができる。
特開平５−５５１８１号公報 特開平６−２９４１４号公報 特開平９−２８３５１６号公報
しかしながら、従来の熱フロー処理では、絶縁膜の膜厚の均一化は図れるものの、微細パターンのレジストマスクを精度よく作製できるほど、平坦化の効果が得られない。また、エッチバック処理やＣＭＰ処理では、熱フロー処理に比べて平坦化の効果は大きいものの、絶縁膜の膜厚にバラツキが生じる。
図１０は絶縁膜の厚さのバラツキを示す部分断面図である。例えば、図１０に示すように、半導体基板１２上に回路パターン１０が形成された部分（段差部）と、半導体基板１２上に回路パターン１０が形成されていない部分（平坦部）とでは、絶縁膜の厚さが異なっている。このため、段差部に形成されるコンタクトホール２０のアスペクト比Ｌ20と、平坦部に形成されるコンタクトホール２２のアスペクト比Ｌ22とでは、その値が大きく異なる。なお、アスペクト比（Ｌ）とは、Ｌ＝膜厚ｄ／ホール径ｒで表される値である。膜厚（ホール深さ）ｄ、ホール径ｒは、図１１のように定義される。
即ち、絶縁膜の膜厚にバラツキがあると、段差部と平坦部とでアスペクト比が異なるコンタクトホールを形成しなければならず、絶縁膜の加工が難しくなる、という問題がある。特に、絶縁膜が厚い平坦部において、アスペクト比が大きい（深い）コンタクトホールを確実に形成するのは難しい。
また、エッチバック処理では、ＢＰＳＧ膜等のシリコン酸化膜が露出した後は、シリコン酸化膜から生じた酸素によりＳＯＧ膜のエッチング速度が速くなり、絶縁膜の平坦性が局所的に低下する、という問題もある。
本発明は、上記問題を解決すべく成されたものであり、本発明の目的は、回路パターンが形成された半導体基板上に積層された絶縁膜の平坦化を図ると共に、該絶縁膜の膜厚のバラツキを抑制することができる半導体装置の製造方法及び装置を提供することにある。
上記目的を達成するために本発明の半導体装置の製造方法は、回路パターンが形成された半導体基板上に、絶縁膜としてシリコン酸化膜とスピンオングラス膜（ＳＯＧ膜）とをこの順に積層し、プラズマエッチングによる前記絶縁膜の平坦化を開始し、エッチング中の酸素原子のプラズマ発光強度の時間変化を観測して、前記プラズマ発光強度が一定になった後再び増加し始める前記シリコン酸化膜の露出開始点を検出し、前記露出開始点又は前記露出開始点から所定時間内に、前記プラズマエッチングを終了する、ことを特徴としている。
上記の半導体装置の製造方法において、前記プラズマ発光強度が再び一定になる前記シリコン酸化膜の全面露出点より前に、前記プラズマエッチングを終了することが好ましい。また、前記シリコン酸化膜が、リン、ホウ素が添加されたシリコン酸化膜（ＢＰＳＧ膜）であることが好ましい。
上記目的を達成するために本発明の半導体装置の製造装置は、回路パターンが形成され、該回路パターン上に絶縁膜としてシリコン酸化膜とスピンオングラス膜（ＳＯＧ膜）とがこの順に積層された半導体基板に対し、プラズマエッチングを行うエッチング装置と、エッチング中の酸素原子のプラズマ発光強度の時間変化を観測する観測手段と、前記観測手段の観測結果に基づいて、前記プラズマ発光強度が一定になった後再び増加し始める前記シリコン酸化膜の露出開始点を検出する検出手段と、前記検出手段で検出された前記露出開始点又は前記露出開始点から所定時間内に、前記プラズマエッチングを停止する停止手段と、を備えたことを特徴としている。
本発明によれば、回路パターンが形成された半導体基板上に積層された絶縁膜の平坦化を図ると共に、該絶縁膜の膜厚のバラツキを抑制することができる、という効果がある。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
図１は本発明の実施の形態に係るエッチング装置の構成を示す概略図である。このエッチング装置３０は、反応性ガスを密閉する真空チャンバー３２を備えている。真空チャンバー３２には、反応性ガスを導入するガス導入口３４と、ガスを外部に排出するガス排出口３６と、が設けられている。
真空チャンバー３２内部には、被処理物３８を載置する平板状の下部電極４０と、この下部電極４０と対向するように平行に配置された平板状の上部電極４２と、が設けられている。下部電極４０は高周波電源（ＲＦ）４４に接続され、上部電極４２は接地されている。反応性ガスを導入して、高周波電源４４により下部電極４０に高周波電圧を印加することで、下部電極４０と上部電極４２との間（一点鎖線で囲んだ領域あたり）に、プラズマが発生する。
また、真空チャンバー３２の側壁には、エッチング中のプラズマ発光を観察するための観察窓４４が設けられている。観察窓４４の外側（光透過側）には、特定波長の光を透過するフィルター４６が配置されている。ここでは、酸素原子のプラズマ発光の光強度の時間変化を観察する。酸素原子のプラズマ発光の波長は、約７７７ｎｍである。従って、波長７７７ｎｍの光を透過するフィルター４６を配置する。フィルター４６の外側には、フィルター４６を透過した光を検出する光センサ４８が配置されている。光センサ４８は、プラズマ発光の光強度を検出し、電気信号に変換する。
光センサ４８は、アナログ/デジタル変換器５０を介して、コンピュータ５２に接続されている。光センサ４８から出力されたアナログ信号は、アナログ/デジタル変換器５０でデジタル信号に変換されて、コンピュータ５２に入力される。また、コンピュータ５２は、高周波電源４４の制御部（図示せず）に接続されており、制御信号により高周波電源４４をオン・オフする。
コンピュータ５２は、ＣＰＵ、ＲＯＭ、ＲＡＭ、及び外部機器に接続するための入出力ポートを備えている。ＣＰＵ、ＲＯＭ、ＲＡＭ、及び入出力ポートは、バスを介して相互に接続されている。ＲＯＭに記憶されたプログラムが、ワークエリアであるＲＡＭに読み込まれて実行される。ＣＰＵは、ＲＡＭに読み込まれたプログラムに基づいて動作する。ＲＯＭには、後述するエッチング制御処理を実行するプログラムが記憶されている。
コンピュータ５２は、これらの構成により、光センサ４８から酸素原子のプラズマ発光の光強度を表す電気信号を次々に取得し、エッチング中の酸素原子のプラズマ発光強度の時間変化を観測して、被処理物３８のエッチングを終了させるエッチング制御処理を実行する。エッチング制御処理については後述する。
次に、上記のエッチング装置３０を用いたエッチバック処理について説明する。図２（Ａ）〜（Ｅ）は本発明のエッチバック処理の各工程を示す断面図である。
まず、図２（Ａ）に示すように、アルミニウム配線など回路パターン１０が形成された半導体基板１２上に、絶縁膜としてＢＰＳＧ膜１４とＳＯＧ膜１６とがこの順に形成された被処理物３８を用意する。ＢＰＳＧ膜１４はほぼ一定の厚さで形成されており、ＢＰＳＧ膜１４の表面には回路パターン１０による段差が反映されている。ＳＯＧ膜１６は、ＢＰＳＧ膜１４の表面の段差を埋め、表面がほぼ平坦になるように形成されている。
次に、図２（Ｂ）に示すように、プラズマエッチングによる平坦化を開始する。上記の被処理物３８を、絶縁膜を表側にして真空チャンバー３２内の下部電極４０上に載置する。ガス導入口３４より真空チャンバー３２内に、例えば三フッ化メタン（ＣＨＦ３）と酸素（Ｏ２）を混合した「反応性ガス」を導入し、高周波電源４４をオンにして、下部電極４０と上部電極４２との間にプラズマを発生させる。これにより、半導体基板１２上の絶縁膜が表面からエッチングされる。
図２（Ｃ）に示すように、Ａ-Ａ線までエッチングされると、ＳＯＧ膜１６からＢＰＳＧ膜１４の一部が露出する。この露出面を１４Ａとする。ＢＰＳＧ膜１４の面１４Ａが露出する点が「露出開始点」である。従来のエッチバック処理では、ＢＰＳＧ膜１４の露出開始後もエッチングを継続し、ＢＰＳＧ膜１４の全面が露出するＢ-Ｂ線に到達した後に、エッチングを終了していた。ＢＰＳＧ膜１４の全面が露出する点が「全面露出点」である。これに対し、本実施の形態では、ＢＰＳＧ膜１４の露出開始後もエッチングを継続するが、ＢＰＳＧ膜１４の全面が露出するＢ-Ｂ線に到達する前に、Ｃ-Ｃ線でエッチングを終了する。
Ｃ-Ｃ線までエッチングされると、図２（Ｄ）に示すように、絶縁膜の表面には、ＢＰＳＧ膜１４の段差部の表面１４Ｃと、ＳＯＧ膜１６の表面１６Ｃとが露出する。これにより、ＢＰＳＧ膜１４の段差が軽減され、平坦化が図られる。図２（Ｅ）に示すように、残ったＳＯＧ膜１６は、例えばフッ酸（ＨＦ）によるウエットエッチング等、別の方法により除去することもできる。この場合は、ＢＰＳＧ膜１４の段差部の表面１４Ｃと、ＢＰＳＧ膜１４の平坦部の表面１４Ｄとが露出する。
図３は図２（Ｅ）に示す絶縁膜にコンタクトホールを形成した様子を示す図である。図２（Ｅ）に示すように、ＢＰＳＧ膜１４の全面が露出する前にエッチングを終了した場合には、半導体基板１２上に回路パターン１０が形成された部分（段差部）と、半導体基板１２上に回路パターン１０が形成されていない部分（平坦部）とで、絶縁膜の厚さのバラツキが抑制される。このため、図３に示すように、段差部に形成されるコンタクトホール２４のアスペクト比Ｌ2４と、平坦部に形成されるコンタクトホール２６のアスペクト比Ｌ2６とは、その値がほぼ等しくなる。
エッチングの進行状況は、観察窓４４、フィルター４６、及び光センサ４８を通して、酸素原子のプラズマ発光の光強度（以下、「発光強度」という。）の時間変化を観察することで、把握することができる。図４（Ａ）は従来のエッチバック処理における発光強度の時間変化を示すグラフであり、図４（Ｂ）は本発明のエッチバック処理における発光強度の時間変化を示すグラフである。
従来のエッチバック処理では、図４（Ａ）に示すように、発光強度は、高周波電源４４をオン（ＲＦ ＯＮ）にしてエッチングが開始されると、急激に増加して一定の値に到達し、その値を維持する。ＢＰＳＧ膜１４の一部が露出する「露出開始点」に到達すると、ＢＰＳＧ膜１４から生じた酸素により発光強度が増加する。発光強度は、ＢＰＳＧ膜１４の全面が露出する「全面露出点」まで増加し続け、一定の値に到達してその値を維持する。従来のエッチバック処理では、発光強度が再び一定になった後に、高周波電源４４をオフ（ＲＦ ＯＦＦ）にしてエッチングを終了していた。
本発明では、図４（Ｂ）に示すように、「露出開始点」を過ぎて「全面露出点」に到達する前に、高周波電源４４をオフ（ＲＦ ＯＦＦ）にしてエッチングを終了する。これにより、ＢＰＳＧ膜１４から生じた酸素により絶縁膜の平坦性が局所的に低下するという問題を回避して、絶縁膜の平坦化を図ると共に、該絶縁膜の膜厚のバラツキを抑制することができる。
図５はエッチング制御処理の処理ルーチンを示すフローチャートである。
コンピュータ５２は、図示しない入力装置から「エッチングの開始」が指示されると、エッチング制御処理のルーチンを開始する。なお、このとき既に、被処理物３８は下部電極４０上に載置され、反応性ガスはガス導入口３４より真空チャンバー３２内に導入されている。
まず、ステップ１００で、高周波電源４４をオンにする。これにより、エッチングが開始される。次に、ステップ１０２で、光センサ４８から酸素原子のプラズマ発光の光強度（発光強度）を表す電気信号を取得し、ＲＡＭに記憶する。次のステップ１０４で、前回取得した発光強度をＲＡＭから読み出し、前回取得した発光強度と今回取得した発光強度とから、発光強度の変化量を演算する。上述した通り、発光強度は、エッチングが開始されると、急激に増加して一定の値に到達しその値を維持するが、「露出開始点」に到達すると、再び急激に増加する。
次に、ステップ１０６で、発光強度の変化量から「露出開始点」に到達したか否かを判断する。「露出開始点」に到達していない場合には、否定判定してステップ１０２に戻り、発光強度の取得と、変化量の演算とを繰り返し行う。「露出開始点」に到達したと判断した場合には、肯定判定して次のステップ１０８に進む。
次に、ステップ１０８で、「露出開始点」から所定時間が経過したか否かを判断する。即ち、「全面露出点」に到達する前にエッチングが終了するように、「露出開始点」から所定時間後に「エッチング終点」を予め設定しておいて、「エッチング終点」に到達したか否かを判断する。このように「エッチング終点」を検出することを、「エッチング終点検出（ＥＰＤ：End Point Detection）」という。
所定時間が経過するまでステップ１０８を繰り返し、所定時間が経過した（「エッチング終点」に到達した）と判断した場合には、肯定判定して次のステップ１１０に進む。次のステップ１１０で、高周波電源４４をオフにする。これにより、エッチングが停止され、ルーチンが終了する。
以上説明した通り、本実施の形態では、回路パターンが形成された半導体基板上に、絶縁膜としてＢＰＳＧ膜とＳＯＧ膜とをこの順に積層し、ＢＰＳＧ膜の一部が露出する「露出開始点」に到達した後、ＢＰＳＧ膜の全面が露出する「全面露出点」に到達する前に、絶縁膜のエッチングを終了するので、ＢＰＳＧ膜から生じた酸素により絶縁膜の平坦性が局所的に低下するという問題を回避して、絶縁膜の平坦化を図ると共に、絶縁膜の膜厚のバラツキを抑制することができる。
上述した絶縁膜の平坦化により、絶縁膜上に配線パターンを形成するためのレジストマスクを精度よく形成することができる。ひいては、このレジストマスクを用いて配線パターンを精度よく形成することができる。また、絶縁膜の膜厚のバラツキを抑制することにより、段差部に形成されたコンタクトホールと平坦部に形成されたコンタクトホールとのアスペクト比の差が小さくなり、コンタクトホールを加工し易くなる。
また、酸素原子のプラズマ発光強度の時間変化を観測して、上記の「露出開始点」を検出し、この「露出開始点」を基準に「エッチング終点」を設定するＥＰＤ検出を行うので、ジャストタイムで且つ再現性よくエッチングを終了することができる。
なお、上記の実施の形態では、「露出開始点」から所定時間後に「エッチング終点」を設定する例について説明したが、「露出開始点」を「エッチング終点」としてもよい。
また、絶縁膜としてＢＰＳＧ膜を形成する例について説明したが、ＢＰＳＧ膜に代えて、他のＣＶＤ酸化シリコン膜を用いることもできる。
（実施例１）
アルミニウム配線など回路パターンが形成された半導体基板を用意した。この半導体基板は、３００ｎｍ程度の段差を有している。この半導体基板上に、絶縁膜としてＢＰＳＧ膜を膜厚５００ｎｍで形成した。ＢＰＳＧ膜はほぼ一定の厚さで、ＢＰＳＧ膜の表面には、回路パターンによる段差が反映されている。次に、ＢＰＳＧ膜上にＳＯＧ膜を形成した。ＳＯＧ膜は、ＢＰＳＧ膜の表面の段差を埋め、表面がほぼ平坦になるように形成されている。ＳＯＧ膜は、最も厚い部分で膜厚が約４５０ｎｍであり、最も薄い部分で膜厚が約１５０ｎｍである。
図１に図示したのと同じ構成のエッチング装置を用い、ＢＰＳＧ膜とＳＯＧ膜とが形成された半導体基板を、真空チャンバー内の下部電極上に載置した。三フッ化メタン（ＣＨＦ３）と酸素（Ｏ２）を混合した反応性ガスを導入し、高周波電圧を印加してプラズマを発生させ、プラズマエッチングを開始した。酸素原子のプラズマ発光強度の時間変化を観測して、ＥＰＤ検出により、ＢＰＳＧ膜の一部が露出する「露出開始点」から所定時間の経過後に、エッチングを終了した。
半導体基板をエッチング装置から取り出し、絶縁膜の膜厚などをエリプソメータにより計測した。ＳＯＧ膜の表面から約２００ｎｍまでが、エッチングにより除去されていた。エッチングで露出した表面は平坦化され、段差は約２５０ｎｍにまで低減されていた。エッチング後の絶縁膜は、最も厚い部分で膜厚が約５００ｎｍであり、最も薄い部分で膜厚が約４５０ｎｍである。
絶縁膜の平坦化処理が行われた半導体基板上に、厚さ９６０ｎｍのレジストパターンを形成し、走査電子顕微鏡（SEM，Scanning Electron Microscope）により表面観察を行った。段差観察のために、レジストパターンが形成された絶縁膜の表面を斜め上から見たのが、図６（Ａ）に示す断面ＳＥＭ写真である。白い部分が絶縁膜の表面であり、絶縁膜上には、直線状のレジストパターンが２列平行に形成されている。
また、ノッチ発生箇所（１）の観察のために、上記表面を真上から見たのが、図６（Ｂ）に示す表面ＳＥＭ写真であり、斜め上から見たのが、図６（Ｃ）に示す断面ＳＥＭ写真である。同様に、ノッチ発生箇所（２）の観察のための、表面ＳＥＭ写真が図６（Ｄ）であり、断面ＳＥＭ写真が図６（Ｅ）である。黒っぽい部分が凸部であり、白っぽい部分が凹部である。
（比較例１）
アルミニウム配線など回路パターンが形成された半導体基板を用意した。この半導体基板は、実施例１と同じものを用いた。この半導体基板上に、絶縁膜としてＢＰＳＧ膜を膜厚５００ｎｍで形成した。ＢＰＳＧ膜はほぼ一定の厚さで、ＢＰＳＧ膜の表面には、回路パターンによる段差が反映されている。
ＢＰＳＧ膜が形成された半導体基板に、窒素雰囲気下、温度８５０℃〜９５０℃、時間１５分〜３０分の条件で、熱フローによる絶縁膜の平坦化処理を実施した。絶縁膜の膜厚などをエリプソメータにより計測した。ＢＰＳＧ膜の表面には、依然として３００ｎｍ程度の段差が残っていた。
熱フローによる絶縁膜の平坦化処理が行われた半導体基板上に、実施例１と同じ厚さのレジストパターンを形成し、ＳＥＭにより表面観察を行った。段差観察のために、レジストパターンが形成された絶縁膜の表面を斜め上から見たのが、図７（Ａ）に示す断面ＳＥＭ写真である。また、ノッチ発生箇所（１）の観察のために、上記表面を真上から見たのが、図７（Ｂ）に示す表面ＳＥＭ写真であり、斜め上から見たのが、図７（Ｃ）に示す断面ＳＥＭ写真である。同様に、ノッチ発生箇所（２）の観察のための、表面ＳＥＭ写真が図７（Ｄ）であり、断面ＳＥＭ写真が図７（Ｅ）である。
（比較例２）
実施例１と同様にして、回路パターンが形成された半導体基板上に、ＢＰＳＧ膜とＳＯＧ膜とを形成した。図１に図示したのと同じ構成のエッチング装置を用い、ＢＰＳＧ膜とＳＯＧ膜とが形成された半導体基板を、真空チャンバー内の下部電極上に載置した。実施例１と同様に、三フッ化メタン（ＣＨＦ３）と酸素（Ｏ２）を混合した反応性ガスを導入し、高周波電圧を印加してプラズマを発生させ、プラズマエッチングを開始した。酸素原子のプラズマ発光強度の時間変化を観測して、ＢＰＳＧ膜の全面が露出する「全面露出点」経過後に、エッチングを終了した。
半導体基板をエッチング装置から取り出し、絶縁膜の膜厚などをエリプソメータにより計測した。ＳＯＧ膜の表面から約４５０ｎｍまでが、エッチングにより除去されていた。エッチングで露出した表面は平坦化され、段差は略０ｎｍにまで低減されていた。エッチング後の絶縁膜は、最も厚い部分で膜厚が約５００ｎｍであり、最も薄い部分で膜厚が約２００ｎｍである。
絶縁膜の平坦化処理が行われた半導体基板上に、実施例１と同じ厚さのレジストパターンを形成し、ＳＥＭにより表面観察を行った。段差観察のために、レジストパターンが形成された絶縁膜の表面を斜め上から見たのが、図８（Ａ）に示す断面ＳＥＭ写真である。また、ノッチ発生箇所（１）の観察のために、上記表面を真上から見たのが、図８（Ｂ）に示す表面ＳＥＭ写真であり、斜め上から見たのが、図８（Ｃ）に示す断面ＳＥＭ写真である。同様に、ノッチ発生箇所（２）の観察のための、表面ＳＥＭ写真が図８（Ｄ）であり、断面ＳＥＭ写真が図８（Ｅ）である。
平坦化処理後の絶縁膜の厚さは、ＥＰＤ検出により「露出開始点」から所定時間の経過後にエッチングを終了した場合（実施例１、以下「ＥＢジャスト処理」という。）では、最も厚い部分で膜厚が約５００ｎｍであり、最も薄い部分で膜厚が約４５０ｎｍである。「全面露出点」経過後にエッチングを終了した場合（比較例２、以下「ＥＢ後処理」という。）では、最も厚い部分で膜厚が約５００ｎｍであり、最も薄い部分で膜厚が約２００ｎｍである。
このことから、「ＥＢジャスト処理」した実施例１では、「ＥＢ後処理」した比較例２に比べて、絶縁膜の膜厚のバラツキが抑制されていることが分かる。絶縁膜の膜厚のバラツキを抑制することにより、段差部に形成されたコンタクトホールと平坦部に形成されたコンタクトホールとのアスペクト比の差が小さくなり、コンタクトホールを加工し易くなる。
ＳＥＭ観察の結果から分かるように、「ＥＢジャスト処理」した実施例１（図６（Ａ））では、「ＥＢ後処理」した比較例２（図８（Ａ））よりも、レジストパターンへの絶縁膜の段差の影響が僅かに残る。しかしながら、熱フロー処理した比較例１（図７（Ａ））に比べると、絶縁膜の段差の影響は格段に低減されている。
また、ノッチ発生箇所（１）のＳＥＭ観察の結果から分かるように、熱フロー処理した比較例１（図７（Ｂ）及び（Ｃ））では、パターンの一部が欠け、「ノッチ」が発生しているが、「ＥＢジャスト処理」した実施例１（図６（Ｂ）及び（Ｃ））では、パターンが精度よく形成されている。「ＥＢ後処理」した比較例２（図８（Ｂ）及び（Ｃ））と比較しても、パターン精度の点では遜色がない。
また、ノッチ発生箇所（２）のＳＥＭ観察の結果から分かるように、熱フロー処理した比較例１（図７（Ｄ）及び（Ｅ））では、パターン凸部の角が崩れて側面がガタガタになり、「ノッチ」が発生しているが、「ＥＢジャスト処理」した実施例１（図６（Ｄ）及び（Ｅ））では、パターンが精度よく形成されている。「ＥＢ後処理」した比較例２（図８（Ｄ）及び（Ｅ））と比較しても、パターン精度の点では遜色がない。
これらＳＥＭ観察の結果から分かるように、「ＥＢジャスト処理」した実施例１では、絶縁膜の平坦化により、熱フロー処理した比較例１に比べて、絶縁膜上にレジストパターンを精度よく形成することができる。また、レジストパターンの作製精度は、「ＥＢ後処理」した比較例２と同等である。
以上の通り、「ＥＢジャスト処理」した実施例１では、絶縁膜の平坦化が図られると共に、絶縁膜の膜厚のバラツキが抑制されていることが分かる。これに対し、熱フロー処理した比較例１では、絶縁膜の平坦化が不十分であり、「ＥＢ後処理」した比較例２では、絶縁膜の膜厚のバラツキが生じている。
本発明の実施の形態に係るエッチング装置の構成を示す概略図である。 （Ａ）〜（Ｅ）は本発明のエッチバック処理の各工程を示す断面図である。 図２（Ｅ）に示す絶縁膜にコンタクトホールを形成した様子を示す図である。 （Ａ）は従来のエッチバック処理における酸素原子のプラズマ発光強度の時間変化を示すグラフであり、（Ｂ）は本発明のエッチバック処理における酸素原子のプラズマ発光強度の時間変化を示すグラフである。 エッチング制御処理の処理ルーチンを示すフローチャートである。 （Ａ）〜（Ｅ）は実施例１の絶縁膜の表面のＳＥＭ写真である。 （Ａ）〜（Ｅ）は比較例１の絶縁膜の表面のＳＥＭ写真である。 （Ａ）〜（Ｅ）は比較例２の絶縁膜の表面のＳＥＭ写真である。 （Ａ）〜（Ｄ）は従来のエッチバック処理の各工程を示す断面図である。 図９（Ｃ）に示す絶縁膜の厚さのバラツキを示す部分断面図である。 コンタクトホールのアスペクト比の算出要素を定義するための図である。
符号の説明
１０ 回路パターン
１２ 半導体基板
１４ ＢＰＳＧ膜
１６ ＳＯＧ膜
１８ レジストマスク
２０ コンタクトホール
２２ コンタクトホール
２４ コンタクトホール
２６ コンタクトホール
３０ エッチング装置
３２ 真空チャンバー
３４ ガス導入口
３６ ガス排出口
３８ 被処理物
４０ 下部電極
４２ 上部電極
４４ 観察窓
４４ 高周波電源
４６ フィルター
４８ 光センサ
５０ アナログ/デジタル変換器
５２ コンピュータ

Claims (4)

  1. 回路パターンが形成された半導体基板上に、絶縁膜としてシリコン酸化膜とスピンオングラス膜（ＳＯＧ膜）とをこの順に積層し、
    プラズマエッチングによる前記絶縁膜の平坦化を開始し、
    エッチング中の酸素原子のプラズマ発光強度の時間変化を観測して、前記プラズマ発光強度が一定になった後再び増加し始める前記シリコン酸化膜の露出開始点を検出し、
    前記露出開始点又は前記露出開始点から所定時間内に、前記プラズマエッチングを終了する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記プラズマ発光強度が再び一定になる前記シリコン酸化膜の全面露出点より前に、前記プラズマエッチングを終了することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記シリコン酸化膜が、リン、ホウ素が添加されたシリコン酸化膜（ＢＰＳＧ膜）であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 回路パターンが形成され、該回路パターン上に絶縁膜としてシリコン酸化膜とスピンオングラス膜（ＳＯＧ膜）とがこの順に積層された半導体基板に対し、プラズマエッチングを行うエッチング装置と、
    エッチング中の酸素原子のプラズマ発光強度の時間変化を観測する観測手段と、
    前記観測手段の観測結果に基づいて、前記プラズマ発光強度が一定になった後再び増加し始める前記シリコン酸化膜の露出開始点を検出する検出手段と、
    前記検出手段で検出された前記露出開始点又は前記露出開始点から所定時間内に、前記プラズマエッチングを停止する停止手段と、
    を備えたことを特徴とする半導体装置の製造装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019212839A (ja) * 2018-06-07 2019-12-12 株式会社ディスコ ウェーハの加工方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102455081B (zh) * 2010-10-20 2014-05-07 海洋王照明科技股份有限公司 基于电子隧穿的制冷器及使用该制冷器的led照明装置
US10528540B2 (en) 2015-05-11 2020-01-07 AtScale, Inc. Dynamic aggregate generation and updating for high performance querying of large datasets
US10467250B2 (en) * 2015-12-14 2019-11-05 AtScale, Inc. Data model design collaboration using semantically correct collaborative objects
US10185607B1 (en) 2017-07-23 2019-01-22 AtScale, Inc. Data statement monitoring and control

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140366A (ja) * 1992-10-26 1994-05-20 Kawasaki Steel Corp 有機ｓｏｇ膜のエッチング終点検出方法
JPH06310504A (ja) * 1993-04-27 1994-11-04 Nec Corp 絶縁膜の構造とその製造方法
JPH07147279A (ja) * 1993-11-24 1995-06-06 Kawasaki Steel Corp 多層配線構造を有する半導体装置の製造方法
JPH10335309A (ja) * 1997-05-29 1998-12-18 Sony Corp プラズマ処理システム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2913918B2 (ja) * 1991-08-26 1999-06-28 日本電気株式会社 半導体装置の製造方法
US5496774A (en) * 1993-12-01 1996-03-05 Vlsi Technology, Inc. Method improving integrated circuit planarization during etchback
JP3766991B2 (ja) * 1995-10-20 2006-04-19 株式会社日立製作所 プラズマ処理の終点検出方法及び装置、並びに本検出方法及び装置を用いた半導体製造方法及び装置
US6060328A (en) * 1997-09-05 2000-05-09 Advanced Micro Devices, Inc. Methods and arrangements for determining an endpoint for an in-situ local interconnect etching process
US6475917B1 (en) * 1999-10-28 2002-11-05 Taiwan Semiconductor Manufacturing Company Method to reduce the metal TiN ARC damage in etching back process
JP4634874B2 (ja) * 2005-06-28 2011-02-16 株式会社東芝 磁気記録媒体の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140366A (ja) * 1992-10-26 1994-05-20 Kawasaki Steel Corp 有機ｓｏｇ膜のエッチング終点検出方法
JPH06310504A (ja) * 1993-04-27 1994-11-04 Nec Corp 絶縁膜の構造とその製造方法
JPH07147279A (ja) * 1993-11-24 1995-06-06 Kawasaki Steel Corp 多層配線構造を有する半導体装置の製造方法
JPH10335309A (ja) * 1997-05-29 1998-12-18 Sony Corp プラズマ処理システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019212839A (ja) * 2018-06-07 2019-12-12 株式会社ディスコ ウェーハの加工方法

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