JP2009004559A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】第一ゲート電極11、第一ゲート絶縁膜12、第一半導体膜13、第一ソース電極14および第一ドレイン電極15を含む第一トランジスタ10と、第二ゲート電極21、第二ゲート絶縁膜22、第二半導体膜23、第二ソース電極24および第二ドレイン電極25を含む第二トランジスタ20と、を備え、第一半導体膜13がp型有機半導体材料を含み、第二半導体膜23がn型有機半導体材料を含み、第一ゲート電極11と第二ゲート電極21とが電気的に接続され、第一ドレイン電極15と第二ドレイン電極25とが電気的に接続され、第一ゲート絶縁膜12の膜厚T1が、第二ゲート絶縁膜22の膜厚T2よりも大きいことを特徴とする。
【選択図】図2
Description
例えば、CMOSインバータ回路ではp型FETとn型FETという2種類のFETから構成される。p型有機FETはゲート電圧とドレイン電圧がソース電圧を基準として負の領域で動作する。一方、n型有機FETではゲート電圧とドレイン電圧がソース電圧を基準として正の領域で動作する。p型有機FETの特性とn型有機FETの出力特性は、電圧の絶対値で比較してできる限り一致していることが望ましい。特に、ドレイン電流の対称性が要求される。
ドレイン電流はチャネル幅に比例する。したがって、従来、各有機FETの特性の調整は有機FETのチャネル幅で行なっていた。しかし、この方法では大きなドレイン電流を得るためには広いチャネル幅が必要になり、微細化、集積化が困難になる。
また、有機半導体材料やソースやドレインの電極材料を変えても有機FETの特性は調整できる。しかし、何種類もの異なる材料を用いることでプロセスが複雑化し、合理的ではない。
したがって、半導体装置の出力特性の対称性を改善し、出力電圧特性の良好な半導体装置を得ることができる。また、チャネル幅やチャネル長を調整する必要が無いので、半導体装置を小型化することができ、半導体装置の微細化、集積化が可能になる。
このように構成することで、第一トランジスタと第二トランジスタのドレイン電極同士を電気的に接続して出力電極とする際に、出力電極の面積を縮小させ、半導体装置の微細化、高集積化を実現することができる。
このように構成することで、第一トランジスタに対する電界効果を小さくし、出力特性のバランスを改善することができる。
このように構成することで、タンタルの表面を酸化させて第一および第二ゲート絶縁膜を形成することができる。したがって、ゲート絶縁膜の形成が容易で、製造設備も簡略化することができる。また、第一および第二ゲート絶縁膜は酸化タンタルによって形成されているので、欠陥が少なく、緻密で高品質なゲート絶縁膜となる。
このように製造することで、第一トランジスタの第一ゲート絶縁膜の膜厚を第二トランジスタの第二ゲート絶縁膜の膜厚よりも大きくすることができる。
このように製造することで、第一トランジスタの第一ゲート絶縁膜の膜厚を第二トランジスタの第二ゲート絶縁膜の膜厚よりも大きくすることができる。
このように製造することで、第一トランジスタおよび第二トランジスタのゲート電極同士を電気的に接続するための部分は酸化されず、ゲート絶縁膜の非形成部となる。したがって、ゲート電極同士を電気的に接続する際に、ゲート絶縁膜の非形成部同士を接続することができる。したがって、ゲート絶縁膜を除去する必要が無く、製造工程を簡略化し、生産性を向上させることができる。
このように製造することで、第一トランジスタおよび第二トランジスタのゲート電極同士を電気的に接続するための部分は酸化されず、ゲート絶縁膜の非形成部となる。そのため、ゲート電極同士を電気的に接続する配線を形成する際に、ゲート絶縁膜の非形成部同士を接続することができる。したがって、ゲート絶縁膜を除去する必要が無く、製造工程を簡略化し、生産性を向上させることができる。
このように製造することで、第一および第二ゲート電極表面に形成された第一および第二ゲート絶縁膜を除去し、第一および第二ゲート電極を露出させることができる。そして、第一および第二ゲート電極を露出させた部分に配線を形成することで、第一トランジスタと第二トランジスタのゲート電極同士を電気的に接続することができる。
図1および図2に示すように、半導体装置100は、基板1上に第一トランジスタ(以下、p型有機FET10という)と第二トランジスタ(以下、n型有機FET20という)からなるCMOSインバータ回路30を備えている。基板1は、例えば、ガラス等の電気絶縁材料によって形成されている。p型有機FET10およびn型有機FET20は、それぞれ、基板1上に形成されたp型用ゲート電極11およびn型用ゲート電極21を備えている。各ゲート電極11,21は、例えば、タンタルによって形成されている。
図2に示すように、p型用ゲート絶縁膜12の膜厚T1は、n型用ゲート絶縁膜22の膜厚T2よりも大きくなるように形成されている。各ゲート絶縁膜12,22は、例えば、酸化タンタルによって形成されている。ここで、p型用ゲート絶縁膜12の膜厚T1は、例えば、約400nmであり、n型用ゲート絶縁膜22の膜厚T2は、例えば、約133nmとなるように形成されている。
接続部11a,21aは、p型用ゲート電極11およびn型用ゲート電極21に跨って形成された配線31によって電気的に接続され、半導体装置100の入力電極101を構成している。配線31は、アルミニウムと金が順次積層されて形成されている。
ここで、p型用ソース電極14およびp型用ドレイン電極15は、例えば、金によって形成されている。また、n型用ソース電極24、n型用ドレイン電極25は、例えば、アルミニウムによって形成されている。
図1および図2に示すように、p型有機FET10およびn型有機FET20を備えたCMOSインバータ回路30において、n型用ソース電極24を接地し、p型用ソース電極14に正の電源電圧VDDを印加する。電源電圧VDDを約10Vとし、入力電極101に約0〜10Vの入力電圧Vinを印加し、出力電極102からの出力電圧Voutを測定することで、図3に示す出力特性を得た。
ここで、n型半導体膜23に用いられているAC5F6pmの電界効果移動度は約10−3cm2/Vs程度であり、p型半導体膜に用いられているBP3Tの電界効果移動度より、およそ1桁のオーダーで小さくなっている。
また、p型用ゲート絶縁膜12およびn型用ゲート絶縁膜22はそれぞれ酸化タンタルによって形成され、膜厚T1,T2は、それぞれ約400nmおよび約133nmとなるように形成されている。
したがって、本実施形態によれば、CMOSインバータ回路30の反転電圧VRを入力電圧Vinの最小値と最大値の略中間値として、出力特性の対称性が良好な半導体装置100を得ることができる。これにより、ON/OFFのマージンを拡大し、半導体装置100の設計の自由度を向上させることができる。
また、p型有機FET10のチャネル幅W1がn型有機FET20のチャネル幅W2よりも小さいので、p型有機FET10の電界効果を小さくし、CMOSインバータ回路30の出力特性のバランスを改善することができる。
次に、この実施の形態の半導体装置の製造方法について説明する。
まず、基板1の表面に、例えば、スパッタ法等によりタンタル膜を形成する。次いで、形成したタンタル膜を、例えば、フォトリソグラフィ法、ドライエッチング法等によりパターニングして、図4(a)に示すように、p型用ゲート電極11およびn型用ゲート電極21を形成する。これにより、p型用ゲート電極11およびn型用ゲート電極21は電気的に独立した状態になる。
したがって、約70Vの陽極酸化電圧Vを印加することによって、n型用ゲート電極21の表面には約133nmの膜厚T2のn型用ゲート絶縁膜22が形成される。このとき、陽極酸化電源53の陰極53nに接続されたp型用ゲート電極11の表面、および、陽極酸化電解液52の液面上52sに露出された接続部21aは酸化されない。
これにより、接続部11aを除くp型用ゲート電極11の表面には、約400nmのp型用ゲート絶縁膜12が形成される。
次いで、図4(d)に示すように、n型半導体膜23上に、例えば、マスク蒸着法等により、n型用ソース電極24およびn型用ドレイン電極25を形成する。同時に、図1に示すように、p型用ゲート電極11の接続部11aとn型用ゲート電極21の接続部21aを跨ぐように、配線31の下層側を形成する。
すなわち、上述のように接続部11a,21aが陽極酸化時に陽極酸化電解液52に浸漬されないようにしたことで、接続部11a,21aの表面の導電性を維持し、p型用ゲート電極11とn型用ゲート電極21を電気的に接続することができる。したがって、製造工程を簡略化し、生産性を向上させることができる。
次に、上述の実施の形態の半導体装置100に対する比較例について、図1を援用し、図6および図7を用いて説明する。本比較例では上述の実施の形態で説明した半導体装置100と、p型用ゲート絶縁膜12’とn型用ゲート絶縁膜22’の膜厚T1’,T2’が等氏くなるように形成されている点で異なっている。その他の点は上述の実施の形態と同様であるので、同一の部分には同一の符号を付して説明は省略する。
上述の実施の形態と同様に、n型用ソース電極24を接地し、p型用ソース電極14に正の電源電圧VDDを印加する。電源電圧VDDを約10Vとし、入力電極101に約0〜10Vの入力電圧Vinを印加し、出力電極102からの出力電圧Voutを測定することで、図7に示す出力特性を得た。
両者のON電流を等しくするためには、n型有機FET10’のゲート電圧の絶対値をp型有機FET20’のゲート電圧の絶対値よりも大きくしなければならない。
このため、図7に示すように、反転電圧VRは、入力電圧Vinの最小値と最大値の中間値から、最大値側に大きくずれた7.2Vとなり、上述の実施の形態と比較して、出力特性の対称性が劣化する。
例えば、上述の実施の形態で説明した半導体装置の製造方法では、印加する陽極酸化電圧の大きさでゲート絶縁膜の膜厚を制御しているが、陽極酸化電圧を一定にして、酸化時間を制御することで膜厚を制御してもよい。この場合、p型用ゲート電極の陽極酸化電圧の印加時間をn型用ゲート電極の陽極酸化電圧の印加時間よりも長くすることで、p型用ゲート絶縁膜の膜厚をn型用ゲート絶縁膜の膜厚よりも大きくすることができる。
したがって、この方法によれば、各ゲート電極を電気的に接続する工程において、基板上にp型有機FETおよびn型有機FETがそれぞれ複数形成されている場合に、上述の実施の形態で説明した方法と比較して、各接続部の酸化をより確実に防止することができる。
Claims (10)
- 第一ゲート電極、第一ゲート絶縁膜、第一半導体膜、第一ソース電極および第一ドレイン電極を含む第一トランジスタと、
第二ゲート電極、第二ゲート絶縁膜、第二半導体膜、第二ソース電極および第二ドレイン電極を含む第二トランジスタと、を備え、
前記第一半導体膜がp型有機半導体材料を含み、
前記第二半導体膜がn型有機半導体材料を含み、
前記第一ゲート電極と前記第二ゲート電極とが電気的に接続され、
前記第一ドレイン電極と前記第二ドレイン電極とが電気的に接続され、
前記第一ゲート絶縁膜の膜厚が、前記第二ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。 - 前記第一ドレイン電極の一部と前記ドレイン電極の一部とが積層されていることを特徴とする請求項1記載の半導体装置。
- 前記第一トランジスタのチャネル幅が前記第二トランジスタのチャネル幅よりも小さいことを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第一および第二ゲート電極はタンタルを含み、前記第一および第二ゲート絶縁膜は酸化タンタルを含むことを特徴とする請求項1ないし請求項3のいずれか一項に記載の半導体装置。
- 第一ゲート電極、第一ゲート絶縁膜、第一半導体膜、第一ソース電極および第一ドレイン電極を含む第一トランジスタと、第二ゲート電極、第二ゲート絶縁膜、第二半導体膜、第二ソース電極および第二ドレイン電極を含む第二トランジスタと、を備える半導体装置の製造方法であって、
基板上に前記第一ゲート電極と、前記第二ゲート電極と、を形成する工程と、
陽極酸化法により、前記第二ゲート電極の表面を酸化して第二ゲート絶縁膜を形成すると共に、前記第一ゲート電極の表面を酸化して、前記第二ゲート絶縁膜の膜厚よりも膜厚の大きい第一ゲート絶縁膜を形成する工程と、
前記第一ゲート絶縁膜上にp型有機半導体材料を含む第一半導体膜を形成すると共に、前記第二ゲート絶縁膜上にn型有機半導体材料を含む第二半導体膜を形成する工程と、
前記第一半導体膜上に前記第一ソース電極を、第二半導体膜上に前記第二ソース電極をそれぞれ形成すると共に、前記第一ドレイン電極と前記第二ドレイン電極とが電気的に接続されるように、前記第一半導体膜上に第一ドレイン電極を、前記第二半導体膜上に第二ドレイン電極を、それぞれ形成する工程と、
前記第一ゲート電極と前記第二ゲート電極とを電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第一および第二ゲート絶縁膜を形成する工程において、前記第一ゲート電極に、前記第二ゲート電極よりも大きい陽極酸化電圧を印加することを特徴とする請求項5記載の半導体装置の製造方法。
- 前記第一および第二ゲート絶縁膜を形成する工程において、前記第一ゲート電極に、前記第二ゲート電極よりも長時間、陽極酸化電圧を印加することを特徴とする請求項5記載の半導体装置の製造方法。
- 前記第一および第二ゲート絶縁膜を形成する工程において、前記第一および第二ゲート電極同士を電気的に接続するための部分を除いて、前記第一および第二ゲート電極を電解液に浸漬し、前記第一および第二ゲート電極を前記電解液中で前記陽極酸化法により酸化して前記第一および第二ゲート絶縁膜を形成し、
前記第一および第二ゲート電極を電気的に接続する工程において、前記第一および第二ゲート電極の表面の前記第一および第二ゲート絶縁膜の非形成部に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする請求項5ないし請求項7のいずれか一項に記載の半導体装置の製造方法。 - 前記第一および第二ゲート絶縁膜を形成する工程において、前記第一および第二ゲート電極の表面の前記第一および第二ゲート電極同士を電気的に接続するための部分にそれぞれマスクを形成し、前記第一および第二ゲート電極を前記電解液に浸漬し、前記電解液中で前記陽極酸化法により前記第一および第二ゲート電極表面の前記マスクの非形成部を前記電解液中で酸化して前記第一および第二ゲート絶縁膜を形成し、
前記第一および第二ゲート電極を電気的に接続する工程において、前記マスクを除去して前記第一および第二ゲート電極の表面を露出させ、前記第一および第二ゲート電極の表面に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする請求項5ないし請求項7のいずれか一項に記載の半導体装置の製造方法。 - 前記第一および第二ゲート電極を電気的に接続する工程において、前記第一および第二ゲート絶縁膜の一部をエッチングにより除去し、前記エッチングにより露出した前記第一および第二ゲート電極の表面に前記第一および第二ゲート電極同士を電気的に接続する配線を形成することを特徴とする請求項5ないし請求項7のいずれか一項に記載の半導体装置の製造方法。
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