JP2008529415A - サンプルホールド装置 - Google Patents

Abstract

取得回路および平均回路が提供され、これは、サンプリングフェーズ位相の間に、サンプルブロック４、６のキャパシタが、入力信号をサンプリングし、保持するために順番に入力信号に接続され、そして隔離される。そしてキャパシタは、サンプル値の平均が得られるように、重ね合わせ／平均化構成体に接続される。

Description

本発明は、信号をサンプリングするための方法及び装置に関する。

データ取得システムにおいて、アナログ領域とデジタル領域の変換を実行することはよく行われている。通常これは、入力信号をある時間的瞬間にサンプリングして、アナログからデジタルへの変換プロセスが実行される間これを保持（ホールド）することによって行われる。理想的なサンプルホールド処理は、瞬間的に信号値の「スナップショット」をとる。このような入力信号のサンプルには、信号値に加えて瞬間的なノイズ値が含まれるであろう。これは、アナログ領域からデジタル領域への変換の正確さに影響を与えうる。ノイズの影響を低減するために、信号の複数のサンプルをとり、各サンプルをデジタル化して平均値を数学的に得ることが知られている。しかし、この方法は、比例的に速いアナログデジタル変換器が必要となる。

本発明の第１の観点によると、サンプルホールド装置であって：
第１のサンプリング時間の間に第１の入力信号をサンプリングし、第１のサンプリング時間の終了後に第１の入力信号の第１のサンプルを保持するように構成された第１のサンプリング構成体；および
第２の（すなわち第１のサンプリング時間とは異なる）サンプリング時間の間に第１の入力信号をサンプリングし、第２のサンプリング時間の終了後に第１の入力信号の第２のサンプルを保持するように構成された第２のサンプリング構成体を具備し、
第１および第２のサンプリング構成体が、第１の出力時間の間に第１および第２のサンプルを重ね合わせ構成体に出力するようさらに構成されてなる、前記サンプルホールド装置が提供される。

したがって、複数のサンプリング構成体、つまり事実上個々のサンプルホールド回路を用意すること、そして入力信号の複数のサンプルを異なる時点において取得すること、およびサンプルホールド回路が平均サンプル値のアナログ代表値が導出されるような手法でそれらのサンプル値を同時に出力することが可能である。この平均は、第１および第２のサンプルのみを取る装置の場合には、実際の数値平均でもよく、このとき平均は第１の値と第２の値の間にある。しかしながら、スケーリング因子（scaling factor）を導入すると、この「平均」は、単に第１の値と第２の値を足し合わせることによって得ることができることがわかるであろう。この場合、第１の値と第２の値との和は、定義により平均値の２倍となる。このアナログ代表値は、複数のサンプルを取ってデジタル化し、デジタル領域で平均化する従来技術において必要な対応する変換器ほど速い必要がない、アナログデジタル変換器によってデジタル領域に変換可能である。

各サンプリング構成体は、複数の電子的に制御されるスイッチと関連するサンプリングキャパシタを含んでいる。

サンプリング構成体内にあり、キャパシタと関連するスイッチを考えると、サンプリングスイッチと考えることもできる第１のスイッチが、キャパシタのサンプリング時間の間にキャパシタの第１のプレートを入力信号ラインに接続するが、そうでないときには、キャパシタの第１のプレートを入力信号ラインから隔離するために設けられる。第１の出力スイッチが設けられ、第１の出力時間の間にキャパシタの第１のプレートを第１の出力節点に接続するが、そうでないときには、キャパシタの第１のプレートを第１の出力節点から隔離する。本発明のいくつかの態様においては、これらの２つのスイッチのみが必要であり、キャパシタの第２のプレートは基準または接地レールに永久的につながれうる。しかしながら、本発明の好適な態様では２つのさらなるスイッチが設けられる。「基準」スイッチと考えることができる第３のスイッチが設けられ、サンプルスイッチがキャパシタの第１のプレートを信号入力ラインに接続する間に、キャパシタの第２のプレートを接地または基準ラインに選択的に接続し、そうでないときには、キャパシタの第２のプレートを接地または基準ラインから隔離する。第１の出力時間の間のみ、キャパシタの第２のプレートを第２の出力節点に選択的に接続し、そうでないときはキャパシタの第２のプレートを第２の出力節点から隔離された状態を保持するために、第２の出力スイッチを設けてもよい。

１〜Ｎが付された、信号のＮ個のサンプルを取るために構成されたＮ個のサンプリング構成体を具備する態様において、第１のサンプリング時間の際に、第１のサンプリングが一体のキャパシタによって入力信号がサンプリングされるように、第１のサンプリング構成体のサンプリングスイッチおよび基準スイッチが閉じる（低インピーダンス状態になる）。第１のサンプリング時間の終わりに、サンプリングされた信号をキャパシタ上に保持するように、第１のサンプリング構成体のサンプリングスイッチおよび基準スイッチが開く（高インピーダンス状態になる）。第２のサンプリング時間の間に、第２のサンプリング構成体のサンプリングスイッチおよび基準スイッチが閉じて、第２のサンプリングブロックのキャパシタ上に入力信号をサンプリングする。第２のサンプリング時間の終わりにこれらのスイッチが開いて、サンプリングされた信号を保持する。このプロセスは、Ｎ個のサンプリング構成体のすべてが信号をサンプリングするまで繰り返すようにしてもよい。

好ましくはサンプリング時間は離散的である。しかしながら、サンプリング時間が「重複する」ようにしてもよい。

好ましくは本発明の第１の態様において、第１および第２（またはさらなる）サンプリング構成体のキャパシタは、キャパシタ間の荷電再分配により第１の出力節点における電圧が第１の信号のサンプリングされた値の平均となるように第１の出力時間の間、並列に接続されている。

好ましくは、キャパシタは、所定のエラーマージン内で同様の値を有する。製造者は、電子スイッチを介して互いに選択的に接続されうる複数のキャパシタによって各キャパシタを組み立てることを選択することもできるが、簡単のために、キャパシタを単一の存在物として考えることができる。キャパシタは、対象の公称サイズを達成するためにキャパシタの組合せを選択しうるように、異なるサイズを有してもよい。通常、キャパシタは、バイナリ加重（基数（radix）＝２）されてもよく、または２より小さい基数で加重されてもよく、それにより製造公差による変種に対応するための冗長性がキャパシタ加重スキームに与えられる。

組合せ構成体は、反転入力部、非反転入力部および出力部を有する差動増幅器を含む、平均化構成体であり、各サンプリング構成体の第１および第２の出力スイッチが、キャパシタを差動増幅器の出力部と反転出力部の間に並列に配するように作動されうることが有利である。

上述したように、第３の、実際にはさらなるサンプリング構成体が提供されてもよく、サンプリング構成体は、入力列の平均化を達成するために、各々サンプルを取り、サンプル列の終わりにおいて、出力フェーズにおいては、その出力部が並列に接続されるように、順に作動させてもよい。しかしながら、作動の他のモードも可能であり、サンプリング構成体は、移動平均を得るために周期的に作動されてもよい。したがって、３つのサンプルホールド構成体を伴う単純な例を考えると、第１のサンプリング時間において、サンプルホールドが入力信号のひとつのサンプルを取るであろう。第２のサンプリング時間において、第２のサンプルホールドが入力信号の第２のサンプルを取るであろう。第３のサンプリング時間において、第３のサンプルホールドが入力信号のサンプルを取るであろうが、同時に、第１の平均信号を出力するために、第１および第２のサンプルホールドがそれらの出力を平均化回路に与えるであろう。第４のサンプリング時間の間、第１のサンプリング回路は、もう一度第１の入力信号のサンプルを取るよう作動されることができるが、同時に、第２の出力信号を導出するために、第２および第３のサンプルホールドが共に接続された出力部を有してもよい。第５のサンプリング時間の間に、第３の出力信号を出力するために、第１と第３のサンプルホールドの出力が結合され、それど同時に入力信号のサンプリングのために、第２のサンプルホールドが作動される。

第２、第３およびそれに続く入力信号をサンプリングするために、さらなるサンプルホールド回路が設けられてもよく、よって複数の入力信号の平均を与えるために、１つのバッファアンプおよび１つのアナログデジタル変換器が多重の形態で使用可能である。

さらにまた、このサンプルホールドは、シングルエンドデバイスとして実施してもよく、またはディファレンシャルデバイスとして、出力フェースの間に差動増幅器の非反転出力に並列に接続されたキャパシタを有する、さらなるサンプリング構成体を第２の入力経路内に単に含んで実施してもよい。

本発明のさらなる態様において、サンプリング構成体は、加算的な形態で接続されてもよい。これは、サンプリング構成体のキャパシタを直列に接続することによって、またはより好ましくは、サンプリングされた信号の代表値をアナログデジタル変換器の非反転入力部に与えることによって、また、サンプリングされた信号の他方の代表値を、代表値の１つが反転されるアナログデジタル変換器の反転入力部に与えることによって、実行することができる。この「差動的」手法は、効果的に信号電圧を２倍にし、かつ差動アナログデジタル変換器を駆動し、信号ノイズ比を最大化するのに有用である。

本発明について、例として添付の図面を参照して以下に説明する。

図１は、全体として番号２が付された第１のデータ取得回路を示す回路図であり、本発明の一態様を構成する。この回路は、入力節点Ｉを有しており、これに対してサンプリングされ、保持される入力信号が与えられる。複数のサンプリング構成体が入力部Ｉに接続されており、そのうち２つについて４と６が付されたものが図示されている。さらなるサンプリング構成体を入力部Ｉに接続してもよい。サンプリング構成体はそれぞれ同じものであるので、簡単のために、第１のサンプリング構成体４のみにつき詳細に説明する。第１のサンプリング構成体４は、第１および第２のキャパシタプレート１２、１４をそれぞれ有するサンプリングキャパシタ１０として具現化されたサンプリングデバイスを具備する。電子的に制御される第１のスイッチ２０を、第１のキャパシタプレート１２と入力部Ｉとの間に直列に接続する。サンプリングスイッチとして作用するこの第１の電子スイッチ２０は、第１のサンプルホール構成体４のサンプリング時間の間に、第１のキャパシタプレート１２を入力部に接続するために用いられる。

第２の電子スイッチ２２は、第１のキャパシタプレート１２と出力節点Ｏ１との間に直列に構成される。第１の出力スイッチと認められ得るスイッチ２２は、キャパシタ１０からサンプリングされた電荷を読み出すことが望ましい出力フェーズの間を除き、高インピーダンス状態となるように構成される。第３の電子スイッチ２４は、キャパシタ１０の第２のプレート１４と接地接続２６との間に直列に構成される。基準スイッチと考えることができるこのスイッチ２４は、第１のスイッチつまりサンプリングスイッチ２０が低インピーダンスであるときは同時に低インピーダンスであり、かつサンプリングスイッチ２０が高インピーダンスであるときは同時に高インピーダンスである。第２の出力スイッチと認められ得る第４のスイッチ２８は、キャパシタ１０の第２のプレート１４と第２の出力節点Ｏ２との間に与えられる。第２の出力スイッチは、第１の出力スイッチ２２が低インピーダンスである間は低インピーダンスとなり、第１の出力スイッチが高インピーダンスである間は高インピーダンス状態となるように構成される。

サンプルスイッチ２０および第１のサンプルホールドブロック４の基準スイッチ２４は、Ｌ１１で示す共通の制御ラインに接続されている。ここで、１番目の数字は、サンプルホールドブロックの数を表し、２番目の数字は、そのサンプルホールドブロック内の制御ラインの数を表している。第１および第２の出力スイッチ２２、２８もまたＬ１２で示す共通の制御ラインに接続される。

第２のサンプルホールドブロック６は、第１のサンプルホールドブロック４と同一の構造を有し、本明細書に適合する命名法に基づいて、サンプルおよび基準スイッチ用の制御ラインにはＬ２１が付され、また第２のサンプルホールドブロックの第１および第２の出力スイッチ用の制御ラインには、Ｌ２２が付される。

図１に示した回路の動作を図２のタイミング線図を参照して説明する。図２は、信号ラインＬ１１、Ｌ２１、Ｌ１２およびＬ２２上の信号の様子を示す。信号ラインＬ１２およびＬ２２は、この例では連結できる。Ｔ＝０からＴ＝１の期間にわたる第１のサンプリング時間の間、信号ラインＬ１１はハイとなり、それにより第１のサンプリングブロック４のサンプルスイッチ２０および基準スイッチ２４が低インピーダンス状態に切り替わり、それによりキャパシタ１０が入力節点Ｉと接地２６との間に効果的に挿入される。この期間の間キャパシタ１０は、設計者が電圧をサンプリングする回路を用いるか、電流をサンプリングする回路を用いるかに応じて、入力節点Ｉにおける電圧かまたは節点Ｉを通じて流れる電流のいずれかによって決まる値まで帯電する。時間Ｔ＝１で信号Ｌ１１がロー値に戻り、それにより第１のブロック４のサンプルスイッチおよび基準スイッチが高インピーダンス状態に切り替わり、それによりキャパシタ１０を回路の残りの部分から隔離し、その帯電状態を保持する。

Ｔ＝１からＴ＝２にわたる時間の間、信号Ｌ２１がアサートされ、それにより第２のサンプリングブロック６のサンプルスイッチおよび基準スイッチを低インピーダンス状態に切り替え、第２のサンプリングブロックのサンプリングキャパシタ４０を入力節点Ｉと接地２６との間に接続し、それにより入力信号のサンプルを取得を可能とする。時間Ｔ＝２において信号Ｌ２１がクリアされ、それにより第２のブロック６のサンプリングおよび基準スイッチを、捕捉された電荷が隔離されたままになるようキャパシタ４０を絶縁する高インピーダンス状態に切り替える。Ｔ＝２からＴ＝３にわたる時間の間、信号Ｌ１２、Ｌ２２がアサートされ、それにより各サンプリングブロックの第１および第２の出力スイッチが低インピーダンス状態に切り替わり、それぞれのキャパシタが出力節点Ｏ１とＯ２との間に並列に接続される。この時、出力節点Ｏ１とＯ２の間の電圧は、入力信号の第１のサンプリングブロック４および第２のサンプリングブロック６によって取られるサンプルのアナログ平均を表す。これを単一のエンド出力に変えるために、オペアンプ５０が設けてあり、これは、接地に接続された非反転入力部、節点Ｏ２に接続された反転入力部および節点Ｏ１に接続された出力部を有している。したがって第１および第２のサンプリングブロックの並列接続されたキャパシタは、フィードバックループ内のオペアンプ５０の出力部と反転入力部の間に配され、それにより出力電圧は、サンプリングされ、第１のサンプルホールドブロック４および第２のサンプルホールドブロック６のキャパシタに保持された平均電荷に比例する値と推定される。これにより、この例では不規則なノイズ成分を

だけ低減する。

回路は、相関ノイズ、またはチョップアンプ（chopped amplifier）などの先行する信号処理回路からのオフセットの影響を低減するために使用することができる。この場合、第２のサンプリング時間におけるノイズは、第１のサンプリング時間におけるノイズとその大きさが実質的に等しく、符号が逆であるので、その平均値は実質的にノイズがない。

図１に示した回路は、不規則なノイズの影響をさらに低減すべく３以上のサンプリングブロックに拡張してもよいということは歓迎されるであろう。

図１に示した回路のさらなる作動モードについて、図３を参照して説明する。この説明のために、第１および第２のサンプリングブロックと同一であって、制御ラインＬ３１、Ｌ３２を有する第３のサンプリングブロックもまた含まれるものとする。

このさらなる作動モードにおいて、入力信号の第１のサンプルを取るために、Ｔ＝０からＴ＝１にわたる時間の間に信号Ｌ１１がアサートされる。時間Ｔ＝１において信号Ｌ１１がクリアされ、それにより第１のサンプルホールドブロックに入力信号のサンプルを保持せしめる。時間Ｔ＝２において信号Ｌ２１がアサートされ、それにより第２のサンプルホールドブロックのサンプルスイッチおよび基準スイッチを低インピーダンスに切り替えてサンプル入力信号を開始し、そして時間Ｔ＝３において信号Ｌ２１が再度クリアされ、第２のサンプルホールドブロックに入力信号のサンプルを保持せしめる。時間Ｔ＝４において信号Ｌ３１がアサートされて、第３のサンプルホールドブロックにサンプルシーケンスを開始させ、そして時間Ｔ＝５において信号Ｌ３１がクリアされて、それにより第３のサンプルホールドブロックにそのサンプルを保持せしめる。時間Ｔ＝６において信号Ｌ１２、Ｌ２２およびＬ３２がすべてアサートされて、各サンプルホールドブロックの第１および第２の出力スイッチに切り替わり、それにより３つのサンプルホールドブロックのキャパシタを出力節点Ｏ１とＯ２の間に並列に接続し、結果として、これらはオペアンプ５０のフィードバックループ内に配され、Ｔ＝６からＴ＝７にわたる時間の間のアンプ５０の出力が、サンプルホールドブロックによって取得され、保持される３つのサンプルの平均となる。そしてこのプロセスが繰り返され、時間Ｔ＝８において開始される。

図４は、平均を得るためのさらなる代替の手法を示す。図３に関して述べたプロセスは、有限のものであり、３つのサンプルを取って、そして平均を得る。このプロセスは、繰り返される。しかしながら、最新の信号を先の信号の代表値と足し合わせたものである移動平均を得ることも可能である。図４に関し、サンプリング列は、Ｔ＝０からＴ＝１までの間にサンプルを取る第１のサンプルホールドブロック、Ｔ＝２からＴ＝３までの間にサンプルを取る第２のサンプルホールドブロックおよびＴ＝４からＴ＝５までの間にサンプルを取る第３のサンプルホールドブロックに対して実質的に変更されないままであることがわかる。しかし、１つのブロックがサンプリングを行う間、他のブロックまたは他のサンプルホールドブロックのサブセットが出力モードであることが可能である。したがって、図４に示す例において信号Ｌ２２、Ｌ３２が、Ｔ＝０からＴ＝１の時間間隔の間にアサートされ、それにより第２および第３のブロックのキャパシタが出力節点Ｏ１とＯ２の間で並列に接続される。同様に、第２のサンプリングブロックがサンプリングを行う間、信号Ｌ１２、Ｌ３２がアサートされ、第１および第３のサンプリングブロックのキャパシタを出力節点Ｏ１とＯ２の間で並列に接続する。最後に、第３のサンプリングブロックがサンプリングを行う間、信号Ｌ１２、Ｌ２２がアサートされ、それにより第１および第２のサンプルホールドブロックのキャパシタが出力節点Ｏ１とＯ２の間に並列に配される。

サンプリングが時間Ｔ＝０ですべてのキャパシタが最初に放電されている状態で開始されると考えた場合、時間Ｔ＝２からＴ＝３の時間間隔の間に、第１のサンプリングブロックの帯電したキャパシタ１０が第３のサンプリングブロックの帯電したキャパシタと並列接続され、よって電荷再分布がこれらのキャパシタ間で生じることが明らかとなる。したがって、Ｔ＝４からＴ＝５までの時間間隔の間にＬ１２およびＬ２２がアサートされ、出力はもはや最新のサンプルおよび先行のサンプルと同じ待機時間ではなく、その代わりに先行の３つのサンプルが足し合わされ、また最新のサンプルは他の２つのサンプルの２倍の待機時間を有する。しかし、これを許容できる適用もあるだろう。

図５は、図１に示すものと同様のさらなる態様を示し、ここで第１および第２のサンプリングブロック４、６は、協働して第１のチャネルの入力に与えられる信号の平均を取る。しかしながら、チャネル２として示されている第２のチャネルに与えられた信号を平均化するために、さらなるブロック４ａ、６ａを用いて同一のさらなる回路構成体が形成される。

この構成のために、信号Ｌ１１、Ｌ３１が同時にアサートされ、チャネル１とチャネル２の出力をサンプルホールドブロック４、４ａにサンプリングする。サンプルが取られた後、信号Ｌ１１、Ｌ３１がクリアされ、次いで入力信号をチャネル１およびチャネル２からサンプルホールドブロック６、６ａに同時にサンプリングするために、信号Ｌ２１、Ｌ４１がアサートされる。信号Ｌ２１、Ｌ４１は、それからクリアされるであろう。出力フェーズの間に、信号Ｌ１２、Ｌ２２がアサートされ、ブロック４および６のキャパシタが並列に、オペアンプ５０のフィードバックループに接続されて、チャネル１からサンプリングされた信号の平均に対応する第１のアナログ平均を得る。アナログデジタル変換を完了するのに十分な長さでこれをアサートした後に、信号Ｌ１２、ｌ２２がクリアされる。次いで信号Ｌ３２、Ｌ４２がアサートされ、第２のチャネルのブロック４ａ、６ａのキャパシタが並列にオペアンプ５０のフィードバックループに接続されて、その出力は第２のチャネルで取られたサンプルの平均を代表するようになる。このプロセスは繰り返されうる。これがさらなる入力チャネルを含むものに拡張可能であることは明らかである。

ここまで説明した態様においては、キャパシタ間の電荷再分配がサンプリングした信号の数値平均をなすように、サンプリングキャパシタが並列に接続されている。図６は、関連の回路を示し、ここでは電荷再分配が生じずに、その代わりにサンプリングされた信号を合計するための差動アナログデジタル変換器の特性が利用されている。これにより、平均値の２倍の出力値となり、よって、平均信号の同時形成および２倍のゲインの適用が、すべてのアナログ領域において表される。

図６に示す構成は、図１に表した回路と概念的類似性を有しており、いくつかの同様の構成要素には同様の参照符号を付してこの点を明確にしている。入力信号ラインＩが、それぞれ符号４、６が付された第１および第２のサンプリング回路に設けられる。第１のサンプリング回路は、（図１のキャパシタ１０と同じタスクを実行する）サンプリングキャパシタＣ１と、２つのサンプリングスイッチ２０、２４とを有しており、これらは、スイッチ２０が入力ラインＩとキャパシタＣ１の一方のプレートとの間に直列接続されるように、また、スイッチ２４がキャパシタＣ１の他方のプレートと基準電圧「Ｒｅｆ＋」が適用される基準節点との間に配されるように配置される。信号をキャパシタＣ１にサンプリングすることを望む場合は、スイッチ２０、２４はともに低インピーダンスとなるが、そうでない場合にはともに高インピーダンス状態である。２つのさらなるスイッチ２２、２８によって、キャパシタＣ１がオペアンプ８０のフィードバックループに接続されることを可能にする。

オペアンプ８０は、キャパシタＣ１の一方のプレートにスイッチ２２を介して接続可能な反転入力部と、スイッチ２８を介してキャパシタＣ１の他方のプレートに接続可能な出力部と、基準電圧「Ｒｅｆ−」を受けるように接続された非反転入力部とを有する。第２のサンプリング回路は、同様に構築され、第２のオペアンプ８２と関連付けられる。第２のオペアンプもまた「Ｒｅｆ−」に接続された非反転入力部を有する。第１のサンプリング回路のために、オペアンプの反転入力部がキャパシタＣ１と入力ラインとの間の節点に接続され、一方、第２のサンプリング回路において、アンプの反転入力部がキャパシタＣ２と電圧基準「Ｒｅｆ−」との間で、かつスイッチ２４’のキャパシタ側に接続されて、そのためスイッチ２４’は反転入力を基準電圧「Ｒｅｆ−」から隔離することができる。

使用に際し、スイッチ２０、２４は、Ｃ１に対する第１の電圧をサンプリングするように閉じている。サンプル時間が経過すると、スイッチが再び開いて高インピーダンス状態になる。Ｃ２に対する第２の電圧をサンプリングするために、同様のプロセスが実行される。

平均を得ることが望ましい場合、スイッチ２２、２８、２２’、２８’は閉じており（低インピーダンスになる）、一方スイッチ２０、２４、２０’、２４は開いている。

第１の時間の間にサンプリングされた電圧はＶ_１とし、第２の時間の間にサンプリングされた電圧はＶ_２とする。この回路は、Ｖ_１＋Ｖ_２の値を有する出力を得るように作動する。このことは、実動例で示される。「Ｒｅｆ＋」が５Ｖ、「Ｒｅｆ−」が−５Ｖと仮定すると、１Ｖの２つの入力サンプルを得る。

Ｃ１が＋４Ｖ帯電し、その一方Ｃ２は＋６Ｖ帯電することがわかる。アンプ８０の反転入力部の電圧は、−１Ｖの出力を達成するために（ＯＰアンプが作用してこれらの入力間の違いをゼロに低減する方法により）、−５ボルトになるだろう。

また、ＯＰアンプ８２において、反転入力を−５ボルトに設定することを試み、これによりアンプの出力が＋１Ｖになるだろう（Ｃ２を通って６ボルトが減少する）。したがって、ＡＤＣ８４の非反転入力は−１Ｖとなり、反転入力は＋１Ｖとなる。したがって、ＡＤＣは、２ボルトの入力信号となる。Ｒｅｆ＋およびＲｅｆ−は、ＯＶの回りに対称に配する必要はない。

図７は、実質的に同様の回路を示すが、差動入力部と差動出力部を有する単一のオペアンプ９０を用いて実施される。

図８は、図１に基づくさらなる構成を示すが、その内部接続は、スイッチ２２、２２’、２８の作動によってサンプリングキャパシタ１０、４０がバッファアンプ５０のフィードバックループ内に直列に設置されるように再構築されている。
図６、図７、図８において、スイッチの制御ラインは、明瞭化のために省略されている。

したがって、アナログ領域において信号平均化を行うことを可能とし、それによりアナログデジタル変換器に課される変換速度を低減する、効果的でかつ安価な取得構成体の提供が可能である。本明細書において、同じ継続時間としてサンプル時間および出力時間を説明したが、必ずしもこの場合ではなく、設計者が各自の要件に応じてサンプル時間に対する出力時間を短期化または長期化を選択することができることは明らかである。したがって、アナログデジタル変換器の性能要件をさらに低くするために、出力時間をさらに増大することもできる。

本発明の第１の態様を構成する、シングルエンドの単一入力サンプリング構成体を概念的に示す図である。 図１に示すスイッチの作動前の第１のタイミング線図を示す図である。 ３つのサンプルホールドブロックを有する、図１に示すタイプの取得回路の作動のためのさらなるタイミング線図である。 図１に示すスイッチの作動のための代替のタイミング線図である。 第１のチャネルおよび第２のチャネル上の信号を取得し、平均化するように構成された２つのチャネルの取得回路の回路図である。 第１のサンプルと第２のサンプルを合計する、本発明の一態様の概略図である。 図６に示したもの対して代替の構造を示す図である。 シングルエンド回路を利用した加算構造を示す図である。

Claims (18)

1. サンプルホールド装置であって：
   第１のサンプリング時間の間に第１の入力信号をサンプリングし、第１のサンプリング時間の終了後に第１の入力信号の第１のサンプルを保持するように構成された第１のサンプリング構成体；および
   第１のサンプリング時間とは異なる第２のサンプリング時間の間に前記第１の入力信号をサンプリングし、第２のサンプリング時間の終了後に第１の入力信号の第２のサンプルを保持するように構成された第２のサンプリング構成体を具備し、
   第１および第２のサンプリング構成体が、第１の出力時間の間に第１および第２のサンプルを重ね合わせ構成体に出力するようさらに構成されてなる、前記サンプルホールド装置。
2. 各サンプリング構成体が、第１の入力信号をサンプリングするためのキャパシタ、キャパシタの第１のプレートを入力部に接続するためのサンプリングスイッチ、およびキャパシタの第１のプレートを第１の出力節点に接続するための第１の出力スイッチを具備する、請求項１に記載のサンプルホールド装置。
3. 各サンプリング構成体が、キャパシタの第２のプレートを基準節点に接続するための基準スイッチ、およびキャパシタの第２のプレートを第２の出力節点に接続するための第２の出力スイッチをさらに具備する、請求項２に記載のサンプルホールド装置。
4. 第１の出力時間の間に、第１および第２のサンプリング構成体のキャパシタが並列に接続される、請求項２に記載のサンプルホールド装置。
5. 重ね合わせ構成体が、反転入力部、非反転入力部および出力部を有する差動増幅器を具備する平均化構成体であり、第１の出力時間の間に、第１および第２のサンプリング構成体それぞれの第１および第２の出力スイッチが、平均化デバイスの出力部と反転入力部との間でキャパシタを並列に接続する、請求項３に記載のサンプルホールド装置。
6. 第１のサンプリング時間に、第１のサンプリング構成体のキャパシタのみが第１の入力信号に接続される、請求項２に記載のサンプルホールド装置。
7. 第２のサンプリング時間に、第２のサンプリング構成体のキャパシタのみが第１の入力信号に接続される、請求項２に記載のサンプルホールド装置。
8. 各サンプリング時間に、第１の入力信号をサンプリングするためのさらなるサンプリング構成体を少なくとも１つ具備する、請求項１に記載のサンプルホールド装置。
9. 複数の入力信号をサンプリングするための複数のチャネルを具備する、請求項１に記載のサンプルホールド回路。
10. 第３および第４のサンプリング構成体をさらに備え、差動入力信号をサンプリングするよう構成された、請求項１に記載のサンプルホールド回路。
11. 重ね合わせ構成体が、第１のサンプルと第２のサンプルの加算を得るように構成された、請求項１に記載のサンプルホールド装置。
12. 重ね合わせ構成体が、第１および第２のサンプルのバージョンを差動デバイスの入力部に与える、請求項１１に記載のサンプルホールド装置。
13. 差動デバイスが、差動アナログデジタル変換器である、請求項１２に記載のサンプルホールド装置。
14. 第１のサンプリング時間の間に、第１のサンプリング構成体のキャパシタが、第１の基準電圧を有する第１の基準節点に接続され、第２のサンプリング時間の間に第２のサンプリング構成体のキャパシタが、第２の基準電圧を有する第２の基準節点に接続される、請求項３に記載のサンプルホールド装置。
15. 第２の基準電圧と第１の基準電圧とが異なる、請求項１４に記載のサンプルホールド装置。
16. 第１の出力時間の間に、第１のサンプリング構成体のキャパシタが第１のオペアンプのフィードバックループ内に配され、第２のサンプリング構成体のキャパシタが第２のオペアンプのフィードバックループ内に配される、請求項１４に記載のサンプルホールド装置。
17. アンプの非反転入力部に与えられる基準電圧が同じである、請求項１６に記載のサンプルホールド装置。
18. 以下のステップを含む、入力信号を平均化する方法：
    ａ）第１の時間の間に入力信号をサンプリングし、第１のサンプリングデバイス上に第１のサンプルを保持するステップ；
    ｂ）第１のサンプリング時間と異なる第２の時間の間に入力信号をサンプリングし、第２のサンプリングデバイス上に第２のサンプルを保持するステップ；および
    ｃ）第１および第２のサンプルを組み合わせるか、または平均化するステップ。

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