JP2008505534A - 連続時間シグマデルタ型アナログ/デジタル変換器用のハイブリッド同調回路 - Google Patents
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Description
Claims (27)
- 改良型連続時間積分器と連動するハイブリッド同調回路であって、前記改良型連続時間積分器が第1の複数のスイッチおよび第1のプログラム可能なキャパシタアレイを含み、前記ハイブリッド同調回路が、
前記第1の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第2のプログラム可能なキャパシタアレイおよび第2の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御するアナログ制御回路と、
前記積分制御信号を監視する有限状態機械とを含み、前記有限状態機械が前記連続時間積分器および前記アナログ制御回路内のキャパシタアレイのキャパシタ・サイズを増減させるハイブリッド同調回路。 - 前記第1の複数のスイッチが、RC積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項1に記載のハイブリッド同調回路。
- 前記第1の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項2に記載のハイブリッド同調回路。
- 前記改良型連続時間積分器が第1の固定キャパシタを更に含み、前記第1の複数のスイッチが積分期間中に連続時間積分器の入力抵抗器およびDAC出力を演算増幅器の各々の加算接続点に接続するか、または前記第1の複数のスイッチが抵抗器およびDAC出力を前記演算増幅器から切り離して、入力抵抗器およびDAC出力を既知の電圧に接続する、請求項1に記載のハイブリッド同調回路。
- 前記アナログ制御回路が、
パルスジェネレータと
RSフリップフロップと、
DACバイアス回路を駆動する電流からバイアスを受ける電流源と、
第2の固定サイズ・キャパシタと、
コンパレータとを更に含む、請求項1に記載のハイブリッド同調回路。 - 前記改良型連続時間積分器およびアナログ制御回路が、各々第1および第2の固定キャパシタを更に含み、第1の固定キャパシタに対する第1のプログラム可能なキャパシタアレイの合計の比率が、第2の固定キャパシタに対する第2のプログラム可能なキャパシタアレイの合計の比率に等しい、請求項1に記載のハイブリッド同調回路。
- 改良型連続時間積分器と連動するハイブリッド同調回路を実装する集積回路であって、前記改良型連続時間積分器が第1の複数のスイッチおよび第1のプログラム可能なキャパシタアレイを含み、前記集積回路が、
前記第1の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第2のプログラム可能なキャパシタアレイおよび第2の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御するアナログ制御回路要素と、
前記積分制御信号を監視する有限状態機械要素とを含み、前記有限状態機械が前記連続時間積分器および前記アナログ制御回路内のキャパシタアレイのキャパシタ・サイズを増減させる集積回路。 - 前記第1の複数のスイッチが、RC積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項7に記載の集積回路。
- 前記第1の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項8に記載の集積回路。
- 前記改良型連続時間積分器が第1の固定キャパシタを更に含み、前記第1の複数のスイッチが積分期間中に前記連続時間積分器要素の入力抵抗器およびDAC出力を演算増幅器の各々の加算接続点に接続するか、または前記第1の複数のスイッチが抵抗器およびDAC出力を前記演算増幅器から切り離して、入力抵抗器およびDAC出力を既知の電圧に接続する、請求項7に記載の集積回路。
- 前記アナログ制御回路が、
パルスジェネレータと
RSフリップフロップと、
DACバイアス回路を駆動する電流からバイアスを受ける電流源と、
第2の固定サイズ・キャパシタと、
コンパレータとを更に含む、請求項7に記載の集積回路。 - 前記改良型連続時間積分器およびアナログ制御回路が、各々第1および第2の固定キャパシタを更に含み、第1の固定キャパシタに対する第1のプログラム可能なキャパシタアレイの合計の比率が、第2の固定キャパシタに対する第2のプログラム可能なキャパシタアレイの合計の比率に等しい、請求項7に記載の集積回路。
- デジタル/アナログ変換器(DAC)と、
複数の入力抵抗器と、
演算増幅器と、
ハイブリッド同調回路を介して制御可能な複数のスイッチと、
複数のプログラム可能なキャパシタアレイと、
固定キャパシタとを含む、改良型連続時間積分器であって、
前記スイッチが積分期間中に前記入力抵抗器およびDAC出力を前記演算増幅器の各々の加算接続点に接続するか、または前記スイッチが前記抵抗器およびDAC出力を前記演算増幅器から切り離して、入力抵抗器およびDAC出力を既知の電圧に接続する、改良型連続時間積分器。 - 前記ハイブリッド同調回路が更に、
前記第1の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第2のプログラム可能なキャパシタアレイおよび第2の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御するアナログ制御回路と、
前記積分制御信号を監視する有限状態機械とを含み、前記有限状態機械が前記連続時間積分器および前記アナログ制御回路内のキャパシタアレイのキャパシタ・サイズを増減させる、請求項13に記載の改良型連続時間積分器。 - 前記第1の複数のスイッチが、RC積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項14に記載の改良型連続時間積分器。
- 前記第1の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項15に記載の改良型連続時間積分器。
- 前記改良型連続時間積分器が第1の固定キャパシタを更に含み、前記第1の複数のスイッチが積分期間中に連続時間積分器の入力抵抗器およびDAC出力を演算増幅器の各々の加算接続点に接続するか、または前記第1の複数のスイッチが抵抗器およびDAC出力を前記演算増幅器から切り離して、入力抵抗器およびDAC出力を既知の電圧に接続する、請求項14に記載の改良型連続時間積分器。
- 同調回路内でアナログ・ゲイン同調ブロックと共に実装される有限状態機械であって、前記同調回路が改良型連続時間積分器と連動し、前記改良型連続時間積分器が第1の複数のスイッチおよび第1のプログラム可能なキャパシタアレイを含み、前記有限状態機械が、
前記アナログ・ゲイン同調ブロックからの積分制御信号を監視する手段と、
前記積分制御信号の前記監視に基づいて、前記連続時間積分器内の前記第1のプログラム可能なキャパシタアレイのキャパシタ・サイズを増減させる手段とを含む有限状態機械。 - 前記アナログ・ゲイン同調ブロックが、前記第1の複数のスイッチの制御を介して積分制御信号を生成して連続的に調整すべく第2のプログラム可能なキャパシタアレイおよび第2の複数のスイッチを含み、前記積分制御信号が前記連続時間積分器の積分時間を制御する、請求項18に記載の有限状態機械。
- 前記第1の複数のスイッチが、RC積の変化に対して比例的に閉じられて、プロセス、電力供給、温度、およびサンプリング・レートが変化しても前記連続時間積分器における最終電圧が一定であるようにする、請求項18に記載の有限状態機械。
- 前記第1の複数のスイッチが、前記積分制御信号の増減に対して比例的に閉じられる、請求項20に記載の有限状態機械。
- 前記アナログ同調ブロックが、
パルスジェネレータと
RSフリップフロップと
DACバイアス回路を駆動する電流からバイアスを受ける電流源と、
前記電流源を制御する一対のスイッチと、
固定サイズ・キャパシタと、
前記有限状態機械からのデジタルコードによりプログラムされたプログラム可能なキャパシタアレイと、
コンパレータとを含む、請求項18に記載の有限状態機械。 - 連続時間積分器における積分期間を調整する方法であって、
積分制御信号を生成するステップと、
前記連続時間積分器のフィードイン電流とフィードバック電流との差をオン・オフ切り替えするステップと、
前記積分制御信号により前記連続時間積分器の積分期間を制御するステップとを含む方法。 - フィードバックDACのシンボル間干渉を減らすべく、
前記積分制御信号をオフにするステップと、
オフ状態である間、DACコードを変化させるステップと、
前記積分制御信号をオンにするステップとを更に含む、請求項23に記載の方法。 - 連続時間積分器における積分期間を調整する方法であって、
積分制御信号を生成するステップと、
前記連続時間積分器のフィードイン電流とフィードバック電流を別々にオン・オフ切り替えするステップと、
前記積分制御信号により前記連続時間積分器の積分期間を制御するステップとを含む方法。 - フィードバックDACのシンボル間干渉を減らすべく、
前記積分制御信号をオフにするステップと、
オフ状態である間、DACコードを変化させるステップと、
前記積分制御信号をオンにするステップとを更に含む、請求項25に記載の方法。 - ゼロ復帰フェーズへ出入りする遷移の間に、DACを駆動する電流の出力におけるグリッチを減らす方法であって
ゼロ復帰フェーズ中にDACの出力および入力抵抗器の両方を既知の電圧に接続するステップと、
バッファを用いてDAC出力電圧を既知の電圧に維持するステップとを含む方法。
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