JP2008312399A - スイッチング電源装置 - Google Patents

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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Abstract

【課題】擬似共振型スイッチング電源装置の主スイッチング素子の動作周波数を変動させて、その主駆動信号の高周波成分によるノイズを抑制する。
【解決手段】直流電源(1)に直列に接続されるトランス(2)の１次巻線(2a)及び主ＭＯＳ-ＦＥＴ(3)と、主ＭＯＳ-ＦＥＴ(3)に並列に接続される電圧共振用コンデンサ(12)と、整流用ＭＯＳ-ＦＥＴ(51)及び平滑コンデンサ(6)を有してトランス(2)の２次巻線(2b)に接続される整流平滑回路(4)と、主ＭＯＳ-ＦＥＴ(3)のオフ後に整流用ＭＯＳ-ＦＥＴ(51)をオンに切り換え、主ＭＯＳ-ＦＥＴ(3)のオン前に整流用ＭＯＳ-ＦＥＴ(51)をオフに切り換える同期整流制御回路(52)と、整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を延長するパルス幅延長回路(55)と、パルス幅延長回路(55)で延長した整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅に対応する動作周波数で主ＭＯＳ-ＦＥＴ(3)のオフとオンとを切り換える主制御回路(8)とを備える。
【選択図】図１

Description

本発明は、１次側の主スイッチング素子の動作周波数を変動させて、主駆動信号に含まれる高周波成分によるノイズを抑制するスイッチング電源装置に関する。
低ノイズ及び低損失のスイッチング電源装置として従来から広く使用されているフライバック方式の擬似共振型スイッチング電源装置は、図６に示すように、直流電源(1)に直列に接続されたトランス(2)の１次巻線(2a)及び主スイッチング素子としての主ＭＯＳ-ＦＥＴ(3)と、主ＭＯＳ-ＦＥＴ(3)に並列に接続された電圧共振用コンデンサ(12)と、トランス(2)の２次巻線(2b)及び負荷(7)間に接続され且つ整流ダイオード(5)及び平滑コンデンサ(6)を有する整流平滑回路(4)と、主ＭＯＳ-ＦＥＴ(3)をオンしてトランス(2)にエネルギを蓄積し、主ＭＯＳ-ＦＥＴ(3)をオンからオフに切り換えてトランス(2)に蓄積されたエネルギを整流平滑回路(4)に放出する主駆動信号(VG1)を発生する主制御回路(8)とを備える。主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間には、寄生ダイオード(3a)が接続される。トランス(2)には補助巻線(2c)が設けられ、トランス(2)に蓄積されたエネルギの放出終了後に１次巻線(2a)と電圧共振用コンデンサ(12)との電圧擬似共振作用による振動電圧(VRG)を発生する。主制御回路(8)は、トランス(2)の補助巻線(2c)に発生する振動電圧(VRG)の最初の極小値で主ＭＯＳ-ＦＥＴ(3)をオフからオンに切り換える。
主制御回路(8)は、整流平滑回路(4)の平滑コンデンサ(6)から負荷(7)に印加される直流出力電圧(VO)と基準電圧(VR)との誤差電圧信号(SER)を出力する誤差増幅回路(9)と、トランス(2)の補助巻線(2c)に発生する振動電圧(VRG)が最初の極小値まで低下したときに高電圧(Ｈ)レベルの極小電圧検出信号(VBD)を出力する極小電圧検出回路(11)と、極小電圧検出回路(11)の高電圧(Ｈ)レベルの極小電圧検出信号(VBD)により主ＭＯＳ-ＦＥＴ(3)をオフからオンに切り換え且つ誤差増幅回路(9)の誤差電圧信号(SER)の電圧レベルに応じたパルス幅の主駆動信号(VG1)を発生する駆動信号発生回路(10)とを備える。
誤差増幅回路(9)は、図７に示すように、整流平滑回路(4)の平滑コンデンサ(6)に並列に接続された分圧抵抗(21,22)と、一方の分圧抵抗(21)に接続された電流制限抵抗(23)と、電流制限抵抗(23)に直列に接続されたフォトカプラ(24)の発光部(24a)と、カソードがフォトカプラ(24)の発光部(24a)に接続され且つアノードが２次側の接地端子に接続されると共にＲＥＦ端子が分圧抵抗(21,22)の分圧点に接続されたシャントレギュレータ(25)とを有する。
駆動信号発生回路(10)は、図８に示すように、駆動用電源(VCC)に電流制限抵抗(31)を介して接続されたフォトカプラ(24)の受光部(24b)と、フォトカプラ(24)の受光部(24b)と１次側の接地端子との間に接続されたパルス幅設定用コンデンサ(32)と、パルス幅設定用コンデンサ(32)と並列に接続された放電用ＭＯＳ-ＦＥＴ(33)と、基準電圧(VR3)を発生する基準電源(34)と、非反転入力端子(+)がパルス幅設定用コンデンサ(32)の出力端に接続され且つ反転入力端子(-)が基準電源(34)に接続されたパルス幅設定用比較器(35)と、セット端子(S)がパルス幅設定用比較器(35)の比較出力端子に接続され且つリセット端子(R)が極小電圧検出回路(11)の出力端子に接続されると共に、正転出力端子(Q)が放電用ＭＯＳ-ＦＥＴ(33)のゲートに接続され且つ反転出力端子(Qバー)が主ＭＯＳ-ＦＥＴ(3)のゲートに接続されたＲＳフリップフロップ(36)とを有する。
極小電圧検出回路(11)は、図９に示すように、基準電圧(VR1)を発生する基準電源(41)と、非反転入力端子(+)がトランス(2)の補助巻線(2c)に接続され且つ反転入力端子(-)が基準電源(41)に接続された極性検出用比較器(42)と、アノードが極性検出用比較器(42)の比較出力端子に接続された切換用ダイオード(43)と、切換用ダイオード(43)のカソードと１次側の接地端子との間に接続されたタイマ用コンデンサ(44)と、タイマ用コンデンサ(44)に並列に接続された放電用抵抗(45)と、基準電圧(VR2)を発生する基準電源(46)と、反転入力端子(-)がタイマ用コンデンサ(44)及び放電用抵抗(45)の接続点に接続され且つ非反転入力端子(+)が基準電源(46)に接続された極小電圧検出用比較器(47)とを有する。
図６に示すスイッチング電源装置の動作の際に、主制御回路(8)を構成する駆動信号発生回路(10)内のＲＳフリップフロップ(36)がリセットされると、反転出力端子(Qバー)から高電圧(Ｈ)レベルの主駆動信号(VG1)が出力されると共に、正転出力端子(Q)から低電圧(Ｌ)レベルの放電駆動信号(VST)が出力される。高電圧(Ｈ)レベルの主駆動信号(VG1)は、主ＭＯＳ-ＦＥＴ(3)のゲートに付与されて、主ＭＯＳ-ＦＥＴ(3)をオフからオンに切り換え、低電圧(Ｌ)レベルの放電駆動信号(VST)は、放電用ＭＯＳ-ＦＥＴ(33)のゲートに付与されて、放電用ＭＯＳ-ＦＥＴ(33)をオフ状態に保持する。主ＭＯＳ-ＦＥＴ(3)がオンすると、直流電源(1)からトランス(2)の１次巻線(2a)及び主ＭＯＳ-ＦＥＴ(3)を通り直流電源(1)に電流が流れてトランス(2)にエネルギが蓄積され、主ＭＯＳ-ＦＥＴ(3)に流れる電流(IQ1)が図１０に示すように直線的に上昇する。一方、トランス(2)の２次巻線(2b)には、負極性の電圧が誘起されるので、整流平滑回路(4)の整流ダイオード(5)が逆方向にバイアスされて非導通状態となる。
整流平滑回路(4)の平滑コンデンサ(6)から負荷(7)に印加される直流出力電圧(VO)は、誤差増幅回路(9)内の分圧抵抗(21,22)により分圧され、それらの分圧点の電圧(VDT)がシャントレギュレータ(25)のＲＥＦ端子に入力される。シャントレギュレータ(25)は、分圧抵抗(21,22)の分圧点電圧(VDT)を内蔵の基準電圧(VR)と比較し、それらの誤差電圧に対応する電流を電流制限抵抗(23)を通じてフォトカプラ(24)の発光部(24a)に流す。即ち、直流出力電圧(VO)が高いときは、分圧点電圧(VDT)が上昇してシャントレギュレータ(25)のアノード−カソード間のインピーダンスが低下し、電流制限抵抗(23)を通じてフォトカプラ(24)の発光部(24a)に流れる電流が増加するため、発光部(24a)から出力される光出力信号(SER)も大きくなる。逆に、直流出力電圧(VO)が低いときは、分圧点電圧(VDT)が低下してシャントレギュレータ(25)のアノード−カソード間のインピーダンスが増加し、電流制限抵抗(23)を通じてフォトカプラ(24)の発光部(24a)に流れる電流が減少するため、発光部(24a)から出力される光出力信号(SER)も小さくなる。このように、誤差増幅回路(9)は、直流出力電圧(VO)の分圧電圧(VDT)と基準電圧(VR)との誤差電圧に応じたレベルの光出力信号(SER)をフォトカプラ(24)の発光部(24a)から出力して駆動信号発生回路(10)内の受光部(24b)に伝達する。
駆動信号発生回路(10)内のフォトカプラ(24)の受光部(24b)が誤差増幅回路(9)内の発光部(24a)からの光出力信号(SER)を受光すると、放電用ＭＯＳ-ＦＥＴ(33)がオフ状態であるから、駆動用電源(VCC)から電流制限抵抗(31)及びフォトカプラ(24)の受光部(24b)を介してパルス幅設定用コンデンサ(32)に光出力信号(SER)のレベルに応じた大きさの充電電流が流れる。即ち、光出力信号(SER)のレベルが大きいときは、パルス幅設定用コンデンサ(32)に流れる充電電流が大きくなるため、図１０に示すパルス幅設定用コンデンサ(32)の電圧(VC3)が急速に上昇する。逆に、光出力信号(SER)のレベルが小さいときは、パルス幅設定用コンデンサ(32)に流れる充電電流が小さくなるため、図１０に示すパルス幅設定用コンデンサ(32)の電圧(VC3)が緩やかに上昇する。
時刻ｔ1にて、パルス幅設定用コンデンサ(32)の電圧(VC3)が基準電源(34)の基準電圧(VR3)に達すると、パルス幅設定用比較器(35)は図１０に示す高電圧(Ｈ)レベルの出力信号(VCP3)を出力し、ＲＳフリップフロップ(36)のセット端子(S)に付与する。これにより、ＲＳフリップフロップ(36)がセット状態となり、反転出力端子(Qバー)から主ＭＯＳ-ＦＥＴ(3)のゲートに付与する主駆動信号(VG1)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルにして、主ＭＯＳ-ＦＥＴ(3)をオンからオフに切り換える。これと同時に、ＲＳフリップフロップ(36)の正転出力端子(Q)から放電用ＭＯＳ-ＦＥＴ(33)のゲートに付与する放電駆動信号(VST)を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルにして、放電用ＭＯＳ-ＦＥＴ(33)をオフからオンに切り換える。このとき、パルス幅設定用コンデンサ(32)が瞬時に放電され、パルス幅設定用比較器(35)の出力信号(VCP3)が高電圧(Ｈ)レベルから瞬時に低電圧(Ｌ)レベルとなる。このように、整流平滑回路(4)の平滑コンデンサ(6)から負荷(7)に印加される直流出力電圧(VO)に応じて駆動信号発生回路(10)内のパルス幅設定用コンデンサ(32)に流れる充電電流を制御して、主ＭＯＳ-ＦＥＴ(3)のゲートに付与される主駆動信号(VG1)のオンパルス幅を調整することができる。
時刻ｔ1にて、主ＭＯＳ-ＦＥＴ(3)がオフすると、トランス(2)の補助巻線(2c)に極小電圧検出回路(11)内の基準電源(41)の基準電圧(VR1)よりも高い図１０に示す正極性の電圧(VRG)が誘起され、極性検出用比較器(42)の出力信号(VCP1)が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなる。これにより、切換用ダイオード(43)が順方向にバイアスされて導通状態となるため、タイマ用コンデンサ(44)が瞬時に充電され、図１０に示すタイマ用コンデンサ(44)の電圧(VC2)が基準電源(46)の基準電圧(VR2)を超えると、極小電圧検出用比較器(47)から駆動信号発生回路(10)内のＲＳフリップフロップ(36)のリセット端子(R)に付与する極小電圧検出信号(VBD)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなる。一方、トランス(2)の２次巻線(2b)には、正極性の電圧が誘起され、整流平滑回路(4)の整流ダイオード(5)が順方向にバイアスされて導通状態となるため、オン期間中にトランス(2)に蓄積されたエネルギが整流平滑回路(4)に放出され、２次巻線(2b)から整流ダイオード(5)を介して平滑コンデンサ(6)に電流が流れ、平滑コンデンサ(6)が充電されて負荷(7)に電圧(VO)の直流出力が供給される。
時刻ｔ2にて、トランス(2)に蓄積されたエネルギの放出が終了すると、トランス(2)の１次巻線(2a)及び電圧共振用コンデンサ(12)が電圧擬似共振して、トランス(2)の１次及び２次巻線(2a,2b)の電圧が正弦波状に低下するため、図１０に示すトランス(2)の補助巻線(2c)の電圧(VRG)及び主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧(VQ1)も正弦波状に低下する。時刻ｔ3にて、トランス(2)の補助巻線(2c)の電圧(VRG)が極小電圧検出回路(11)内の基準電源(41)の基準電圧(VR1)以下に低下すると、極性検出用比較器(42)の出力信号(VCP1)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、切換用ダイオード(43)が逆方向にバイアスされて非導通状態となる。これにより、タイマ用コンデンサ(44)が放電用抵抗(45)を介して放電され、タイマ用コンデンサ(44)の電圧(VC2)が放電用抵抗(45)の抵抗値とタイマ用コンデンサ(44)の静電容量との積により決定される時定数で緩やかに低下する。
時刻ｔ4にて、図１０に示すタイマ用コンデンサ(44)の電圧(VC2)が基準電源(46)の基準電圧(VR2)まで低下すると、極小電圧検出用比較器(47)から駆動信号発生回路(10)内のＲＳフリップフロップ(36)のリセット端子(R)に付与する極小電圧検出信号(VBD)が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなる。これにより、ＲＳフリップフロップ(36)がリセット状態となり、反転出力端子(Qバー)から主ＭＯＳ-ＦＥＴ(3)のゲートに付与する主駆動信号(VG1)を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルにして、主ＭＯＳ-ＦＥＴ(3)をオフからオンに切り換える。図６では、タイマ用コンデンサ(44)が放電を開始してから同コンデンサ(44)の電圧(VC2)と基準電源(46)の基準電圧(VR2)とが等しくなるまでの時間ｔ4−ｔ3が、トランス(2)の１次巻線(2a)と電圧共振用コンデンサ(12)との電圧擬似共振により発生する正弦波状の電圧の約半周期程度でトランス(2)の１次巻線(2a)に誘起される電圧が最小となる時間と一致するように、放電用抵抗(45)の抵抗値及びタイマ用コンデンサ(44)の静電容量が予め選択される。以上の動作を繰り返すことにより、主ＭＯＳ-ＦＥＴ(3)のスイッチング動作が継続されてトランス(2)のエネルギの蓄積及び放出が行われ、トランス(2)の２次巻線(2b)から整流平滑回路(4)を介して安定化された電圧(VO)の直流出力が負荷(7)に供給される。
図６に示す擬似共振型スイッチング電源装置では、トランス(2)に蓄積されたエネルギの放出終了後に発生する１次巻線(2a)と電圧共振用コンデンサ(12)との電圧疑似共振によって、主ＭＯＳ-ＦＥＴ(3)のスイッチング動作により発生するサージ電圧等の高周波ノイズを抑制することができる。
また、下記の特許文献１は、直流出力の電圧に応じてスイッチング素子のオン・オフ期間を制御するＰＷＭ変調回路と、ＰＷＭ変調回路から出力されるオン・オフ制御信号の周波数を設定する抵抗及びコンデンサから成る周波数設定回路とを制御回路に設け、交流電源と周波数設定回路のコンデンサとの間に変調手段を接続したＰＷＭ（パルス幅変調）方式のＤＣ−ＤＣコンバータを開示する。このＤＣ−ＤＣコンバータでは、変調手段により交流電源の交流電圧を整流した脈流電圧を周波数設定回路のコンデンサに印加し、ＰＷＭ変調回路から出力されるオン・オフ制御信号の周波数を脈流電圧に応じて変調する周波数ジッタを行うことにより、オン・オフ制御信号の周波数が一定の範囲で変動し、その周波数成分が図１２に示すオン・オフ制御信号の基本周波数ｆCを中心にして一定の範囲に分散される。このため、図１２に示すように、入力帰還伝導ノイズの周波数成分がオン・オフ制御信号の周波数の変動範囲内に平均的に分散し、これらの周波数のノイズ電圧は重畳されないため、入力帰還伝導ノイズの電圧レベルを低減することができる。
特開２００２−６４９７９公報
ところで、図６に示す従来の擬似共振型スイッチング電源装置では、直流電源(1)からトランス(2)の１次巻線(2a)に印加される電圧と２次側に接続される負荷(7)の状態により、主ＭＯＳ-ＦＥＴ(3)の主駆動信号(VG1)の周波数が決定されるため、ノイズの周波数成分が主駆動信号(VG1)の特定の周波数に集中し、図１１に示すように、主駆動信号(VG1)の基本周波数ｆCでのノイズ電圧レベルが極大となる。このため、主ＭＯＳ-ＦＥＴ(3)の主駆動信号(VG1)に含まれる高周波成分により発生するノイズを抑制できず、このノイズにより電源装置の周辺に接続又は配置された電子機器等の誤動作を引き起こす問題があった。前記の問題を解決するため、上記の特許文献１と同様に、主ＭＯＳ-ＦＥＴ(3)の主駆動信号(VG1)の周波数を一定の範囲で変動させる周波数ジッタを行い、その変動範囲内にノイズの周波数成分を分散させることにより、主ＭＯＳ-ＦＥＴ(3)の主駆動信号(VG1)に含まれる高周波成分により発生するノイズの電圧レベルを低減することも考えられる。しかしながら、図６の擬似共振型スイッチング電源装置で前記の周波数ジッタを行うと、トランス(2)の２次巻線(2b)から整流平滑回路(4)を介して負荷(7)に供給する直流電力が変化して直流出力電圧(VO)が変動するため、主ＭＯＳ-ＦＥＴ(3)の動作周波数を自在に変動させることはできなかった。
そこで、本発明では、擬似共振型の電源装置でも１次側の主スイッチング素子の動作周波数を変動させて、その主駆動信号に含まれる高周波成分によるノイズを抑制できるスイッチング電源装置を提供することを目的とする。
本発明によるスイッチング電源装置は、直流電源(1)に直列に接続されるトランス(2)の１次巻線(2a)及び主スイッチング素子(3)と、主スイッチング素子(3)に並列に接続される電圧共振用コンデンサ(12)と、少なくとも整流用スイッチング素子(51)及び平滑コンデンサ(6)を有し且つトランス(2)の２次巻線(2b)に接続される整流平滑回路(4)と、主スイッチング素子(3)のオフ後に整流用スイッチング素子(51)をオフからオンに切り換え、主スイッチング素子(3)のオン前に整流用スイッチング素子(51)をオンからオフに切り換える同期制御信号(VSC)を発生する同期整流制御回路(52)と、整流用スイッチング素子(51)のオンパルス幅を延長するパルス幅延長回路(55)と、パルス幅延長回路(55)により延長した整流用スイッチング素子(51)のオンパルス幅に対応する動作周波数で主スイッチング素子(3)のオフとオンとを切り換える主駆動信号(VG1)を発生する主制御回路(8)とを備える。
主スイッチング素子(3)をオフに切り換えると、トランス(2)の２次巻線(2b)から励磁エネルギが放出される。トランス(2)の励磁エネルギの放出後に、パルス幅延長回路(55)により整流用スイッチング素子(51)のオンパルス幅が延長されると、整流平滑回路(4)の平滑コンデンサ(6)から整流用スイッチング素子(51)及びトランス(2)の２次巻線(2b)を通り平滑コンデンサ(6)から逆方向に流れる回生電流(-IQ2)が発生し、平滑コンデンサ(6)の電圧がトランス(2)の２次巻線(2b)に印加される。これにより、トランス(2)の１次巻線(2a)に電圧が誘起され、主スイッチング素子(3)の両主端子間の電圧(VQ1)がトランス(2)の励磁エネルギの放出時と略同一のレベルに保持される。その後、整流用スイッチング素子(51)をオンからオフに切り換えると、トランス(2)の１次巻線(2a)側のインダクタンス及び電圧共振用コンデンサ(12)で電圧共振してトランス(2)の１次巻線(2a)の電圧が低下するため、これに伴って主スイッチング素子(3)の両主端子間の電圧(VQ1)も低下する。主スイッチング素子(3)の両主端子間の電圧(VQ1)が最小になったとき、主制御回路(8)は、主スイッチング素子(3)をオフからオンに切り換えるため、主スイッチング素子(3)のオフパルス幅が延長される。これに応じて、主制御回路(8)は、平滑コンデンサ(6)の電圧を略一定に保持するため、主スイッチング素子(3)のオンパルス幅も延長する。このように、２次側の整流用スイッチング素子(51)のオンパルス幅を変化させて、トランス(2)の１次側に回生されるエネルギの量を調整し、主スイッチング素子(3)のオンパルス幅及びオフパルス幅を共に変化させて、主スイッチング素子(3)の動作周波数を変化させることができる。これにより、主スイッチング素子(3)の主駆動信号(VG1)に起因するノイズも、主スイッチング素子(3)の変動周波数に応じて各周波数成分に分散されるため、各周波数成分でのノイズの振幅が低下して、ノイズによる電子機器の誤動作を防止することができる。また、種々の発振時定数又は電流値を選択することにより、主スイッチング素子(3)の動作周波数を適宜変更することができる。更に、主スイッチング素子(3)のオフ後にトランス(2)の１次側に回生されるエネルギにより、トランス(2)の１次巻線(2a)にエネルギが蓄積される。その後、主スイッチング素子(3)をオフからオンに切り換える際に、トランス(2)の１次巻線(2a)に蓄積されたエネルギをリセットする電流(-IQ1)が流れて、電圧共振用コンデンサ(12)の電荷を引き抜くため、主スイッチング素子(3)の両主端子間の電圧(VQ1)が略０Ｖとなる。このため、主スイッチング素子(3)をオフからオンに切り換える際にゼロ電圧スイッチング（ＺＶＳ）となり、主スイッチング素子(3)のスイッチング損失を低減することができる。
本発明では、２次側の整流用スイッチング素子のオンパルス幅を変化させて、トランスの１次側に回生されるエネルギの量を調整することにより、主スイッチング素子の動作周波数を変化させることができるので、擬似共振型のスイッチング電源装置でも、主スイッチング素子の主駆動信号に起因するノイズを変動周波数に応じて各周波数成分に分散させて、各周波数成分でのノイズを抑制できる。このため、擬似共振型のスイッチング電源装置で発生するノイズを抑制して、周辺に接続又は配置された電子機器の誤動作を防止することができる。
以下、本発明によるスイッチング電源装置の実施の形態を図１〜図５について説明する。但し、図１〜図５では、図６〜図１２に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
本発明の一実施の形態のスイッチング電源装置は、図１に示すように、図６に示す整流平滑回路(4)を構成する整流ダイオード(5)を整流用スイッチング素子としての整流用ＭＯＳ-ＦＥＴ(51)に変更し、主ＭＯＳ-ＦＥＴ(3)のオフ後に整流用ＭＯＳ-ＦＥＴ(51)をオフからオンに切り換え、主ＭＯＳ-ＦＥＴ(3)のオン前に整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える同期制御信号(VSC)を発生する同期整流制御回路(52)をトランス(2)の２次巻線(2b)と整流平滑回路(4)との間に接続し、整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を延長するパルス幅延長回路(55)を同期整流制御回路(52)と整流用ＭＯＳ-ＦＥＴ(51)のゲートとの間に接続した点で、図６に示す従来の擬似共振型スイッチング電源装置と相違する。図１に示す実施の形態のパルス幅延長回路(55)は、同期整流制御回路(52)から出力される同期制御信号(VSC)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられた後、延長するパルス幅だけ整流用ＭＯＳ-ＦＥＴ(51)のオフ時間を遅延して、整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を延長する。整流用ＭＯＳ-ＦＥＴ(51)のドレイン−ソース間には、寄生ダイオード(51a)が接続される。
同期整流制御回路(52)は、整流用ＭＯＳ-ＦＥＴ(51)に対して直列に接続され且つ整流用ＭＯＳ-ＦＥＴ(51)に流れる電流(IQ2)を電圧として検出する電流検出用抵抗(53)と、非反転入力端子(+)が電流検出用抵抗(53)の検出電位側（左端）に接続され且つ反転入力端子(-)が電流検出用抵抗(53)の基準電位側（右端）に接続された極性検出用比較器(54)とを備える。即ち、同期整流制御回路(52)は、主ＭＯＳ-ＦＥＴ(3)のオフ後に、トランス(2)のエネルギの放出により２次巻線(2b)から整流用ＭＯＳ-ＦＥＴ(51)に流れる電流(IQ2)を電流検出用抵抗(53)により検出し、電流検出用抵抗(53)の左端の電位が右端の電位より高いとき、極性検出用比較器(54)から出力する図２に示す同期制御信号(VSC)を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換える。また、主ＭＯＳ-ＦＥＴ(3)のオン前に、トランス(2)のエネルギの放出が終了してトランス(2)の２次巻線(2b)から整流用ＭＯＳ-ＦＥＴ(51)に電流(IQ2)が流れなくなり、電流検出用抵抗(53)の左端の電位が右端の電位に略等しくなったとき、極性検出用比較器(54)から出力する図２に示す同期制御信号(VSC)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換える。
パルス幅延長回路(55)は、主ＭＯＳ-ＦＥＴ(3)の動作周波数（５０kHz程度）よりも十分に低い周波数（２００Hz程度）を有する振動信号としての三角波信号(VOS)を発生する三角波発振回路(56)と、アノードが同期整流制御回路(52)の極性検出用比較器(54)の出力端子に接続された切換用ダイオード(57)と、切換用ダイオード(57)のカソード及びトランス(2)の２次巻線(2b)の上端の間に接続されたタイマ用コンデンサ(59)と、タイマ用コンデンサ(59)に並列に接続された放電用抵抗(58)と、反転入力端子(-)に入力される三角波発振回路(56)の三角波信号(VOS)の電圧及び非反転入力端子(+)に入力されるタイマ用コンデンサ(59)の電圧(VC4)を比較して、それらの比較出力信号を同期駆動信号(VG2)として整流用ＭＯＳ-ＦＥＴ(51)のゲートに付与する変調用比較器(60)とを備える。即ち、変調用比較器(60)は、図２に示すタイマ用コンデンサ(59)の充電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧を超えたとき、高電圧(Ｈ)レベルの同期駆動信号(VG2)を出力して整流用ＭＯＳ-ＦＥＴ(51)をオフからオンに切り換える。また、タイマ用コンデンサ(59)の放電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧以下のとき、低電圧(Ｌ)レベルの同期駆動信号(VG2)を出力して整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える。その他の構成は、図６に示す従来の擬似共振型スイッチング電源装置と略同様である。
図１に示すスイッチング電源装置の動作の際に、主制御回路(8)内の駆動信号発生回路(10)から高電圧(Ｈ)レベルの主駆動信号(VG1)が出力されると、主ＭＯＳ-ＦＥＴ(3)がオフからオンに切り換えられ、直流電源(1)からトランス(2)の１次巻線(2a)及び主ＭＯＳ-ＦＥＴ(3)を通り直流電源(1)に電流が流れてトランス(2)にエネルギが蓄積され、主ＭＯＳ-ＦＥＴ(3)に流れる電流(IQ1)が直線的に増加する。一方、トランス(2)の２次巻線(2b)には、負極性の電圧が誘起されるので、同期整流制御回路(52)を構成する極性検出用比較器(54)から図２に示す低電圧(Ｌ)レベルの同期制御信号(VSC)が出力され、パルス幅延長回路(55)内の切換用ダイオード(57)が逆方向にバイアスされて非導通状態となる。このため、図２に示すパルス幅延長回路(55)内のタイマ用コンデンサ(59)の電圧(VC4)が低電圧レベル(Ｌ)となり、三角波発振回路(56)の三角波信号(VOS)の電圧以下となるので、変調用比較器(60)から低電圧(Ｌ)レベルの同期駆動信号(VG2)が出力され、整流用ＭＯＳ-ＦＥＴ(51)がオフに保持される。
主制御回路(8)内の駆動信号発生回路(10)から低電圧(Ｌ)レベルの主駆動信号(VG1)が出力され、主ＭＯＳ-ＦＥＴ(3)がオンからオフに切り換えられると、トランス(2)の２次巻線(2b)に正極性の電圧が誘起される。トランス(2)の２次巻線(2b)の誘起電圧により、同期整流制御回路(52)の電流検出用抵抗(53)の左側の電位が右側の電位よりも高くなると、極性検出用比較器(54)から図２に示す高電圧(Ｈ)レベルの同期制御信号(VSC)が出力される。これにより、パルス幅延長回路(55)内の切換用ダイオード(57)が順方向にバイアスされて導通状態となるため、タイマ用コンデンサ(59)が瞬時に高電圧(Ｈ)レベルまで充電される。このとき、図２に示すパルス幅延長回路(55)内のタイマ用コンデンサ(59)の充電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧を超えるため、変調用比較器(60)から高電圧(Ｈ)レベルの同期駆動信号(VG2)が出力され、整流用ＭＯＳ-ＦＥＴ(51)がオフからオンに切り換えられる。これにより、主ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)に蓄積されたエネルギが整流平滑回路(4)に放出されて、トランス(2)の２次巻線(2b)から整流用ＭＯＳ-ＦＥＴ(51)を介して平滑コンデンサ(6)に電流が流れ、整流用ＭＯＳ-ＦＥＴ(51)に流れる電流(IQ2)が図２に示すように直線的に減少する。
トランス(2)に蓄積されたエネルギの放出が終了すると、図２に示す整流用ＭＯＳ-ＦＥＴ(51)に流れる電流(IQ2)が略零となり、同期整流制御回路(52)内の極性検出用比較器(54)から出力される同期制御信号(VSC)が図２に示すように高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなる。これにより、パルス幅延長回路(55)内の切換用ダイオード(57)が逆方向にバイアスされて非導通状態となるため、タイマ用コンデンサ(59)が放電用抵抗(58)を通して放電され、放電用抵抗(58)の抵抗値とタイマ用コンデンサ(59)の静電容量との積で決まる時定数で図２に示すタイマ用コンデンサ(59)の電圧(VC4)が緩やかに低下する。パルス幅延長回路(55)内のタイマ用コンデンサ(59)の放電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧よりも未だ高いときは、変調用比較器(60)から高電圧(Ｈ)レベルの同期駆動信号(VG2)が出力されるので、整流用ＭＯＳ-ＦＥＴ(51)はオンを保持する。その後、パルス幅延長回路(55)内のタイマ用コンデンサ(59)の放電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧以下になると、変調用比較器(60)から低電圧(Ｌ)レベルの同期駆動信号(VG2)を出力して整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える。
図１に示す実施の形態では、同期整流制御回路(52)の同期制御信号(VSC)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えた後、前記の時定数で低下するパルス幅延長回路(55)内のタイマ用コンデンサ(59)の放電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧以下になるとき、変調用比較器(60)により整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える。このため、整流用ＭＯＳ-ＦＥＴ(51)のオフ時間、即ち整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える時刻は、タイマ用コンデンサ(59)が放電を開始してから同コンデンサ(59)の放電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧以下になるまでの時間に相当するパルス幅分遅延する。図２に示す期間Ｔ1では、タイマ用コンデンサ(59)が放電を開始してから同コンデンサ(59)の放電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧以下になるまでの時間が比較的短いため、整流用ＭＯＳ-ＦＥＴ(51)のオフ時間の遅延幅が小さい。以降、期間Ｔ2、Ｔ3と時間が経過すると、タイマ用コンデンサ(59)が放電を開始してから同コンデンサ(59)の放電電圧(VC4)が三角波発振回路(56)の三角波信号(VOS)の電圧以下になるまでの時間が逐次延長されるため、整流用ＭＯＳ-ＦＥＴ(51)のオフ時間の遅延幅が逐次大きくなる。これにより、トランス(2)のエネルギ放出終了後に整流用ＭＯＳ-ＦＥＴ(51)のオフ時間を遅延させて、整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を延長することができる。図１に示すスイッチング電源装置の上記以外の基本的な動作は、図６に示す従来の擬似共振型スイッチング電源装置と略同様である。
図１に示す実施の形態のスイッチング電源装置は変更が可能である。例えば、図４に示す本発明の他の実施の形態のスイッチング電源装置は、同期整流制御回路(52)から出力される同期制御信号(VSC)が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられた後、延長するパルス幅だけ整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を付加して、整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を延長するパルス幅延長回路(55)を備える。
図４に示すパルス幅延長回路(55)は、主ＭＯＳ-ＦＥＴ(3)の動作周波数（５０kHz程度）よりも十分に低い周波数（２００Hz程度）を有する三角波信号(VOS)を発生する三角波発振回路(56)と、駆動用電源(VCC2)と２次側接地端子との間に直列に接続された定電流回路(61)及びタイマ用コンデンサ(62)と、ドレイン及びソースがタイマ用コンデンサ(62)の両端に接続され且つゲートが同期整流制御回路(52)の極性検出用比較器(54)の出力端子に接続された放電用ＭＯＳ-ＦＥＴ(63)と、反転入力端子(-)に入力される三角波発振回路(56)の三角波信号(VOS)の電圧及び非反転入力端子(+)に入力されるタイマ用コンデンサ(62)の電圧(VC5)を比較する変調用比較器(64)と、セット端子(S)が同期整流制御回路(52)の極性検出用比較器(54)の出力端子に接続され、リセット端子(R)が変調用比較器(64)の出力端子に接続されて、出力端子(Q)から整流用ＭＯＳ-ＦＥＴ(51)のゲートに同期駆動信号(VG2)を付与する駆動回路としてのＲＳフリップフロップ(65)とを備える。即ち、変調用比較器(64)は、タイマ用コンデンサ(62)の充電電圧(VC5)が三角波発振回路(56)の三角波信号(VOS)の電圧を超えたときに高電圧(Ｈ)レベルのリセット信号(VCP4)を発生し、タイマ用コンデンサ(62)の放電電圧(VC5)が三角波発振回路(56)の三角波信号(VOS)の電圧以下となったときに低電圧(Ｌ)レベルのリセット信号(VCP4)を出力する。ＲＳフリップフロップ(65)は、同期整流制御回路(52)からセット端子(S)に高電圧(Ｈ)レベルの同期制御信号(VSC)が入力されたとき、出力端子(Q)から高電圧(Ｈ)レベルの同期駆動信号(VG2)を出力して、整流用ＭＯＳ-ＦＥＴ(51)をオフからオンに切り換えてオン状態を保持する。また、変調用比較器(64)からＲＳフリップフロップ(65)のリセット端子(R)に高電圧(Ｈ)レベルのリセット信号(VCP4)が入力されたとき、出力端子(Q)から出力する同期制御信号(VSC)の電圧レベルを高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えて、整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える。その他の構成は、図１に示す実施の形態のスイッチング電源装置と略同様である。
図４に示すスイッチング電源装置の動作の際に、主制御回路(8)内の駆動信号発生回路(10)から高電圧(Ｈ)レベルの主駆動信号(VG1)が出力されると、主ＭＯＳ-ＦＥＴ(3)がオフからオンに切り換えられて、トランス(2)にエネルギが蓄積され、主ＭＯＳ-ＦＥＴ(3)に流れる電流(IQ1)が直線的に増加する。一方、トランス(2)の２次巻線(2b)には、負極性の電圧が誘起されて、同期整流制御回路(52)内の極性検出用比較器(54)から図５に示す低電圧(Ｌ)レベルの同期制御信号(VSC)が出力され、パルス幅延長回路(55)内のＲＳフリップフロップ(65)のセット端子(S)に付与される。これと同時に、パルス幅延長回路(55)内の放電用ＭＯＳ-ＦＥＴ(63)のゲートに低電圧(Ｌ)レベルの同期制御信号(VSC)が付与され、放電用ＭＯＳ-ＦＥＴ(63)がオフに保持される。このとき、パルス幅延長回路(55)内のタイマ用コンデンサ(62)の電圧(VC5)は、駆動用電源(VCC2)から定電流回路(61)を通してタイマ用コンデンサ(62)に流れる一定の充電電流により、三角波発振回路(56)の三角波信号(VOS)の電圧よりも高い電圧に保持される。このため、変調用比較器(64)からＲＳフリップフロップ(65)のリセット端子(R)に高電圧(Ｈ)レベルのリセット信号(VCP4)が付与されて、ＲＳフリップフロップ(65)がリセット状態に保持される。これにより、ＲＳフリップフロップ(65)から整流用ＭＯＳ-ＦＥＴ(51)のゲートに低電圧(Ｌ)レベルの同期駆動信号(VG2)が付与され、整流用ＭＯＳ-ＦＥＴ(51)がオフに保持される。
主制御回路(8)内の駆動信号発生回路(10)から低電圧(Ｌ)レベルの主駆動信号(VG1)が出力され、主ＭＯＳ-ＦＥＴ(3)がオンからオフに切り換えられると、トランス(2)の２次巻線(2b)に正極性の電圧が誘起される。トランス(2)の２次巻線(2b)の誘起電圧により、同期整流制御回路(52)の電流検出用抵抗(53)の左側の電位が右側の電位よりも高くなると、極性検出用比較器(54)からパルス幅延長回路(55)内のＲＳフリップフロップ(65)のセット端子(S)及び放電用ＭＯＳ-ＦＥＴ(63)のゲートに図５に示す高電圧(Ｈ)レベルの同期制御信号(VSC)が付与される。これにより、パルス幅延長回路(55)内のＲＳフリップフロップ(65)がセット状態に切り換えられ、整流用ＭＯＳ-ＦＥＴ(51)のゲートに図５に示す高電圧(Ｈ)レベルの同期駆動信号(VG2)が付与されて、整流用ＭＯＳ-ＦＥＴ(51)がオフからオンに切り換えられる。これと同時に、放電用ＭＯＳ-ＦＥＴ(63)がオフからオンに切り換えられるため、タイマ用コンデンサ(62)が瞬時に放電され、タイマ用コンデンサ(62)の放電電圧(VC5)が三角波発振回路(56)の三角波信号(VOS)の電圧以下になると、変調用比較器(64)からＲＳフリップフロップ(65)のリセット端子(R)に低電圧(Ｌ)レベルのリセット信号(VCP4)が付与される。このため、ＲＳフリップフロップ(65)がセット状態に保持され、出力端子(Q)から整流用ＭＯＳ-ＦＥＴ(51)のゲートに付与する同期駆動信号(VG2)を高電圧(Ｈ)レベルに保持するので、整流用ＭＯＳ-ＦＥＴ(51)はオンを保持する。これにより、主ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)に蓄積されたエネルギが整流平滑回路(4)に放出されて、トランス(2)の２次巻線(2b)から整流用ＭＯＳ-ＦＥＴ(51)を介して平滑コンデンサ(6)に電流が流れ、整流用ＭＯＳ-ＦＥＴ(51)に流れる電流(IQ2)が図５に示すように直線的に減少する。
トランス(2)に蓄積されたエネルギの放出が終了すると、図５に示す整流用ＭＯＳ-ＦＥＴ(51)に流れる電流(IQ2)が略零となり、同期整流制御回路(52)内の極性検出用比較器(54)から出力される同期制御信号(VSC)が図５に示すように高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなる。これにより、パルス幅延長回路(55)内のＲＳフリップフロップ(65)のセット端子(S)及び放電用ＭＯＳ-ＦＥＴ(63)のゲートに図５に示す低電圧(Ｌ)レベルの同期制御信号(VSC)が付与される。このとき、放電用ＭＯＳ-ＦＥＴ(63)がオンからオフに切り換えられるため、駆動用電源(VCC2)から定電流回路(61)を通してタイマ用コンデンサ(62)が所定の時定数で充電され、図５に示すタイマ用コンデンサ(62)の電圧(VC5)が緩やかに上昇する。パルス幅延長回路(55)内のタイマ用コンデンサ(62)の充電電圧(VC5)が三角波発振回路(56)の三角波信号(VOS)の電圧よりも未だ低いときは、変調用比較器(64)からＲＳフリップフロップ(65)のリセット端子(R)に低電圧(Ｌ)レベルのリセット信号(VCP4)が付与されるので、ＲＳフリップフロップ(65)はセット状態を保持し、整流用ＭＯＳ-ＦＥＴ(51)はオンを保持する。その後、パルス幅延長回路(55)内のタイマ用コンデンサ(62)の充電電圧(VC5)が三角波発振回路(56)の三角波信号(VOS)の電圧を超えると、変調用比較器(64)からＲＳフリップフロップ(65)のリセット端子(R)に付与されるリセット信号(VCP4)が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換えられる。これにより、ＲＳフリップフロップ(65)がリセット状態となり、出力端子(Q)から整流用ＭＯＳ-ＦＥＴ(51)のゲートに付与する同期駆動信号(VG2)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えて、整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える。
図４に示す実施の形態では、同期整流制御回路(52)から高電圧(Ｈ)レベルの同期制御信号(VSC)が出力されたとき、ＲＳフリップフロップ(65)は整流用ＭＯＳ-ＦＥＴ(51)をオフからオンに切り換えてオン状態を保持する。同期整流制御回路(52)の同期制御信号(VSC)を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えた後、所定の時定数で上昇するパルス幅延長回路(55)内のタイマ用コンデンサ(62)の充電電圧(VC5)が三角波発振回路(56)の三角波信号(VOS)の電圧に達すると、変調用比較器(64)から高電圧(Ｈ)レベルのリセット信号(VCP4)が出力され、ＲＳフリップフロップ(65)は整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換える。このため、同期整流制御回路(52)の高電圧(Ｈ)レベルの同期制御信号(VSC)による整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅終了後に、パルス幅延長回路(55)内のタイマ用コンデンサ(62)の充電開始時から変調用比較器(64)が高電圧(Ｈ)レベルのリセット信号(VCP4)を出力するまでの時間に相当するパルス幅だけ整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅が付加される。図５に示す期間Ｔ1では、パルス幅延長回路(55)内のタイマ用コンデンサ(62)の充電開始時から変調用比較器(64)が高電圧(Ｈ)レベルのリセット信号(VCP4)を出力するまでの時間が比較的短いため、整流用ＭＯＳ-ＦＥＴ(51)に付加されるオンパルス幅は小さい。以降、期間Ｔ2、Ｔ3と時間が経過すると、タイマ用コンデンサ(62)の充電開始時から変調用比較器(64)が高電圧(Ｈ)レベルのリセット信号(VCP4)を出力するまでの時間が逐次延長されるため、整流用ＭＯＳ-ＦＥＴ(51)に付加されるオンパルス幅が逐次大きくなる。このように、同期整流制御回路(52)の高電圧(Ｈ)レベルの同期制御信号(VSC)による整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅終了後に更にオンパルス幅を付加して、整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を延長することができる。図４に示すスイッチング電源装置の上記以外の基本的な動作は、図６に示す従来の擬似共振型スイッチング電源装置と略同様である。
図１及び図４に示す各実施の形態では、主ＭＯＳ-ＦＥＴ(3)をオフに切り換えると、トランス(2)の２次巻線(2b)から励磁エネルギが放出される。トランス(2)の励磁エネルギの放出後に、パルス幅延長回路(55)により整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅が延長されると、整流平滑回路(4)の平滑コンデンサ(6)から整流用ＭＯＳ-ＦＥＴ(51)及びトランス(2)の２次巻線(2b)を通り平滑コンデンサ(6)から逆方向に流れる回生電流(-IQ2)が発生し、平滑コンデンサ(6)の電圧がトランス(2)の２次巻線(2b)に印加される。これにより、トランス(2)の１次巻線(2a)に電圧が誘起され、主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧(VQ1)がトランス(2)の励磁エネルギの放出時と略同一のレベルに保持される。その後、整流用ＭＯＳ-ＦＥＴ(51)をオンからオフに切り換えると、トランス(2)の１次巻線(2a)側のインダクタンス及び電圧共振用コンデンサ(12)で電圧共振してトランス(2)の１次巻線(2a)の電圧が低下するため、これに伴って主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧(VQ1)も低下する。主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧(VQ1)が最小になったとき、主制御回路(8)は、主ＭＯＳ-ＦＥＴ(3)をオフからオンに切り換えるため、主ＭＯＳ-ＦＥＴ(3)のオフパルス幅が延長される。これに応じて、主制御回路(8)は、平滑コンデンサ(6)の電圧を略一定に保持するため、主ＭＯＳ-ＦＥＴ(3)のオンパルス幅も延長する。即ち、図２及び図５に示す期間Ｔ1、Ｔ2、Ｔ3と経過する毎に、主ＭＯＳ-ＦＥＴ(3)のオンパルス幅及びオフパルス幅が共に延長されて、主ＭＯＳ-ＦＥＴ(3)の動作周波数が低下する。このように、２次側の整流用ＭＯＳ-ＦＥＴ(51)のオンパルス幅を変化させて、トランス(2)の１次側に回生されるエネルギの量を調整し、主ＭＯＳ-ＦＥＴ(3)のオンパルス幅及びオフパルス幅を共に変化させて、主ＭＯＳ-ＦＥＴ(3)の動作周波数を変化させることができる。これにより、主ＭＯＳ-ＦＥＴ(3)の主駆動信号(VG1)に起因するノイズも、図３に示すように、主ＭＯＳ-ＦＥＴ(3)の変動周波数に応じて各周波数成分に分散されるため、各周波数成分でのノイズ電圧レベルが低下して、ノイズによる電子機器の誤動作を防止することができる。また、三角波発振回路(56)の三角波信号(VOS)の周波数、タイマ用コンデンサ(59)の静電容量、放電用抵抗(58)の抵抗値又は定電流源(61)の電流値を適宜選択することにより、主ＭＯＳ-ＦＥＴ(3)の動作周波数を適宜変更することができる。更に、主ＭＯＳ-ＦＥＴ(3)のオフ後にトランス(2)の１次側に回生されるエネルギにより、トランス(2)の１次巻線(2a)にエネルギが蓄積される。その後、主ＭＯＳ-ＦＥＴ(3)をオフからオンに切り換える際に、トランス(2)の１次巻線(2a)のエネルギをリセットする電流(-IQ1)が主ＭＯＳ-ＦＥＴ(3)の寄生ダイオード(3a)を通して流れ、電圧共振用コンデンサ(12)の電荷を引き抜くため、主ＭＯＳ-ＦＥＴ(3)のドレイン−ソース間の電圧(VQ1)が略０Ｖとなる。このため、主ＭＯＳ-ＦＥＴ(3)をオフからオンに切り換える際にゼロ電圧スイッチング（ＺＶＳ）となり、主ＭＯＳ-ＦＥＴ(3)のスイッチング損失を低減することができる。
本発明の実施態様は前記の各実施の形態に限定されず、種々の変更が可能である。例えば、上記の各実施の形態では、主ＭＯＳ-ＦＥＴ(3)の動作周波数（５０kHz程度）よりも十分に低い周波数を有する振動信号として、２００Hz程度の周波数を有する三角波信号を使用したが、三角波信号に限定されることはなく、同程度の周波数を有する正弦波信号、或いは規則的又は不規則的に周波数が変化する周波数変調（ＦＭ）信号等を使用することも可能である。また、上記の各実施の形態の同期整流制御回路(52)を構成する電流検出用抵抗(53)は、トランス(2)の２次巻線(2b)、整流用ＭＯＳ-ＦＥＴ(51)及び平滑コンデンサ(6)により形成される閉回路中の任意の位置に挿入してもよい。更に、電流検出用抵抗(53)の代わりに、電流検出用トランス（ＣＴ）を使用して整流用ＭＯＳ-ＦＥＴ(51)に流れる電流を検出してもよい。また、上記の各実施の形態では、電流検出用抵抗(53)で整流用ＭＯＳ-ＦＥＴ(51)に流れる電流(IQ2)を検出して同期制御信号(VSC)を生成したが、これに限らず、例えばコンデンサの充放電又はリアクトルへのエネルギの蓄積・放出で等価的に整流用ＭＯＳ-ＦＥＴ(51)に電流(IQ2)が流れる期間を検出する等、他の方法で同期制御信号(VSC)を生成してもよい。また、上記の各実施の形態では、主スイッチング素子(3)及び整流用スイッチング素子(51)としてＭＯＳ-ＦＥＴを使用したが、接合型バイポーラトランジスタ又は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他のスイッチング素子を使用してもよい。
本発明は、フライバック方式の擬似共振型スイッチング電源装置等の１次側に共振回路を有する共振型スイッチング電源装置に良好に適用できる。
本発明によるスイッチング電源装置の一実施の形態を示す電気回路図 図１のスイッチング電源装置の各部の電圧及び電流を示すタイミングチャート 図１のスイッチング電源装置の主駆動信号に含まれるノイズの周波数スペクトルを示す波形図 本発明によるスイッチング電源装置の他の実施の形態を示す電気回路図 図４のスイッチング電源装置の各部の電圧及び電流を示すタイミングチャート 従来の擬似共振型スイッチング電源装置を示す電気回路図 図６の誤差増幅回路の詳細を示す電気回路図 図６の駆動信号発生回路の詳細を示す電気回路図 図６の極小電圧検出回路の詳細を示す電気回路図 図６のスイッチング電源装置の各部の電圧及び電流を示すタイミングチャート 図６のスイッチング電源装置の主駆動信号に含まれるノイズの周波数スペクトルを示す波形図 従来の周波数ジッタを行うＰＷＭ方式のＤＣ−ＤＣコンバータの入力帰還伝導ノイズの周波数スペクトルを示す波形図
符号の説明
(1)・・直流電源、 (2)・・トランス、 (2a)・・１次巻線、 (2b)・・２次巻線、 (2c)・・補助巻線、 (3)・・主ＭＯＳ-ＦＥＴ（主スイッチング素子）、 (3a)・・寄生ダイオード、 (4)・・整流平滑回路、 (5)・・整流ダイオード、 (6)・・平滑コンデンサ、 (7)・・負荷、 (8)・・主制御回路、 (9)・・誤差増幅回路、 (10)・・駆動信号発生回路、 (11)・・極小電圧検出回路、 (12)・・電圧共振用コンデンサ、 (21,22)・・分圧抵抗、 (23)・・電流制限抵抗、 (24)・・フォトカプラ、 (24a)・・発光部、 (24b)・・受光部、 (25)・・シャントレギュレータ、 (31)・・電流制限抵抗、 (32)・・パルス幅設定用コンデンサ、 (33)・・放電用ＭＯＳ-ＦＥＴ、 (34)・・基準電源、 (35)・・パルス幅設定用比較器、 (36)・・ＲＳフリップフロップ、 (41)・・基準電源、 (42)・・極性検出用比較器、 (43)・・切換用ダイオード、 (44)・・タイマ用コンデンサ、 (45)・・放電用抵抗、 (46)・・基準電源、 (47)・・極小電圧検出用比較器、 (51)・・整流用ＭＯＳ-ＦＥＴ（整流用スイッチング素子）、 (51a)・・寄生ダイオード、 (52)・・同期整流制御回路、 (53)・・電流検出用抵抗、 (54)・・極性検出用比較器、 (55)・・パルス幅延長回路、 (56)・・三角波発振回路、 (57)・・切換用ダイオード、 (58)・・放電用抵抗、 (59)・・タイマ用コンデンサ、 (60)・・変調用比較器、 (61)・・定電流源、 (62)・・タイマ用コンデンサ、 (63)・・放電用ＭＯＳ-ＦＥＴ、 (64)・・変調用比較器、 (65)・・ＲＳフリップフロップ（駆動回路）、

Claims (8)

  1. 直流電源に直列に接続されるトランスの１次巻線及び主スイッチング素子と、
    該主スイッチング素子に並列に接続される電圧共振用コンデンサと、
    少なくとも整流用スイッチング素子及び平滑コンデンサを有し、前記トランスの２次巻線に接続される整流平滑回路と、
    前記主スイッチング素子のオフ後に前記整流用スイッチング素子をオフからオンに切り換え、前記主スイッチング素子のオン前に前記整流用スイッチング素子をオンからオフに切り換える同期制御信号を発生する同期整流制御回路と、
    前記整流用スイッチング素子のオンパルス幅を延長するパルス幅延長回路と、
    該パルス幅延長回路が延長した前記整流用スイッチング素子のオンパルス幅に対応する動作周波数で前記主スイッチング素子のオフとオンとを切り換える主駆動信号を発生する主制御回路とを備えることを特徴とするスイッチング電源装置。
  2. 前記主制御回路は、前記整流用スイッチング素子のオンパルス幅の延長又は短縮により、前記主スイッチング素子のオンパルス幅及びオフパルス幅を共に延長又は短縮して、前記主スイッチング素子の動作周波数をそれぞれ低下又は増加する請求項１に記載のスイッチング電源装置。
  3. 前記主スイッチング素子をオンして前記トランスにエネルギを蓄積し、
    前記主スイッチング素子をオンからオフに切り換えて前記トランスに蓄積されたエネルギを前記整流平滑回路に放出し、
    前記トランスのエネルギ放出終了後に前記トランスの各巻線に発生する振動電圧の極小値で前記主スイッチング素子をオフからオンに切り換え、
    前記トランスのエネルギ放出開始時に前記整流用スイッチング素子をオフからオンに切り換え、
    前記トランスのエネルギ放出終了後に前記整流用スイッチング素子をオンからオフに切り換える請求項１又は２に記載のスイッチング電源装置。
  4. 前記主制御回路は、前記トランスのエネルギ放出終了後に、前記トランスに設けた補助巻線に発生する振動電圧の極小値で前記主スイッチング素子をオフからオンに切り換える請求項３に記載のスイッチング電源装置。
  5. 前記パルス幅延長回路は、前記同期整流制御回路が前記同期制御信号の出力を停止した後、延長するパルス幅だけ前記整流用スイッチング素子のオフ時間を遅延する請求項１〜４のいずれか１項に記載のスイッチング電源装置。
  6. 前記パルス幅延長回路は、前記主スイッチング素子の動作周波数よりも十分に低い周波数を有する振動信号を発生する発振回路と、
    前記同期整流制御回路の同期制御信号により充電され、前記同期制御信号の出力が停止したときに所定の時定数で放電を開始するタイマ用コンデンサと、
    前記発振回路の振動信号の電圧及び前記タイマ用コンデンサの電圧を比較する比較器とを有し、
    該比較器は、前記タイマ用コンデンサの充電電圧が前記発振回路の振動信号の電圧を超えたときに前記整流用スイッチング素子をオフからオンに切り換え、前記タイマ用コンデンサの放電電圧が前記発振回路の振動信号の電圧以下のときに前記整流用スイッチング素子をオンからオフに切り換える請求項１〜４のいずれか１項に記載のスイッチング電源装置。
  7. 前記パルス幅延長回路は、前記同期整流制御回路が前記同期制御信号の出力を停止した後、延長するパルス幅だけ前記整流用スイッチング素子のオンパルス幅を付加する請求項１〜４のいずれか１項に記載のスイッチング電源装置。
  8. 前記パルス幅延長回路は、前記主スイッチング素子の動作周波数よりも十分に低い周波数を有する振動信号を発生する発振回路と、
    前記同期整流制御回路の同期制御信号により放電され、前記同期制御信号の出力が停止したときに所定の時定数で充電を開始するタイマ用コンデンサと、
    前記発振回路の振動信号の電圧及び前記タイマ用コンデンサの電圧を比較する比較器と、
    前記整流用スイッチング素子に駆動信号を付与する駆動回路とを備え、
    前記比較器は、前記タイマ用コンデンサの充電電圧が前記発振回路の振動信号の電圧を超えたときに停止信号を出力し、前記タイマ用コンデンサの放電電圧が前記発振回路の振動信号の電圧以下となったときに前記停止信号の出力を停止し、
    前記駆動回路は、前記同期整流制御回路から同期制御信号が入力されたときに前記整流用スイッチング素子をオフからオンに切り換えてオン状態を保持し、前記比較器から停止信号が入力されたときに前記整流用スイッチング素子をオンからオフに切り換える請求項１〜４のいずれか１項に記載のスイッチング電源装置。
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