JP2008311434A - 半導体光素子の製造方法 - Google Patents

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Abstract

【課題】安定的に導波路リッジの上表面において半導体層と電極層との接触面積の減少を防止し、この半導体層におけるエッチング損傷を防止する。
【解決手段】半導体層の上に膜厚がdaでBHFにおけるエッチングレートがRaのSiO膜75を積層してレジストパターン76を形成し導波路リッジ40を形成し、レジストパターン76を残したまま、これを膜厚がdbでBHFにおけるエッチングレートをRbとしたとき、1<(db/Rb)/(da/Ra)の関係を満たすSiN膜78で覆い、リフトオフ法によりレジストパターン上のSiN膜78を除去しSiN膜78に開口部44aを形成した後、BHFを用い所定の時間ウエットエッチングを行うことによりSiN膜78を残しながらSiO膜75を除去し、導波路リッジ40のp−GaN層74表面を露呈させ電極層46を形成する。
【選択図】図7

Description

この発明は、半導体光素子の製造方法に係り、特に導波路リッジ頂部に電極を備えた半導体光素子の製造方法に関する。
近年、光ディスクの高密度化に対する要求が高く、これに対応して青色領域から紫外線領域におよぶ発光が可能な半導体レーザの実用化が進められてきた。青紫色レーザダイオード(以下レーザダイオードをLDと記載する)として、AlGaInNなどの窒化物系III−V族化合物半導体を用いた窒化物系半導体レーザの研究開発が盛んに行われ、既に実用化している。
このような青紫色LDはGaN基板上に化合物半導体を結晶成長させて形成される。
代表的な化合物半導体にはIII族元素とV族元素とが結合したIII−V族化合物半導体があり、複数のIII族原子やV族原子が結合することにより様々な組成比を有する混晶化合物半導体が得られる。青紫色LDに使用される化合物半導体としては、例えば、GaN,GaPN、GaNAs、InGaN,AlGaNなどがある。
導波路リッジ型のLDは、通常導波路リッジの頂部に電極層を設ける。この電極層と導波路リッジの最上層であるコンタクト層との接続は、導波路リッジを覆う絶縁膜において導波路リッジ頂部に開口を設け、この開口を介して行われる。この開口を有する絶縁膜は、導波路リッジを形成するときに使用されたレジストマスクを用いリフトオフ法を用いて形成される。このためにコンタクト層と接着しているレジストマスクは、コンタクト層との接合部においてコンタクト層の表面に沿って凹んでいるために、リフトオフ後も導波路リッジを覆う絶縁膜の一部がこの窪みの部分に残留し、その残留した絶縁膜分だけコンタクト層の表面を覆うことになり、電極層が導波路リッジ頂部のコンタクト層と接触する接触面積は導波路リッジ頂部のコンタクト層の全表面積よりも小さくなる。
従来の赤色LDにおいて使用されるコンタクト層の材料、例えばGaAs等では、コンタクト抵抗が比較的低いので、リフトオフ法によって生じる接触面積の減少がコンタクト抵抗を大きく増加させることはなく、LDの動作電圧の上昇に大きく影響することはなかった。
しかしながら青紫色LDの場合コンタクト層に使用される材料はGaN等であり、材料のコンタクト抵抗が比較的高い。このために電極とコンタクト層との接触面積の低下が、電極とコンタクト層とのコンタクト抵抗を高め、青紫色LDの動作電圧を高める結果となっていた。
電極とコンタクト層との接触面積の減少を防止するための、LDの製造方法の公知例には次のようなものがある。
窒化物半導体レーザ素子を形成する場合において、まず複数の半導体層を含むウエハのp型コンタクト層上にパラジウム/モリブデン/金からなるp型電極層が形成される。次にp型電極層の上にストライプ状のレジストマスク(図示せず)を形成し、RIE(反応性イオンエッチング)によってリッジストライプを形成する。すなわちArガスによってp型電極をエッチングにより形成し、さらにArとClとSiClの混合ガスによってP型コンタクト層とp型クラッド層の途中までエッチング、またはpガイド層の途中までエッチングすることによりリッジストライプが形成される。さらにリッジストライプのレジストを残したままで、ウエハの上面を覆うように、絶縁膜(主としてZrO2からなるZr酸化物)が厚さ0.5μmに形成される。その後レジストを除去することによりリッジストライプの上辺が露出される。さらにp型電極と少なくともその両側近傍の絶縁膜を覆うようにモリブデンと金からなるp型パッド電極が形成される。(例えば、特許文献1、第9頁、42−50行、及び図1 参照)。
またもう一つの公知例では二つの異なるフォトレジスト層を積層するステップを含むリッジ導波管半導体LDを製造するための自己整合法を開示している。この製造方法は次のような方法である。
下側のフォトレジスト層は300nm未満の波長を有する光だけに反応し、上側のフォトレジスト層は300nmより長い波長を有する光だけに反応する。第2被覆導波層とこの上にキャップ層が形成された半導体積層構造において、キャップ層と第2被覆導波層の一部分が除去されリッジ構造とダブルチャネルが形成される。さらにリッジ構造とダブルチャネルの表面に第2絶縁膜が形成される。この第2絶縁膜の上に下層の第1フォトレジスト層と上層の第2フォトレジスト層が形成される。リッジ構造近傍の第1フォトレジスト層を露出するために第2フォトレジスト層がパターン化される。次にリッジ構造上の第2絶縁膜を露出させるために第1フォトレジスト層に対してRIEプロセスが行われる。次にリッジの外側の第2絶縁膜を除去するためにRIEプロセスを含むエッチングプロセスが実行される。次に残存している第1フォトレジスト層および第2フォトレジスト層が除去され、第1金属層が電極として蒸着される(例えば、特許文献2、段落番号[0024]から[0034]、及び図7乃至図18 参照)。
さらに別の公知例では、Alのメタルマスクを用いてウエットエッチングによりコンタクト層をエッチングし、さらにメタルマスクを残したままコンタクト層をマスクとしてウエットエッチングを行うことにより、リッジとチャネルを形成するとともに、プラズマCVDにより絶縁膜を全面に形成し、次いでAlパターンとその上に堆積した絶縁膜をリフトオフで除去する。次いで通常のリソグラフィプロセスによりp側電極の部分が露出するレジストパターンを形成し、このレジストパターンをマスクとして電極材料を真空蒸着し、レジストパターンとその上の電極材料をリフトオフで除去しリッジのコンタクト層に密着する電極を形成することが開示されている(例えば、特許文献3、段落番号[0025]から[0034]、及び図1 参照)。
さらに別の公知例では次のような工程が開示されている。コンタクト層の表面のほぼ全面に第1の保護膜を形成し、この第1の保護膜の上にストライプ状の第3の保護膜を形成する。第3の保護膜をつけたまま第1の保護膜をエッチングした後、第3の保護膜を除去し、ストライプ状の第1の保護膜を形成する。ついで第1の保護膜をマスクとしてp側コンタクト層とコンタクト層の下の層、例えばp側クラッド層の途中、までエッチングすることによりストライプ状の導波路を形成する。次に第1の保護膜と異なる材料で絶縁性のある第2の保護膜をストライプ状の導波路の側面とエッチングされて露出した窒化物半導体層、先のエッチングではp側クラッド層の平面に形成し、リフトオフ法により第1の保護膜のみを除去し第2の保護膜とp側コンタクト層の上に、そのp側コンタクト層と電気的に接続したp電極を形成する(例えば、特許文献4、段落番号[0020]から[0027]、及び図1 参照)。
なお、導波路リッジを形成する公知例として次の工程が開示されている。
Si酸化膜やレジストなどの第1の保護膜をp型コンタクト層のほぼ全面に形成した後、第1の保護膜の上にストライプ状の第3の保護膜を形成し、第3の保護膜を付けたままエッチングを行いストライプ状の第1の保護膜を形成する。次に第1の保護膜が形成されたp型コンタクト層の第1の保護膜が形成されていない部分からエッチングして第1の保護膜の直下部分に保護膜の形状に応じたストライプ状の導波路領域を形成する。次いでリッチ層を形成した後、第2の保護膜を第1の保護膜と異なる材料であって絶縁性を有する材料を用いてストライプ状の導波路の側面、エッチングされて露出した窒化物半導体層(p型クラッド層)の平面、及び第1の保護膜上に形成する。次いで第2の保護膜を形成後に、エッチングにより第1の保護膜を除去することにより、第1の保護膜上形成された第2の保護膜のみが除去され、ストライプの側面及びp型クラッド層の平面には第2の保護膜が連続して形成される。第2の保護膜の材料としては第1の保護膜と異なる材料から選択されエッチング処理で第1の保護膜よりエッチング速度が遅いかまたはエッチングされにくい材料であってストライプの側面等に第2の保護膜が形成可能な材料であれば特に限定されない(例えば、特許文献5、段落番号[0025]から[0034]、及び図5 参照)。
また導波路リッジを形成する他の公知例として次の工程が開示されている。
サファイア基板上にGaN系半導体層を形成し、このGaN系半導体層上に第1の酸化膜としてSiO膜を形成し、さらに第2の酸化膜としてZrO膜を形成し酸素雰囲気中で熱処理を行い、ZrO膜を弗化アンモニウムにエッチングされない様にする。
次に、ZrO膜上にレジストパターンを形成しRIEによりZrO膜をエッチングしパターンを転写し、続けてSiO膜をエッチングする。この後レジストパターンを除去しZrO膜とSiO膜との二層よりなるマスクパターンを形成する。
つぎにこのマスクパターンを用いてドライエッチングにより、GaN系半導体層をエッチングし凸部を形成する。次に弗化アンモニウム液に試料を浸け、SiO膜の側壁部をエッチングにより後退させて、SiO膜の側壁部に凹みを形成する。
次に第3の酸化膜であるZrO膜を堆積し、第2の酸化膜であるZrO膜上およびGaN系半導体層の凸部の両側にそれぞれ第3の酸化膜であるZrO膜が形成される。
次いで、試料を弗化アンモニウム液に浸し、弗化アンモニウム液がSiO膜の側壁部の凹みから第1の酸化膜のSiO膜に達し、SiO膜はエッチング除去される。この際第2の酸化膜であるZrO膜と第3の酸化膜であるZrO膜とが同時に除去されGaN系半導体層の凸部の両側部分に、ZrO絶縁膜が選択的に形成される(例えば、特許文献6、段落番号[0049]から[0057]、及び図1、図2 参照)。
また、リッジストライプ部上に形成された下層のSiOからなる第1の保護膜及び上層のSiNからなる第2の保護膜を除去しp型コンタクト層を露出させる他の公知例に於いて、SiNのフッ酸のエッチングレートがSiOに比較して遅いことが記載されている(例えば、特許文献7、段落番号[0052]参照)。
再公表特許(A1) JP WO2003/085790 公報 特開2000−22261号公報 特開2000−340880号公報 特開2003−142769号公報 特開2003−243775号公報 特開2004−119772号公報 特開2002−237655号公報
従来の方法では導波路リッジのコンタクト層と電極層との接触面積は確保されるとしても、金属膜と金属膜の下層の半導体層とを同時にエッチングする工程や、2層のレジストを使用する場合に下層のレジストを安定して所定の厚みを残してエッチングを停止する工程や、金属膜をマスクとしたり複数の保護膜を使用する場合のリフトオフを行う工程等を含むなど、安定的に特性の揃ったデバイスを製造する上での問題点があった。また複数のレジストや保護膜を使用する場合の工程の自由度の低下などの問題点もあった。
この発明は上記の問題点を解決するためになされたもので、第1の目的は簡単な工程により、導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止し、歩留まりの高い製造方法を提供することである。
この発明に係る半導体光素子の製造方法は、基板上に第1導電型の第1の半導体層、活性層、第2導電型の第2の半導体層を順次積層した半導体積層構造の表面に、膜厚がdaで所定のエッチャントにおけるエッチングレートがRaの誘電体膜を形成する工程と、誘電体膜の表面にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第1のレジストパターンを形成する工程と、第1のレジストパターンをマスクとして、誘電体膜をエッチングにより除去し第2の半導体層を露呈させる工程と、第1のレジストパターンをマスクとして、ドライエッチングにより第2の半導体層の上表面側の一部を除去し導波路リッジを形成する工程と、第1のレジストパターンを残したまま、導波路リッジ頂部上及び両側面上に、膜厚がdbで先のエッチャントにおけるエッチングレートをRbとしたとき、1<(db/Rb)/(da/Ra)の関係を満たす第1の絶縁膜を形成する工程と、ウエットエッチングにより第1のレジストパターンを除去し、導波路リッジ頂部上に形成された第1の絶縁膜を除去する工程と、先のエッチャントを使用し所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に形成された第1の絶縁膜を残し、導波路リッジ頂部上の誘電体膜を除去し第2の半導体層を露呈させる工程と、露呈した導波路リッジの第2の半導体層の表面上に電極層を形成する工程と、を含むものである。
この発明に係る半導体光素子の製造方法においては、リフトオフ法により第1の絶縁膜に導波路リッジ頂部の誘電体膜を露呈させる開口を形成した後、膜厚がdaで所定のエッチャントにおけるエッチングレートがRaである誘電体膜と膜厚がdbで先のエッチャントにおけるエッチングレートがRbである第1の絶縁膜において、1<(db/Rb)/(da/Ra)の関係が満たされるので、先のエッチャントを用い所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に第1の絶縁膜を残しつつ、導波路リッジ頂部の誘電体膜を除去し、第2の半導体層を露呈させることができる。
以下の実施の形態においては、半導体光素子として、例えば青紫色LDを例にして説明するが、青紫色LDに限らず、赤色LDなど半導体光素子全般に適用して同様の効果を奏する。
実施の形態1.
図1は、この発明の一実施の形態に係るLDの断面図である。なお各図において同じ符号は同じものかまたは相当のものを示す。
図1において、このLD10は導波路リッジ型の青紫色LDで、n型GaN基板12(以下、“n型”を“n−”と、また“p型”を“p−”、特に不純物がドーピングされていないアンドープの場合は“i−”と表記する)の一方の主面であるGa面上にn−GaNで形成されたバッファ層14、このバッファ層14の上にn−AlGaNで形成された第1の半導体層としての例えば第1n−クラッド層16と第2n−クラッド層18と第3n−クラッド層20とが形成され、この第3nクラッド層20の上にn−GaNで形成されたn側光ガイド層22、InGaNで形成されたn側SCH(Separate Confinement Heterostructure)層24、および活性層26が順次積層されている。
この活性層26の上にInGaNで形成されたp側SCH層28、p−AlGaNで形成された電子障壁層30、p−GaNで形成されたp側光ガイド層32、p−AlGaNで形成されたp−クラッド層34、及びp−GaNで形成されたコンタクト層36が順次積層されている。第2の半導体層としては、この実施の形態では、p−クラッド層34とコンタクト層36とを含んでいる。しかし場合によって第2の半導体層は1層であっても3層以上であってもかまわない。
コンタクト層36およびp−クラッド層34に凹部としてのチャネル38を形成することにより、コンタクト層36およびコンタクト層36と接する側のp−クラッド層34の一部が導波路リッジ40を形成している。
導波路リッジ40はLD10の共振器端面となる劈開された端面の幅方向の中央部分に配設され、共振器端面となる両端面の間に延在している。この導波路リッジ40はその長手方向の寸法、即ち共振器長は1000μmで、その長手方向に直交する方向のリッジ幅が1μm〜数十μmで、例えばこの実施の形態では1.5μmである。
またチャネルの幅はこの実施の形態では10μmである。チャネル38を介して導波路リッジ40の両外側に形成された台状部は、例えば電極パッド基台42である。
また導波路リッジ40の深さ、即ちチャネル38の底面からの高さは、たとえば0.5μmである。
導波路リッジ40の側壁と電極パッド基台42の側壁とを含むチャネル38の両側面及びチャネル38の底面は、第1の絶縁膜としてのシリコン窒化膜44により被覆されている。チャネル38の両側面を被覆するシリコン窒化膜44の上端はコンタクト層36の上表面よりも少し低くなっている。
このシリコン窒化膜44は、例えば膜厚が200nmのSiN膜で形成されている。またこのシリコン窒化膜44はコンタクト層36の上表面には形成されておらず、シリコン窒化膜44が有する開口部44aはコンタクト層36の上表面全体及び両側面の上部を露呈させている。
コンタクト層36の上表面にはコンタクト層36と接して電気的に接続されたp側電極46が配設されている。p側電極46は真空蒸着法により白金(Pt)およびAuを順次積層することにより形成される。このp側電極46はコンタクト層36の上表面及び両側面の上部に密接し、この上表面からさらにシリコン窒化膜44の上端を覆い、導波路リッジ40の側壁上のシリコン窒化膜44を経てチャネル38底部のシリコン窒化膜44の一部の上まで延在している。
また、電極パッド基台42の上表面の上、およびチャネル38内の電極パッド基台42の側面上のシリコン窒化膜44とチャネル38底部のシリコン窒化膜44の一部の表面上には、例えばSiOで形成されたシリコン酸化膜48が配設されている。
p側電極46の表面上にはp側電極46と密着してパッド電極50が配設されている。このパッド電極50は、両側のチャネル38内部のp側電極46、シリコン窒化膜44、およびシリコン酸化膜48の上に配設され、さらに電極パッド基台42の上表面に配設されたシリコン酸化膜48の上にまで延在している。
n−GaN基板12は、研磨により薄板化されており、さらにn−GaN基板12の裏面には、真空蒸着法によりTiおよびAu膜を順次積層することにより形成されたn側電極52が配設されている。
このLD10においては、n型不純物としてはシリコン(Si)が、p型不純物としてはマグネシウム(Mg)がドープされている。
n−GaN基板12は基板厚みが100μm程度である。またバッファ層14は層厚が1μm程度である。第1n−クラッド層16は層厚が400nm程度で、例えばn−Al0.07Ga0.93Nにより形成され、第2n−クラッド層18は層厚が1000nm程度で、例えばn−Al0.045Ga0.955Nにより形成され、第3n−クラッド層20は層厚が300nm程度で、例えばn−Al0.015Ga0.985N層により形成される。
n側光ガイド層22の層厚は、例えば80nmである。n側SCH層24は膜厚は30nmでi−In0.02Ga0.98Nにより形成される。
活性層26は、n側SCH層24に接して配設されたi−In0.12Ga0.88Nからなる層厚が5nmのウエル層26a(図示せず)とウエル層26aの上に配設されたi−In0.02Ga0.98Nからなる層厚が8nmのバリア層26b(図示せず)とこのバリア層26bの上に配設されたi−In0.12Ga0.88Nからなる層厚が5nmのウエル層26c(図示せず)とから構成される2重量子井戸構造である。
活性層26のウエル層26cの上に、これと接して配設されたp側SCH層28は膜厚は30nmで、i−In0.02Ga0.98Nにより形成される。
電子障壁層30は層厚が20nm程度で、p−Al0.2Ga0.8Nにより形成される。p側光ガイド層32は層厚が100nm、p−クラッド層34は層厚が500nm程度でp−Al0.07Ga0.93Nにより形成され、コンタクト層36の層厚は20nmである。
次にLD10の製造方法について説明する。
図2〜図14はこの発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。
この製造工程においては、n−GaN基板12とこの上に順次積層されたp側光ガイド層32までの各層は製造工程において特に変化がないので、各図から省略され、p側光ガイド層32の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したGaN基板12上に有機金属化学気相成長法(以下、MOCVD法という)により、例えば1000℃の成長温度でバッファ層14としてのn−GaN層を形成する。
次いで、第1n−クラッド層16としてのn−Al0.07Ga0.93N層、第2n−クラッド層18としてのn−Al0.045Ga0.955N層、第3n−クラッド層20としてのn−Al0.015Ga0.985N層、n側光ガイド層22としてのi−In0.02Ga0.98N層、n側SCH層24としてのi−In0.02Ga0.98N層とが順次形成され、この上に活性層26を構成するウエル層26aとしてのi−In0.12Ga0.88N層とバリア層26bとしてのi−In0.02Ga0.98N層とウエル層26cとしてのi−In0.12Ga0.88N層とが順次形成される。
次いで活性層26の上にp側SCH層28としてのi−In0.02Ga0.98N層、電子障壁層30としてのp−Al0.2Ga0.8N層、p側光ガイド層32としてのp−Al0.2Ga0.8N層70、p−クラッド層34としてのp−Al0.07Ga0.93N層72、およびコンタクト層36としてのp−GaN層74が順次積層されたウエハが形成される。さらに結晶成長が終了したウエハ全面に誘電体膜としてのSiO膜75がEB蒸着法により蒸着される。すなわちp−GaN層74の上にSiO膜75がEB蒸着法により蒸着される。蒸着法は成膜時に表面に与えるダメージが少ないので、p−GaN層74に与えるダメージを少なくすることができる。
またこの実施の形態ではSiO膜を使用したが、Al膜、Ta膜、ZrO膜、MgO膜、SiC膜、TiO膜でも良い。
EB蒸着法により蒸着されたSiO膜75の膜厚daは、保護膜として安定して機能するためには20nm以上必要であり、レジストパターンによるエッチングに際してレジストの膜厚減少があることを考慮すると膜厚の上限が200nm程度となる。さらに望ましくは20nm〜50nmである。この実施の形態では、SiO膜75の膜厚daは40nmとしている。
またSiO膜のバッファードフッ酸(以下“BHF”と記載する。BHFはHF:弗化アンモニウム=1:6である)によるエッチングレートは膜形成の方法により異なる。ECRスパッタにより形成されたSiO膜のエッチングレートは4.2nm/秒、RFスパッタにより形成されたSiO膜のエッチングレートは72nm/秒、EB蒸着により形成されたSiO膜のエッチングレートは100nm/秒以上である。従ってこの実施の形態においてはSiO膜75のBHFによるエッチングレートRaは100nm/秒以上である。
なおSiO膜75は、その形成に際してp−GaN層74にダメージを与えないこと、すなわちダメージによる抵抗増加がないことや、プロセスが安定性が高く歩留まりが高くなるためには後の工程におけるSiO膜75の除去が容易であることなどが望ましい。図2はこの工程の結果を示している。
次に図3を参照して、最表面にSiO膜75が積層された半導体積層構造全面に、レジストを塗布する。次いで写真製版工程により、導波路リッジ40の形状に対応した部分76aにレジストを残し、チャネル38の形状に対応した部分76bのレジストを除去した第1のレジストパターンとしてのレジストパターン76を形成する。この工程の結果が図3である。この実施の形態では導波路リッジ40の形状に対応した部分76aの幅は1.5μm、チャネル38の形状に対応した部分76bの幅は10μmである。
次に図4を参照して、レジストパターン76をマスクとしてSiO膜75を、例えばRIE(Reactive Ion Etching)などのドライエッチング、またはウエットエッチングによりパターニングし、ストライプ状のSiO膜75のパターンを形成する。これにより導波路リッジ40の頂部がSiO膜75により覆われる構造となる。図4はこの工程の結果を示している。
次に図5を参照して、さらにレジストパターン76をマスクとしてRIEにより、p−GaN層74およびp−Al0.07Ga0.93N層72のp−GaN層74と接する側の一部をエッチングし、p−Al0.07Ga0.93N層72の一部を残して底部としたチャネル38を形成する。
この場合のエッチング深さaはこの実施の形態ではa=500nm(0.5μm)程度である。
チャネル38を形成することにより、導波路リッジ40および電極パッド基台42が形成される。図5はこの工程の結果を示している。
次に図6を参照して、先のエッチングに使用したレジストパターン76を残したまま、ウエハ全面にCVD法、あるいはスパッタリング法等を使用し、第1の絶縁膜としてのシリコン窒化膜44となるSiN膜78を形成する。SiN膜78は導波路リッジ40の上表面、チャネル38の内部の表面、および電極パッド基台42の上表面を覆う。
また、例えばCVDにより形成されたSiN膜78のBHFによるエッチングレートRbは1.6nm/秒である。
このSiN膜78の膜厚は、光学設計上100nm以上必要であり、導波路リッジの高さが500nmであることを考慮すると400nm以上の膜厚はプロセスにおけるバラツキにより困難となる。従ってSiN膜78の膜厚は100nm〜400nm程度である。この実施の形態ではSiN膜78の膜厚dbは、例えば膜厚dbが200nm(0.2μm)である。
なお、SiN膜78はLDの光特性に影響するので、後のSiO膜75の除去する工程においてできるだけ膜厚変化がないことが望ましい。図6はこの工程の結果を示している。
先に形成したSiO膜75とこの工程において形成されるSiN膜78において、SiO膜75の膜厚をda、SiN膜78の膜厚をdbとし、所定のエッチャントに対するSiO膜75のエッチングレートをRa、SiN膜78のエッチングレートをRbとすると、これらの間に(da/Ra)<(db/Rb)の関係を満たすことが必要で、さらには10(da/Ra)<(db/Rb)の関係を満たすことが望ましい。
この実施の形態では、da=40nm、db=200nmであり、BHFによるSiO膜75のエッチングレートRaは100nm/秒、BHFによるSiN膜78のエッチングレートRbは1.6nm/秒である。この場合(da/Ra)=0.4秒、(db/Rb)=125秒となり、(da/Ra):(db/Rb)=1:312.5となり、(da/Ra)<(db/Rb)はもちろん、10(da/Ra)<(db/Rb)の関係も十分満足されている。
この場合の絶縁膜としてSiNを使用しているが、SiNの他に、SiON,TiO、Ta、Al、AlN、ZrO、Nb、MgO、SiCなどが使用できる。
次に図7を参照して、有機溶剤を用いたウエットエッチングによりレジストパターン76を除去し、同時にレジストパターン76上に形成されていたSiN膜78を除去する。すなわち、リフトオフ法によりSiN膜78を除去する。
有機溶剤による超音波洗浄によりレジストパターン76上に形成されていたSiN膜78は容易に除去することができ、導波路リッジ40頂部のSiO膜75が露呈し、導波路リッジ40の両側部を含むその他の部分がSiN膜78に覆われた構造になる。即ちSiN膜78に開口44aが形成され、導波路リッジ40頂部のSiO膜75が露呈される。図7はこの工程の結果を示している。
次に図8を参照して、30秒のBHFによるウエットエッチングを行う。SiO膜75については(da/Ra)=0.4秒、SiN膜78については(db/Rb)=125秒となっている。このため30秒のエッチングにより導波路リッジ40頂部のSiO膜75は確実に除去され、一方導波路リッジ40両側部を含むその他の部分のSiN膜78は膜厚の1/4弱、つまり50nm弱しかエッチングされず150nm以上の膜厚を保持することができ、十分なプロセスマージンが保証される。図8はこの工程の結果を示している。
この工程においては、SiN膜78の開口44aを形成する際およびSiO膜75の除去にドライエッチングを使用しない。このためにドライエッチングによる損傷がp−GaN層74に発生しない。
LD10として完成したときに、コンタクト層36にドライエッチングによる損傷が発生していないので、ドライエッチングによる損傷に起因するコンタクト抵抗の増加を抑制することができる。延いてはLD10の歩留まりを高くすることができる。
次に、図9を参照して、導波路リッジ40の頂部にp側電極46を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ40の最上層であるp−GaN層74の上表面、導波路リッジ40の側壁およびチャネル38底部の一部を開口したレジストパターン(図示せず)を形成し、このレジストパターン上にPtとAuの積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、p側電極46を形成する。
導波路リッジ40の頂部のp−GaN層74の上表面およびp−GaN層74の両側面上部はSiN膜78に覆われることなく開口部44aにより露呈しているので、このp側電極46とp−GaN層74との接触面積は開口部44aの形成に際して減少することはない。
従って、p側電極46とp−GaN層74との接触面積の減少に基づくコンタクト抵抗の増加を防止することができる。図9はこの工程の結果を示している。
次に、シリコン酸化膜48を形成する。
図10を参照して、まずウエハ全面にレジストを塗布し、写真製版工程によりp側電極46上を除く部分、すなわち電極パッド基台42上表面、およびチャネル38内の電極パッド基台42側面とチャネル38底部の一部に開口を有するレジストパターン(図示せず)を形成し、ウエハ全面に厚みが100nmのSiO膜を蒸着により形成し、リフトオフ法によりp側電極46上に形成されたレジスト膜とこのレジスト膜の上に形成されたSiO膜とを除去することにより、SiO膜で形成されたシリコン酸化膜48を形成する。図10はこの工程の結果を示している。
この場合の絶縁膜としてはSiOの他に、SiO(0<x<2)、SiN、SiON,TiO、Ta、Al、AlN、ZrO、Nbなどが使用できる。
最後に、図11を参照して、p側電極46、チャネル38及びシリコン酸化膜48上に真空蒸着法によりTi、Pt,及びAuからなる金属膜を積層し、パッド電極50が形成される。図11はこの工程の結果を示している。
なお以上の説明では誘電体膜としてSiO膜を使用し、第1の絶縁膜としてSiN膜を使用し、異なる材料を使用しているが同じ材料を使用して形成された膜を使用してもかまわない。
同じ材料で同じ成膜方法を使用すればRa=Rbとなるので、da<dbとなる様に設定すればよい。プロセスマージンを考えれば10da<dbとなることが望ましい。例えばBHFを使用して処理することを考えれば、da=15nm、db=200nmとすればよい。
この実施の形態1のLD10の製造方法においては、半導体層を積層したウエハ上に、さらに膜厚daでBHFに対するエッチングレートがRaのSiO膜75を形成し、この上に導波路リッジ40に対応したレジストパターン76を形成し、このレジストパターン76をマスクとしてエッチングにより導波路リッジ40を形成し、レジストパターン76を残したままウエハ全面に膜厚dbでBHFに対するエッチングレートがRbでかつ(da/Ra)<(db/Rb)の関係を満たすSiN膜78を形成する。
次いでウエットエッチングによりレジストパターン76を除去し、レジストパターン76上に形成されていたSiN膜78を除去しSiN膜78に開口部44aを形成し、導波路リッジ40頂部のSiO膜75を露呈させる。
次いで、BHFを用いて所定の時間ウエットエッチングを行いSiN膜78を残しながらSiO膜75を完全に除去する。次いで導波路リッジ40の頂部にp側電極46を形成する。
このLDの製造方法においては、p側電極46と接触する半導体層、この場合はコンタクト層36となるp−GaN層74、の上表面がSiN膜78の開口部44aにより確実に露呈され、p−GaN層74の上表面上にSiO膜75が残留することがない。このためにp側電極46とコンタクト層36との接触面積が減少されることはなく動作電圧が増加しない。さらにSiN膜78の開口44aを形成する際にドライエッチングを使用しない。このためにドライエッチングによる損傷がp−GaN層74に発生しない。
LD10として完成したときに、コンタクト層36にドライエッチングによる損傷が発生していないので、ドライエッチングの損傷に起因するコンタクト抵抗の増大を抑制することができ、動作電圧が増加しない。延いては簡単な工程で特性のよいLD10を歩留まりよく製造することができる。
以上のように、この発明に係る半導体光素子の製造方法は、基板上に第1導電型の第1の半導体層、活性層、第2導電型の第2の半導体層を順次積層した半導体積層構造の表面に、膜厚がdaで所定のエッチャントにおけるエッチングレートがRaの誘電体膜を形成する工程と、誘電体膜の表面にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第1のレジストパターンを形成する工程と、第1のレジストパターンをマスクとして、誘電体膜をエッチングにより除去し第2の半導体層を露呈させる工程と、第1のレジストパターンをマスクとして、ドライエッチングにより第2の半導体層の上表面側の一部を除去し導波路リッジを形成する工程と、第1のレジストパターンを残したまま、導波路リッジ頂部上及び両側面上に、膜厚がdbで先のエッチャントにおけるエッチングレートをRbとしたとき、1<(db/Rb)/(da/Ra)の関係を満たす第1の絶縁膜を形成する工程と、ウエットエッチングにより第1のレジストパターンを除去し、導波路リッジ頂部上に形成された第1の絶縁膜を除去する工程と、先のエッチャントを使用し所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に形成された第1の絶縁膜を残し、導波路リッジ頂部上の誘電体膜を除去し第2の半導体層を露呈させる工程と、露呈した導波路リッジの第2の半導体層の表面上に電極層を形成する工程と、を含むものである。
この発明に係る半導体光素子の製造方法においては、リフトオフ法により第1の絶縁膜に導波路リッジ頂部の誘電体膜を露呈させる開口を形成した後、膜厚がdaで所定のエッチャントにおけるエッチングレートがRaである誘電体膜と膜厚がdbで先のエッチャントにおけるエッチングレートがRbである第1の絶縁膜において、1<(db/Rb)/(da/Ra)の関係が満たされるので、先のエッチャントを用い所定の時間ウエットエッチングを行うことにより、導波路リッジ両側面上に第1の絶縁膜を残しつつ、導波路リッジ頂部の誘電体膜を除去し、第2の半導体層を露呈させることができる。このため導波路リッジ頂部における第2の半導体層と電極層との接触面積の減少を抑制することができる。延いては簡単な工程により導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止し、半導体光素子の歩留まりを高めることができる。
以上のように、この発明に係る半導体光素子の製造方法は、導波路リッジ頂部に電極を備えた半導体光素子の製造方法に適している。
この発明の一実施の形態に係るLDの断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。 この発明に係るLDの製造方法の各製造工程を示すLDの一部断面図である。
符号の説明
12 n型GaN基板、 16 第1n−クラッド層、 18 第2n−クラッド層、 20 第3n−クラッド層、 26 活性層、 34 p−クラッド層、 36 コンタクト層、 75 SiO膜、 76 レジストパターン、 40 導波路リッジ、 78 SiN膜、 46 p側電極。

Claims (3)

  1. 基板上に第1導電型の第1の半導体層、活性層、第2導電型の第2の半導体層を順次積層した半導体積層構造の表面に、膜厚がdaで所定のエッチャントにおけるエッチングレートがRaの誘電体膜を形成する工程と、
    誘電体膜の表面にレジストを塗布し、写真製版工程により導波路リッジに対応したストライプ状の第1のレジストパターンを形成する工程と、
    第1のレジストパターンをマスクとして、誘電体膜をエッチングにより除去し第2の半導体層を露呈させる工程と、
    第1のレジストパターンをマスクとして、ドライエッチングにより第2の半導体層の上表面側の一部を除去し導波路リッジを形成する工程と、
    第1のレジストパターンを残したまま、導波路リッジ頂部上及び両側面上に、膜厚がdbで上記エッチャントにおけるエッチングレートをRbとしたとき、1<(db/Rb)/(da/Ra)の関係を満たす第1の絶縁膜を形成する工程と、
    ウエットエッチングにより第1のレジストパターンを除去し、導波路リッジ頂部上に形成された第1の絶縁膜を除去する工程と、
    上記エッチャントを使用し所定の時間ウエットエッチングをおこなうことにより、導波路リッジ両側面上に形成された第1の絶縁膜を残し、導波路リッジ頂部上の誘電体膜を除去し第2の半導体層を露呈させる工程と、
    露呈した導波路リッジの第2の半導体層の表面上に電極層を形成する工程と、
    を含む半導体光素子の製造方法。
  2. 膜厚da、dbとエッチングレートRa、Rbとが、10<(db/Rb)/(da/Ra)の関係を満たすことを特徴とした請求項1記載の半導体光素子の製造方法。
  3. 第2の半導体層がGaN系の半導体層により形成されたことを特徴とする請求項1または2に記載の半導体光素子の製造方法。
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