JP2008310033A - 表示装置、画素駆動方法 - Google Patents

Abstract

【課題】カップリングが入った後のソースの引きを早くし、適切にＶｔｈキャンセル動作を実行させる。
【解決手段】駆動トランジスタのソースに付加する補助容量を１行前の電源線との間に配すると、１行前の画素回路で閾値キャンセル動作を開始する際、駆動トランジスタのソースにカップリングが入る。これによってソース電位が上昇し、駆動トランジスタのソース側から電源線に電流が流れるが、このときにサンプリングトランジスタＴｒ１を非導通として駆動トランジスタのゲートをフローティング状態とする。すると、カップリングによるソース電位の上昇とともに、ゲート電位も上昇し、これによって駆動トランジスタのゲート−ソース間電圧が大きくなり、電流値が大きくなるため、迅速にソース電圧を第２電位に引き戻すことが可能となる。
【選択図】図１１

Description

本発明は、列状の信号線と、行状の走査線及び電源線が交差する部分に形成される画素回路がマトリクス状に配置されて成る表示装置と、その画素駆動方法であって、例えば発光素子として有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いた表示装置に関する。

特開２００３−２５５８５６号公報 特開２００３−２７１０９５号公報

例えば上記特許文献１，２に見られるように、有機ＥＬ素子を画素に用いた画像表示装置が開発されている。有機ＥＬ素子は自発光素子であることから、例えば液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能である（いわゆる電流制御型）。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ：ＴＦＴ）によって制御するものである。

ところで有機ＥＬ素子を用いた画素回路構成としては、画素毎の輝度ムラの解消等による表示品質の向上や、ハイフレームレート化への対応などの各種の観点より、各種多様な構成が検討されている。例えば画素毎での駆動トランジスタの閾値電圧や移動度のバラツキをキャンセルして画素毎の輝度ムラを解消できるようにした画素回路構成や動作は各種提案されている。
ここで本発明では表示装置の画素回路として、本発明出願人が開発している新規な回路構成及び回路動作を想定した場合に、適切に駆動トランジスタの閾値電圧のキャンセル動作が実行されるようにし、高品質な表示を実現できるようにすることを目的とする。

本発明の表示装置は、画素回路がマトリクス状に配置されて成る画素アレイと、上記画素アレイ上で列状に配設される信号線と、上記画素アレイ上で行状に配設される走査線と、上記画素アレイ上で行状に配設される電源線と、行状に配設された各走査線に順次走査パルスを供給して画素回路を行単位で線順次走査する主スキャナと、上記線順次走査に合わせて行状に配設された各電源線に第１電位と第２電位で切り替わる電源電圧を供給する電源スキャナと、上記線順次走査に合わせて列状に配設された各信号線に信号電位と基準電位を供給する信号セレクタとを備える。
そして上記画素回路は、発光素子と、サンプリングトランジスタと、駆動トランジスタと、保持容量と、補助容量とを有する構成とされる。上記サンプリングトランジスタは、そのゲートが上記走査線に接続され、ソース及びドレインの一方が上記信号線に接続され、他方が上記駆動トランジスタのゲートに接続される。上記駆動トランジスタは、そのソース及びドレインの一方が上記発光素子に接続され、他方が上記電源線に接続される。上記保持容量は、上記駆動トランジスタのゲートとソースの間に接続される。さらに上記駆動トランジスタのソースは、上記補助容量を介してｘ行（但しｘ≧１）前の電源線に接続される。
ここで上記ｘ行前の電源線が上記第１電位となるタイミングにおいては、上記サンプリングトランジスタが非導通となるように上記走査パルスのタイミングが設定されているようにする。

また上記構成の画素回路においては、上記電源線が上記第２電位とされ、上記信号線が上記基準電位とされている期間に、上記走査パルスによってサンプリングトランジスタが導通されることで、上記駆動トランジスタのゲート電位が上記基準電位、ソース電位が上記第２電位とされる、上記駆動トランジスタの閾値キャンセル準備が行われる。また上記閾値キャンセル準備の後、上記電源線が上記第１電位とされた状態で、上記信号線が上記基準電位とされている期間に上記走査パルスにより上記サンプリングトランジスタが導通されることで、上記駆動トランジスタの閾値キャンセル動作が行われる。さらに上記信号線に信号電位が印加されている期間に、上記走査パルスによって上記サンプリングトランジスタが導通することで、上記信号電位が上記保持容量に保持されるとともに、上記駆動トランジスタの移動度補正動作が行われ、その後、上記駆動トランジスタが、上記第１電位にある上記電源線からの電流供給により、上記保持容量に保持された信号電位に応じた駆動電流を上記発光素子に流すことで上記発光素子の発光動作が行われるようにされている。そして上記ｘ行前の電源線が上記第１電位となるタイミングとは、上記閾値キャンセル準備の期間内のタイミングである。

本発明の画素駆動方法は、上記構成の画素回路についての駆動方法であり、上記電源線を上記第２電位とし、上記信号線を基準電位とした期間に、上記走査パルスによってサンプリングトランジスタを導通させ、上記駆動トランジスタのゲート電位を上記基準電位、ソース電位を上記第２電位とする、上記駆動トランジスタの閾値キャンセル準備動作と、上記電源線を第１電位とした状態で、上記信号線を上記基準電位とした期間に、上記走査パルスにより上記サンプリングトランジスタを導通させて行う上記駆動トランジスタの閾値キャンセル動作と、上記信号線に信号電位を印加している期間に、上記走査パルスによって上記サンプリングトランジスタを導通させることで、上記信号電位を上記保持容量に保持させるとともに、上記駆動トランジスタの移動度補正動作を行なうサンプリング及び移動度補正動作と、上記駆動トランジスタが、上記第１電位にある上記電源線からの電流供給により、上記保持容量に保持された信号電位に応じた駆動電流を上記発光素子に流すことで上記発光素子を発光させる発光動作とを実行する。そして上記閾値キャンセル準備動作の期間内において上記ｘ行前の電源線が上記第１電位となるタイミングにおいては、上記サンプリングトランジスタが非導通となるように上記走査パルスのタイミングを設定する。

このような本発明においては、その画素回路においてサンプリングトランジスタと駆動トランジスタの動作により、信号電位を保持容量にサンプリングするとともに、保持した信号電位に応じた駆動電流を発光素子に流すことで発光動作を行う。
ここで、駆動トランジスタのソースが、補助容量を介してｘ行前の電源線に接続されているが、これは、信号電位の保持容量への書込及び移動度補正によってソース電位が上昇したときに、発光素子（例えば有機ＥＬ素子）の寄生容量が不足して発光素子がターンオンすることを避けるために容量値を補うためである。
ところがこのように駆動トランジスタのソースに付加する補助容量をｘ行前の電源線との間に配すると、ｘ行前の画素回路で閾値キャンセル動作を開始する際、つまりｘ行前の電源線が第１電位とされる際に、駆動トランジスタのソースにカップリングが入ることになる。これによってソース電位が上昇し、駆動トランジスタのソース側から電源線に電流が流れるが、電流量はゲート−ソース間電圧に依存するため、ゲート電位が固定されていると、電流量が比較的少なくなり、ソース電位が第２電位に引き戻されるまでに時間を要することとなる。これが閾値キャンセル準備の期間内となると、閾値キャンセル動作が適正に実行されるようにするためには、ソース電位を迅速に（閾値キャンセル動作が開始される前に）第２電位に戻すことが要求される。
そこで、このカップリングが入るタイミングで上記サンプリングトランジスタが非導通となるようにする。即ち駆動トランジスタのゲートをフローティング状態とする。すると、カップリングによるソース電位の上昇とともに、ゲート電位も上昇し、これによって駆動トランジスタのゲート−ソース間電圧が大きくなり、電流値が大きくなるため、迅速にソース電圧を第２電位に引き戻すことが可能となる。

本発明によれば、駆動トランジスタのソースが補助容量を介してｘ行前の電源線に接続されている画素回路構成を採用する場合に、ｘ行前の電源線が第１電位となって駆動トランジスタのソースにカップリングが入るタイミングにおいては、サンプリングトランジスタを非導通として駆動トランジスタのゲートをフローティング状態とすることで、ソース電位の引きを早くすることができる。これによってソース電位が第２電位とされるべき閾値キャンセル準備の期間であっても、カップリングによる一時的なソース電位上昇の影響が閾値キャンセルを開始する以降にまで持ち越されることがなくなり、閾値キャンセル動作を適正に実行できるという効果があり、新規な構成の画素回路を用いた表示装置において品質のよい表示を実現できる。

以下、本発明の表示装置の実施の形態として、有機ＥＬ素子を用いた表示装置の例を次の順序で説明する。
［１．実施の形態の表示装置の全体構成］
［２．本発明に至る過程における画素回路及び動作］
［３．本発明の実施の形態の画素回路構成における本発明に至る前の回路動作］
［４．本発明の実施の形態としての画素回路動作］

［１．実施の形態の表示装置の全体構成］

図１に実施の形態の表示装置の全体構成を示す。この表示装置は後述するように、駆動トランジスタの閾値電圧や移動度のバラツキに対する補償機能を備えた画素回路１０を含むものである。
図１に示すように、本例の表示装置は、画素回路１０が列方向と行方向にマトリクス状に配列された画素アレイ部２０と、水平セレクタ１１と、ライトスキャナ１２と、ドライブスキャナ１３を備える。
また水平セレクタ１１により選択され、輝度情報に応じた映像信号を画素回路１０に対する入力信号として供給する信号線ＤＴＬ１、ＤＴＬ２・・・が、画素アレイ部２０に対して列方向に配されている。信号線ＤＴＬ１、ＤＴＬ２・・・は、画素アレイ部２０においてマトリクス配置された画素回路１０の列数分だけ配される。

また画素アレイ部２０に対して、行方向に走査線ＷＳＬ１，ＷＳＬ２・・・、電源線ＤＳＬ１，ＤＳＬ２・・・が配されている。これらの走査線ＷＳＬ及び電源線ＤＳＬは、それぞれ、画素アレイ部２０においてマトリクス配置された画素回路１０の行数分だけ配される。
走査線ＷＳＬ（ＷＳＬ１，ＷＳＬ２・・・）はライトスキャナ１２により駆動される。ライトスキャナ１２は、設定された所定のタイミングで、行状に配設された各走査線ＷＳＬ１，ＷＳＬ２・・・に順次、走査パルスＷＳ（ＷＳ１，ＷＳ２・・・）を供給して、画素回路１０を行単位で線順次走査する。
電源線ＤＳＬ（ＤＳＬ１，ＤＳＬ２・・・）はドライブスキャナ１３により駆動される。ドライブスキャナ１３は、ライトスキャナ１２による線順次走査に合わせて、行状に配設された各電源線ＤＳＬ１，ＤＳＬ２・・・に第１電位（Ｖｃｃ）と第２電位（Ｖｉｎｉ）に切り替わる電源電圧としての電源パルスＤＳ（ＤＳ１，ＤＳ２・・・）を供給する。
水平セレクタ１１は、ライトスキャナ１２による線順次走査に合わせて、列方向に配された信号線ＤＴＬ１、ＤＴＬ２・・・に対して、画素回路１０に対する入力信号としての信号電位（Ｖｓｉｇ）と基準電位（Ｖｏｆｓ）を供給する。

［２．本発明に至る過程における画素回路及び動作］

表示装置は上記図１のように構成されるが、ここでは、本発明に至る過程で考慮された画素回路１０Ａの構成とその動作を説明する。
図２に画素回路１０Ａの構成を示している。この画素回路１０Ａが、図１の構成における画素回路１０のようにマトリクス配置される。なお、図２では簡略化のため、信号線ＤＴＬと走査線ＷＳＬ及び電源線ＤＳＬが交差する部分に配される１つの画素回路１０Ａのみを示している。

この画素回路１０Ａは、発光素子である有機ＥＬ素子１と、１個の保持容量Ｃｓと、サンプリングトランジスタＴｒ１、駆動トランジスタＴｒ２としての２個の薄膜トランジスタ（ＴＦＴ）とで構成されている。サンプリングトランジスタＴｒ１、駆動トランジスタＴｒ２はｎチャネルＴＦＴとされている。

保持容量Ｃｓは、一方の端子が駆動トランジスタＴｒ２のソースに接続され、他方の端子が同じく駆動トランジスタＴｒ２のゲートに接続されている。
画素回路１０Ａの発光素子は例えばダイオード構造の有機ＥＬ素子１とされ、アノードとカソードを備えている。有機ＥＬ素子１のアノードは駆動トランジスタＴｒ２のソースｓに接続され、カソードは所定の接地配線（カソード電位Ｖｃａｔ）に接続されている。なお容量ＣELは、有機ＥＬ素子１の寄生容量である。
サンプリングトランジスタＴｒ１は、そのドレインとソースの一端が信号線ＤＴＬに接続され、他端が駆動トランジスタＴｒ２のゲートｇに接続される。またサンプリングトランジスタのゲートは走査線ＷＳＬに接続されている。
駆動トランジスタＴｒ２のドレインｄは電源線ＤＳＬに接続されている。

有機ＥＬ素子１の発光駆動は、基本的には次のようになる。
信号線ＤＴＬに信号電位Ｖｓｉｇが印加されたタイミングで、サンプリングトランジスタＴｒ１が走査線ＷＳＬによってライトスキャナ１２から与えられる走査パルスＷＳによって導通されることで、信号線ＤＴＬからの入力信号Ｖｓｉｇが保持容量Ｃｓに書き込まれる。駆動トランジスタＴｒ２は、ドライブスキャナ１３によって第１電位Ｖｃｃが与えられている電源線ＤＳＬからの電流供給により、保持容量Ｃｓに保持された信号電位に応じた電流を有機ＥＬ素子１に流し、有機ＥＬ素子１を発光させる。

また、この画素回路１０Ａでは、有機ＥＬ素子１の電流駆動に先立って駆動トランジスタＴｒ２の閾値電圧Ｖｔｈのバラツキの影響をキャンセルする為の動作（以下、Ｖｔｈキャンセル動作）を行う。さらに、上記のように信号線ＤＴＬからの入力信号Ｖｓｉｇを保持容量Ｃｓに書き込むと同時に、駆動トランジスタＴｒ２の移動度のバラツキの影響をキャンセルするための移動度補正動作も行う。

図３により画素回路１０Ａの動作を説明する。
図３には水平セレクタ１１によって信号線ＤＴＬに与えられる電位（信号電位Ｖｓｉｇと基準電位Ｖｏｆｓ）を、ＤＴＬ入力信号として示している。
また走査パルスＷＳとして、ライトスキャナ１２によって走査線ＷＳＬに印加されるパルスを示している。この走査パルスＷＳにより、サンプリングトランジスタＴｒ１が、導通／非導通に制御される。
また電源パルスＤＳとして、ドライブスキャナ１３によって電源線ＤＳＬに印加される電源電圧を示している。この電源電圧としては、ドライブスキャナ１３は第１電位Ｖｃｃと第２電位Ｖｉｎｉが所定タイミングで切り替わるように供給する。
また駆動トランジスタのゲート電位Ｖｇ、ソース電位Ｖｓの変動も示している。

図３のタイミングチャートにおける時点ｔ０は、発光素子である有機ＥＬ素子１が発光駆動される１サイクル、例えば画像表示の１フレーム期間の開始タイミングとなる。
まず時点ｔ０からＶｔｈキャンセル動作のための準備を行う。このためドライブスキャナ１３は、時点ｔ０で電源パルスＤＳを第２電位Ｖｉｎｉとする。また、信号線ＤＴＬが基準電位Ｖｏｆｓとされている期間に、ライトスキャナ１２によって走査パルスＷＳがＨレベルとされる。
電源線ＤＳＬの電源パルスＤＳが第２電位Ｖｉｎｉとされることで、駆動トランジスタＴｒ２のソース電位Ｖｓは、第２電位Ｖｉｎｉにまで低下されて固定される。
また信号線ＤＴＬが基準電位Ｖｏｆｓとされている期間に走査パルスＷＳがＨレベルとされてサンプリングトランジスタＴｒ１が導通されることで、駆動トランジスタＴｒ２のゲート電位Ｖｇが、電圧Ｖｏｆｓの固定電位とされる。
このようにして、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓを、閾値電圧Ｖｔｈ以上に開くことで、Ｖｔｈキャンセルの準備を行う。
なお、時点ｔ１，時点ｔ２でも、信号線ＤＴＬが基準電位Ｖｏｆｓとされている期間に走査パルスＷＳがＨレベルとされてサンプリングトランジスタＴｒ１が導通されるが、これは駆動トランジスタＴｒ２のゲート電位Ｖｇを、より確実に基準電位Ｖｏｆｓに固定するために行われるものである。

次に時点ｔ３からＶｔｈキャンセル動作が開始される。このときは、駆動トランジスタＴｒ２のゲート電位Ｖｇを基準電位Ｖｏｆｓに固定したまま、ドライブスキャナ１３によって電源パルスＤＳが第１電位Ｖｃｃとされることで、ソース電位Ｖｓが上昇する。
但しこのとき、ソース電位Ｖｓが有機ＥＬ素子１の閾値を越えないようにするため、及びＤＴＬ入力信号が信号電位Ｖｓｉｇの期間にはサンプリングトランジスタＴｒ１を非導通とするため、ライトスキャナ１２は、信号線ＤＴＬが基準電位Ｖｏｆｓとなる期間に走査パルスＷＳを断続的にオンさせる。これによって期間ｔｂ、ｔｃ，ｔｄ、ｔｅとして示すように、期間的に分割してＶｔｈキャンセル動作が行われる。
このＶｔｈキャンセル動作は、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ＝閾値電圧Ｖｔｈとなると完了する。

その後、信号線ＤＴＬが信号電位Ｖｓｉｇとなったタイミング（期間ｔｆ）において、走査パルスＷＳがオンとされることで、保持容量Ｃｓに信号電位Ｖｓｉｇが書き込まれる。また、この期間ｔｆは、駆動トランジスタＴｒ２の移動度補正期間ともなる。
この期間ｔｆでは、駆動トランジスタＴｒ２の移動度に応じてソース電位Ｖｓが上昇する。即ち駆動トランジスタＴｒ２の移動度が大きければ、ソース電位Ｖｓの上昇量が大きく、移動度が小さければソース電位Ｖｓの上昇量が小さい。これは結果として発光期間における駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓを、移動度に応じて調整する動作となる。

その後、ソース電位Ｖｓが有機ＥＬ素子１の閾値を越える電位となったときに、有機ＥＬ素子１が発光されることになる。
即ち駆動トランジスタＴｒ２は保持容量Ｃｓに保持されている電位に応じて駆動電流を流し、有機ＥＬ素子１を発光させる。このとき駆動トランジスタＴｒ２のソース電位Ｖｓは所定の動作点に保持されている。
駆動トランジスタＴｒ２のドレインには電源線ＤＳＬから第１電位Ｖｃｃが印加されており、常に飽和領域で動作するように設定されているため、駆動トランジスタＴｒ２は定電流源として機能し、有機ＥＬ素子１に流れる電流Ｉｄｓは駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓに応じて、

となる。但し、Ｉｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、Ｖｔｈは駆動トランジスタＴｒ２の閾値電圧、Ｖｇｓは駆動トランジスタＴｒ２のゲート−ソース間電圧を表わしている。
この（数１）からわかるように、電流Ｉｄｓは駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓの２乗値に依存するため、電流Ｉｄｓとゲート−ソース間電圧Ｖｇｓの関係は図４のようになる。

飽和領域では駆動トランジスタＴｒ２のドレイン電流Ｉｄｓはゲート−ソース間電圧Ｖｇｓによって制御されるが、保持容量Ｃｓの作用により駆動トランジスタＴｒ２のゲート・ソース間電圧Ｖｇｓ（＝Ｖｓｉｇ＋Ｖｔｈ）は一定であるので、駆動トランジスタＴｒ２は一定電流を有機ＥＬ素子１に流す定電流源として動作する。
これにより有機ＥＬ素子１のアノード電位（ソース電位Ｖｓ）は有機ＥＬ素子１に電流が流れる電圧まで上昇し、有機ＥＬ素子１は発光する。つまり今回のフレームにおける、信号電圧Ｖｓｉｇに応じた輝度での発光が開始される。

このように画素回路１０Ａは１フレーム期間において、Ｖｔｈキャンセル動作及び移動度補正を含んで、有機ＥＬ素子１の発光のための動作が行われる。
Ｖｔｈキャンセル動作によって各画素回路１０Ａでの駆動トランジスタＴｒ２の閾値電圧Ｖｔｈのバラツキや、経時変動による閾値電圧Ｖｔｈ変動などに関わらず、信号電位Ｖｓｉｇに応じた電流を有機ＥＬ素子１に与えることができる。つまり製造上或いは経時変化による閾値電圧Ｖｔｈのバラツキをキャンセルして、画面上に輝度ムラ等を発生させずに高画質を維持できる。
また、駆動トランジスタＴｒ２の移動度によってもドレイン電流は変動するため、画素回路１０Ａ毎の駆動トランジスタＴｒ２の移動度のバラツキにより画質が低下するが、移動度補正により、駆動トランジスタＴｒ２の移動度の大小に応じてソース電位Ｖｓが得られ、結果として各画素回路１０Ａの駆動トランジスタＴｒ２の移動度のバラツキを吸収するようなゲート−ソース間電圧Ｖｇｓに調整されるため、移動度のバラツキによる画質低下も解消される。

［３．本発明の実施の形態の画素回路構成における本発明に至る前の回路動作］

ところが、上記図２の画素回路１０Ａには、次のような難点があり、このため本実施の形態に相当する画素回路１０としての構成が検討された。

上記画素回路１０Ａにおいては、図３で述べたように、駆動トランジスタＴｒ２の閾値電圧Ｖｔｈのバラツキを、走査パルスＷＳで期間的に分割してキャンセルし、また信号電位Ｖｓｉｇの保持容量Ｃｓへの書き込みと同時に移動度補正を行うこととしていた。
ここで、図３に期間ｔｆとして示した保持容量Ｃｓへの書込及び移動度補正の際に駆動トランジスタＴｒ２のソース電位Ｖｓが上昇するが、有機ＥＬ素子１の容量（寄生容量ＣEL）が不足すると、ソース電位Ｖｓが有機ＥＬ素子１の閾値を越え、有機ＥＬ素子１がターンオンしてしまう。これは輝度ムラとして画質に影響することになる。

そこで、図５に示すように、本実施の形態に相当する構成としての画素回路１０が考えられた。これは上述した画素回路１０Ａの構成に補助容量Ｃｓｕｂを追加したものである。
図５では、図１の画素アレイ部２０における第ｍ列、第ｍ＋１列と、第ｎ−１行、第ｎ行の画素回路１０としての４つの画素回路１０（m,n-1）、１０（m+1,n-1）、１０（m,n）、１０（m+1,n）を示している。即ち信号線ＤＴＬ（ｍ）、ＤＴＬ（ｍ＋１）と、走査線ＷＳＬ（ｎ−１）、ＷＳＬ（ｎ）及び電源線ＤＳＬ（ｎ−１）、ＤＳＬ（ｎ）の交差する部分の画素回路１０である。

そして各画素回路１０では、駆動トランジスタＴｒ２のソースｓは、補助容量Ｃｓｕｂを介して１行前の電源線ＤＳＬに接続されている。
例えば電源線ＤＳＬ（ｎ）と信号線ＤＴＬ（ｍ）の交差点である画素回路１０（m,n）について見てみると、駆動トランジスタＴｒ２のソースｓは補助容量Ｃｓｕｂを介して１行前の電源線ＤＳＬ（ｎ−１）に接続されている。他の各画素回路１０も同様に、補助容量Ｃｓｕｂが１行前の電源線ＤＳＬに接続されている。
このように補助容量Ｃｓｕｂを設けることで、有機ＥＬ素子１の容量不足を補って、上述のように信号電位Ｖｓｉｇの保持容量Ｃｓへの書込及び移動度補正の際に、ソース電位Ｖｓが有機ＥＬ素子１の閾値を越えてターンオンしてしまうということを回避できる。

ところが、この図５の画素回路１０の構成において図３と同様の動作を行うことになるが、その際に以下に述べる不都合が生じる。
有機ＥＬ素子１の容量を補うために前段の電源線ＤＳＬとの間に補助容量Ｃｓｕｂを形成しているため、前段の画素回路１０におけるＶｔｈキャンセル動作の際にカップリングが入る。
図５の画素回路１０(m,n)について述べていくと、前行の電源線ＤＳＬ(n-1)が第１電位Ｖｃｃとなる際に、駆動トランジスタＴｒ２のソースにカップリングが入り、ソース電位Ｖｓが上昇する。カップリングによるソース電位Ｖｓの上昇分ΔＶｓは次のようになる。

ここで、ΔＶｃｃは、前行の電源線ＤＳＬ(n-1)の変動分であり、即ち第２電位Ｖｉｎｉから第１電位Ｖｃｃに切り替わる際の電圧変動分である（ΔＶｃｃ＝Ｖｃｃ−Ｖｉｎｉ）。
このカップリングの影響によって、適正にＶｔｈキャンセル動作の準備ができなくなり、Ｖｔｈキャンセル動作が十分に発揮されなことが生ずる。

以下、画素回路１０(m,n)に注目して、カップリングが入る際の動作を図６，図７，図８で説明する。
図６の時点ｔ０，ｔ１，ｔ２，ｔ３は、図２で示した時点ｔ０，ｔ１，ｔ２，ｔ３と同様である。即ち時点ｔ０で電源線ＤＳＬ（ｎ）における電源パルスＤＳ（ｎ）が第２電位Ｖｉｎｉとされ、Ｖｔｈキャンセル準備が開始される。即ち駆動トランジスタＴｒ２のソース電位Ｖｓが第２電位Ｖｉｎｉに引き下げられる。また走査線ＷＳＬ（ｎ）の走査パルスＷＳ（ｎ）がＨレベルとされてサンプリングトランジスタＴｒ１が導通されて、駆動トランジスタＴｒ２のゲート電位Ｖｇが基準電位Ｖｏｆｓとされる。
その後、時点ｔ１，ｔ２でも、信号線ＤＴＬが基準電位Ｖｏｆｓとされているときに走査線ＷＳＬ（ｎ）の走査パルスＷＳ（ｎ）がＨレベルとされ、このＶｔｈキャンセル準備の期間中に駆動トランジスタＴｒ２のゲート電位Ｖｇを基準電位Ｖｏｆｓに抑えるつけるようにしている。
その後、時点ｔ３で電源線ＤＳＬ（ｎ）の電源パルスＤＳ（ｎ）が第１電位Ｖｃｃとされ、図３で述べたように、期間ｔｂ，ｔｃ，ｔｄ，ｔｅにおけるＶｔｈキャンセル動作が実行される。

ここで、図６に示す電源パルスＤＳ（ｎ−１）は、第ｎ−１行の電源線ＤＳＬ（ｎ−１）の電源パルスであるが、その電源パルスＤＳ（ｎ−１）は、第ｎ−１行の画素回路１０(m,n-1)等においてＶｔｈキャンセル動作を開始するタイミングで第２電位Ｖｉｎｉから第１電位Ｖｃｃに立ち上がる。例えば通常、電源パルスＤＳ（ｎ）が第１電位Ｖｃｃとなるタイミングより１Ｈ（１水平期間）前のタイミングで、電源パルスＤＳ（ｎ−１）が第１電位Ｖｃｃに立ち上がる。この１行前の画素回路１０についての電源パルスＤＳ（ｎ−１）が第１電位Ｖｃｃとなるタイミングを時点ｔ２１として示している。そして電源パルスＤＳ（ｎ−１）が第１電位Ｖｃｃとなる時点ｔ２１では、走査パルスＷＳ（ｎ）はＨレベル、つまりサンプリングトランジスタＴｒ１が導通している期間となる。
この時点ｔ２１は、画素回路１０(m,n)についてみれば、Ｖｔｈキャンセル準備の期間中であって、上述したカップリングが入るタイミングとなる。

この時点ｔ２１を中心として時間軸を拡大した波形を図８に示すとともに、カップリングが入る前後の等価回路を図７（ａ）（ｂ）に示す。
図８に示す時点ｔ２で走査パルスＷＳ（ｎ）がＨレベルとされるのは、図３，図６でも述べたように、信号線ＤＴＬが基準電位Ｖｏｆｓとされている間にサンプリングトランジスタＴｒ１を導通させ、駆動トランジスタＴｒ２のゲート電位Ｖｇを適正に基準電位Ｖｏｆｓに保たせるようにするためである。時点ｔ２で走査パルスＷＳ（ｎ）がＨレベルとされた際の等価回路は図７（ａ）に示される。
駆動トランジスタＴｒ２のゲート電位Ｖｇは基準電位Ｖｏｆｓに保たれ、また電源パルスＤＳ（ｎ）＝第２電位Ｖｉｎｉが継続されているため、ソース電位Ｖｓは第２電位Ｖｉｎｉに固定されている。

ここで時点ｔ２１で、前段である第ｎ−１行の電源パルスＤＳ（ｎ−１）が第１電位Ｖｃｃに立ち上がると、上述したカップリングが入り、ソース電位Ｖｓが、Ｖｉｎｉ＋ΔＶｓに上昇する。ソース電位Ｖｓの変動分ΔＶｓは、上記（数２）のとおりである。
またこの時点で電源線ＤＳＬ（ｎ）＝第２電位Ｖｉｎｉである。
従って、図７（ｂ）に電流Ｉｄｓとして示すように、ソース側から電源線ＤＳＬ（ｎ）に向かう電流が流れる。
なお、このときサンプリングトランジスタＴｒ１が導通されているため、ゲート電位Ｖｇは基準電位Ｖｏｆｓで固定されている。つまりカップリングが入る時点のゲート電位Ｖｇの変動分ΔＶｇ＝０である。

ところで、このカップリングが入る時点ｔ２１は、Ｖｔｈキャンセル準備の期間中であるが、このＶｔｈキャンセル準備の動作とは、そもそも、ゲート電位Ｖｇは基準電位Ｖｏｆｓとし、またソース電位Ｖｓを第２電位Ｖｉｎｉに固定することで、ゲート−ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈより開くことを目的とする動作である。
ここで時点ｔ２１でカップリングが入ることで、瞬間的にソース電位Ｖｓが（Ｖｉｎｉ＋ΔＶｓ）に上昇するが、図７（ｂ）のように電流Ｉｄｓが流れることによって、ソース電位Ｖｓは低下していく。
問題は、Ｖｔｈキャンセル動作を開始する時点ｔ３で、ソース電位Ｖｓが第２電位Ｖｉｎｉにまで戻っているか否かということになる。

図８のソース電位Ｖｓを見ると、時点ｔ２１でカップリングによりソース電位Ｖｓが（Ｖｉｎｉ＋ΔＶｓ）に上昇し、その後、図７（ｂ）で述べた電流Ｉｄｓが流れることにより、ソース電位Ｖｓは徐々に低下している。
ところがソース電位Ｖｓの低下が比較的遅く、Ｖｔｈキャンセル動作が開始される時点ｔ３において、ソース電位Ｖｓが第２電位Ｖｉｎｉにまで戻されていない。
すると、Ｖｔｈキャンセル準備において、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓが十分に開かれないことになる。
なお以下では、ソース電位Ｖｓを第２電位Ｖｉｎｉにまで戻すこと「ソース電位の引き」という言葉を使い、「ソース電位の引きが遅い／早い」という表現を用いる。

この図８の場合のように、ソース電位の引きが遅くなると、Ｖｔｈキャンセル準備が適正に行われないことになり、その結果、Ｖｔｈキャンセル動作が適正に機能しないことが生ずる。そこで、カップリングによりソース電位Ｖｓが上昇した直後に、ソース電位の引きを早くすることが求められる。

［４．本発明の実施の形態としての画素回路動作］

実施の形態の表示装置は、図１の構成において、画素回路１０として上記図５に示した構成を備える。また基本的には図３で説明した動作を行う。
そして上述したように、図５の回路構成を採る場合、カップリングが入った後のソースの引きが遅れて十分なＶｔｈキャンセル動作の準備ができないということが発生するが、本実施の形態としては、図５の画素回路１０の構成において、Ｖｔｈキャンセル準備の期間中にカップリングによってソース電位Ｖｓが上昇した直後に、ソース電位の引きを早くして、Ｖｔｈキャンセル準備動作が適切に行われるようにするものである。

実施の形態としての動作を図９，図１０，図１１で説明する。
図９は、上記図６と同様に、信号線ＤＴＬによる入力信号と、走査パルスＷＳ（ｎ）と、電源パルスＤＳ（ｎ）と、１行前の電源パルスＤＳ（ｎ−１）を示している。
本実施の形態においては、ライトスキャナ１２が走査パルスＷＳ（ｎ）をＨレベルとするタイミングをずらし、カップリングが入る時点ｔ２１においては走査パルスＷＳ（ｎ）がＬレベルとなるようにする。
即ち図９において、時点ｔ０，時点ｔ１で走査パルスＷＳ（ｎ）がＨレベルとされることは、図３，図６と同様であるが、１行前の電源パルスＤＳ（ｎ−１）が第１電位Ｖｃｃとなる時点ｔ２１の近辺では、時点ｔ２’〜ｔ２２’の期間に走査パルスＷＳ（ｎ）がＨレベルとなるように、走査パルスＷＳのタイミングがずらされている。
これはつまり、時点ｔ２１でカップリングが入る際に、サンプリングトランジスタＴｒ１を非導通の状態とし、駆動トランジスタＴｒ２のゲートをフローティング状態とすることである。

図１０（ａ）は、時点ｔ２’〜ｔ２２’の期間の等価回路である。このとき、上記図７（ａ）と同様に、サンプリングトランジスタＴｒ１が導通され、ゲート電位Ｖｇ＝Ｖｏｆｓ、ソース電位Ｖｓ＝Ｖｉｎｉとなっている。
図１０（ｂ）は、時点ｔ２１でカップリングが入った後の状態を示している。サンプリングトランジスタＴｒ１は非導通である。このときカップリングによりソース電位Ｖｓが上昇することによって、図のようにソース側から電源線ＤＳＬ（ｎ）に向かって電流Ｉｄｓが流れる。
ここで、電流Ｉｄｓの電流量について考える。

この図１０（ｂ）のように、カップリングが入る時点では、サンプリングトランジスタＴｒ１が非導通であり、駆動トランジスタＴｒ２のゲートｇはフローティング状態である。
この状態において、カップリングが入ることによるソース電位Ｖｓの変動分ΔＶｓは、

のようになる。
また、駆動トランジスタＴｒ２のゲート電位Ｖｇは、この場合フローティング状態であるためソース電位Ｖｓの上昇と共に上昇する。図１０（ｃ）のように容量成分Ｃｄ、Ｃｇｄ、Ｃｇｓを考えると、ゲート電位Ｖｇの変動分ΔＶｇは、

のようになる。
このようにソース電位Ｖｓの上昇とともにゲート電位Ｖｇが上昇することは、ゲート−ソース間電圧Ｖｇｓが開くことを意味する。
但しこの図１０（ｂ）の電流Ｉｄｓが流れる場合は、ソースｓがドレイン、ドレインｄがソースとして働くため、ここでいうゲート−ソース間電圧Ｖｇｓとは、ゲートｇ−電源線ＤＳＬ（ｎ）の間の電圧である。

ここで上述した図７（ｂ）と比較する。図７（ｂ）の場合、ゲート電位Ｖｇは基準電位Ｖｏｆｓに固定されている。このため、電流Ｉｄｓに影響するゲート−ソース間電圧Ｖｇｓとは、基準電位Ｖｏｆｓと電源線ＤＳＬ（ｎ）の第２電位Ｖｉｎｉの電位差となる。
一方、図１０（ｂ）の状態では、カップリングが入った際の電流Ｉｄｓに影響するゲート−ソース間電圧Ｖｇｓとは、ゲート電位Ｖｇ＝基準電位Ｖｏｆｓ＋ΔＶｇと、電源線ＤＳＬ（ｎ）の第２電位Ｖｉｎｉの電位差となる。
つまり、図１０（ｂ）の場合、図７（ｂ）に比べてゲート−ソース間電圧Ｖｇｓが十分に開くことになる。
上述した（数１）及び図４からわかるように、電流Ｉｄｓとしての電流値に対しては、ゲート−ソース間電圧Ｖｇｓがその２乗値で影響を与える。従って、図１０（ｂ）の場合、電流Ｉｄｓは十分に大きくなり、結果としてソースの引きを早くできる。

図１１に、本例の場合の時点ｔ２１前後を拡大して示している。
走査パルスＷＳ（ｎ）は時点ｔ２’〜ｔ２２’の期間にＨレベルとされ、これは時点ｔ２１とは、ずれたタイミングとなっている。
そして時点ｔ２１で１段前の電源パルスＤＳ（ｎ−１）が第１電位Ｖｃｃとなり、カップリングが入るが、このとき図のようにソース電位ＶｓはΔＶｓ（上記数３）だけ上昇し、またこれに伴ってゲート電位ＶｇはΔＶｇ（上記数４）だけ上昇する。
そしてこの場合、ゲート電位Ｖｇが上昇することでゲート−ソース間電圧Ｖｇｓが十分に開き、電流Ｉｄｓは増大する。この結果、図のようにソース電位Ｖｓは迅速に第２電位Ｖｉｎｉにまで戻されることになる。ゲート電位Ｖｇも基準電位Ｖｏｆｓとなる。

ソース電位の引きが早くなることで、例えば時点ｔ２１より１Ｈ後となる時点ｔ３でＶｔｈキャンセル動作を開始する際には、ソース電位Ｖｓは第２電位Ｖｉｎｉに戻されており、これによって適正なＶｔｈキャンセル動作が実行されることになる。

即ち本実施の形態によれば、駆動トランジスタＴｒ２のソースｓが補助容量Ｃｓｕｂを介して１行前の電源線ＤＳ（ｎ−１）に接続されている画素回路構成を採用する場合に、１行前の電源線ＤＳ（ｎ−１）が第１電位Ｖｃｃとなってソースｓにカップリングが入る時点ｔ２１においては、サンプリングトランジスタＴｒ１を非導通として駆動トランジスタＴｒ２のゲートｇをフローティング状態とすることで、ソース電位Ｖｓの引きを早くすることができる。これによってソース電位Ｖｓが第２電位Ｖｉｎｉとされるべき閾値キャンセル準備の期間であっても、カップリングによる一時的なソース電位上昇の影響が閾値キャンセルを開始する以降にまで持ち越されることがなくなり、閾値キャンセル動作を適正に実行できるという効果があり、表示装置として品質のよい表示を実現できる。
また、ソース電位の引きが早くできることは、画像表示のハイフレームレート化への対応を考えても好適となる。即ち１Ｈ期間が短くなった場合でも、適切にＶｔｈキャンセル動作を実行できる。

なお、ソース電位の引きを、より早くするためには、ゲート電位Ｖｇの上昇割合を増加させることも好適である。
ゲート電位Ｖｇの変動量ΔＶｇは、上記（数４）のようになるが、この（数４）から、保持容量Ｃｓを大きくすれば、ΔＶｇが大きくなることが理解される。
従って、保持容量Ｃｓの容量値設定により、カップリングが入る際のゲート電位Ｖｇの上昇割合を大きくすることができる。ゲート電位Ｖｇの変動量ΔＶｇが大きくなれば、それだけゲート−ソース間電圧Ｖｇｓ（上述のようにこの場合はゲート−電源線ＤＳＬ（ｎ）間の電圧）が大きくなり、電流Ｉｄｓを増大させることができるため、よりソースの引きを早くすることができる。
特にハイフレームレート化により１Ｈ期間が短くなる場合など、このようにゲート電位の上昇割合を増加させることが適切である。

また、図５の回路構成では、駆動トランジスタＴｒ２のソースｓは、補助容量Ｃｓｕｂを介して１行前の電源線ＤＳＬに接続するようにしていたが、例えば２行前の電源線ＤＳＬに接続するようにしてもよい。
この場合の構成を図１２に示す。図１２では、図１の画素アレイ部２０における第ｍ列、第ｍ＋１列と、第ｎ−２行、第ｎ−１行、第ｎ行の画素回路１０としての６つの画素回路１０（m,n-2）、１０（m+1,n-2）、１０（m,n-1）、１０（m+1,n-1）、１０（m,n）、１０（m+1,n）を示している。即ち信号線ＤＴＬ（ｍ）、ＤＴＬ（ｍ＋１）と、走査線ＷＳＬ（ｎ−２）、ＷＳＬ（ｎ−１）、ＷＳＬ（ｎ）及び電源線ＤＳＬ（ｎ−２）、ＤＳＬ（ｎ−１）、ＤＳＬ（ｎ）の交差する部分の画素回路１０である。

そして各画素回路１０では、駆動トランジスタＴｒ２のソースｓは、補助容量Ｃｓｕｂを介して２行前の電源線ＤＳＬに接続されている。
例えば画素回路１０（m,n）について見てみると、駆動トランジスタＴｒ２のソースｓは補助容量Ｃｓｕｂを介して２行前の電源線ＤＳＬ（ｎ−２）に接続されている。他の各画素回路１０も同様に、補助容量Ｃｓｕｂが２行前の電源線ＤＳＬに接続されている。

この場合の動作タイミングを上記図９と同様にして示すと、図１３のようになる。即ち画素回路１０（m,n）から考えれば、時点ｔ３でＶｔｈキャンセル動作を開始するより２Ｈ期間前である時点ｔ２３に、２行前の電源線ＤＳＬ（ｎ−２）が第１電位Ｖｃｃに立ち上がり、このときにカップリングが入ることになる。
ここで、図のように時点ｔ２１では、走査パルスＷＳ（ｎ）はＬレベルとなるように設定されていることで、カップリングが入る際には駆動トランジスタＴｒ２のゲートはフローティング状態とされ、上述した実施の形態の場合と同様、ソースの引きを早くできることになる。

そしてさらには、このように構成すると、カップリングが入る時点から、Ｖｔｈキャンセル動作を開始する時点までは、２Ｈ期間という時間的余裕が生まれる。つまりソースの引きを完了させなければならない時間としての余裕が広がる。このようにソースを引く時間のマージンを増加させることで、より確実にＶｔｈキャンセル準備を整え、Ｖｔｈキャンセル動作をより確実な動作とすることができる。
特にハイフレームレート化が進んで１Ｈ期間としての時間が短くなる場合には、このようにしてソースの引く時間を２Ｈ期間とすることが好適となる。
もちろん、補助容量Ｃｓｕｂを、３行以上前の電源線ＤＳＬに接続するようにし、ソースの引きを完了させる期間のマージンをより広げるようにすることも考えられる。

本発明の実施の形態の表示装置の構成の説明図である。 実施の形態に至る前の画素回路構成の説明図である。 実施の形態に至る前の画素回路及び実施の形態の画素回路の基本的な動作の説明図である。 駆動トランジスタのＩｄｓ−Ｖｇｓ特性の説明図である。 実施の形態の画素回路の説明図である。 実施の形態に至る前の回路動作の説明図である。 実施の形態に至る前の回路動作における等化回路図である。 実施の形態に至る前の回路動作における波形図である。 実施の形態の回路動作の説明図である。 実施の形態の回路動作における等化回路図である。 実施の形態の回路動作における波形図である。 他の実施の形態の画素回路の説明図である。 他の実施の形態の回路動作の説明図である。

符号の説明

１ 有機ＥＬ素子、１０ 画素回路、１１ 水平セレクタ、１２ ライトスキャナ、１３ ドライブスキャナ、２０ 画素アレイ部、Ｃｓ 保持容量、Ｔｒ１ サンプリングトランジスタ、Ｔｒ２ 駆動トランジスタ、Ｃｓｕｂ 補助容量

Claims (3)

1. 発光素子と、サンプリングトランジスタと、駆動トランジスタと、保持容量と、補助容量とを有する画素回路が、マトリクス状に配置されて成る画素アレイと、
   上記画素アレイ上で、列状に配設される信号線と、
   上記画素アレイ上で、行状に配設される走査線と、
   上記画素アレイ上で、行状に配設される電源線と、
   行状に配設された各走査線に順次走査パルスを供給して、画素回路を行単位で線順次走査する主スキャナと、
   上記線順次走査に合わせて行状に配設された各電源線に第１電位と第２電位で切り替わる電源電圧を供給する電源スキャナと、
   上記線順次走査に合わせて列状に配設された各信号線に信号電位と基準電位を供給する信号セレクタとを備え、
   上記画素回路において、
   上記サンプリングトランジスタは、そのゲートが上記走査線に接続され、ソース及びドレインの一方が上記信号線に接続され、他方が上記駆動トランジスタのゲートに接続され、
   上記駆動トランジスタは、そのソース及びドレインの一方が上記発光素子に接続され、他方が上記電源線に接続され、
   上記保持容量は、上記駆動トランジスタのゲートとソースの間に接続され、
   上記駆動トランジスタのソースは、上記補助容量を介してｘ行（但しｘ≧１）前の電源線に接続されており、
   上記ｘ行前の電源線が上記第１電位となるタイミングにおいては、上記サンプリングトランジスタが非導通となるように上記走査パルスのタイミングが設定されていることを特徴とする表示装置。
2. 上記電源線が上記第２電位とされ、上記信号線が上記基準電位とされている期間に、上記走査パルスによって上記サンプリングトランジスタが導通されることで、上記駆動トランジスタのゲート電位が上記基準電位、ソース電位が上記第２電位とされる、上記駆動トランジスタの閾値キャンセル準備が行われ、
   上記閾値キャンセル準備の後、上記電源線が上記第１電位とされた状態で、上記信号線が上記基準電位とされている期間に上記走査パルスにより上記サンプリングトランジスタが導通されることで、上記駆動トランジスタの閾値キャンセル動作が行われ、
   上記信号線に信号電位が印加されている期間に、上記走査パルスによって上記サンプリングトランジスタが導通することで、上記信号電位が上記保持容量に保持されるとともに、上記駆動トランジスタの移動度補正動作が行われ、
   上記駆動トランジスタが、上記第１電位にある上記電源線からの電流供給により、上記保持容量に保持された信号電位に応じた駆動電流を上記発光素子に流すことで上記発光素子の発光動作が行われるようにされており、
   上記ｘ行前の電源線が上記第１電位となるタイミングとは、上記閾値キャンセル準備の期間内のタイミングであることを特徴とする請求項１に記載の表示装置。
3. 発光素子と、サンプリングトランジスタと、駆動トランジスタと、保持容量と、補助容量とを有する画素回路が、マトリクス状に配置されて成る画素アレイと、
   上記画素アレイ上で、列状に配設される信号線と、
   上記画素アレイ上で、行状に配設される走査線と、
   上記画素アレイ上で、行状に配設される電源線と、
   行状に配設された各走査線に順次走査パルスを供給して、画素回路を行単位で線順次走査する主スキャナと、
   上記線順次走査に合わせて行状に配設された各電源線に第１電位と第２電位で切り替わる電源電圧を供給する電源スキャナと、
   上記線順次走査に合わせて列状に配設された各信号線に信号電位と基準電位を供給する信号セレクタとを備え、
   上記画素回路において、
   上記サンプリングトランジスタは、そのゲートが上記走査線に接続され、ソース及びドレインの一方が上記信号線に接続され、他方が上記駆動トランジスタのゲートに接続され、
   上記駆動トランジスタは、そのソース及びドレインの一方が上記発光素子に接続され、他方が上記電源線に接続され、
   上記保持容量は、上記駆動トランジスタのゲートとソースの間に接続され、
   上記駆動トランジスタのソースは、上記補助容量を介してｘ行（但しｘ≧１）前の電源線に接続されている表示装置の画素駆動方法として、
   上記電源線を上記第２電位とし、上記信号線を上記基準電位とした期間に、上記走査パルスによってサンプリングトランジスタを導通させ、上記駆動トランジスタのゲート電位を上記基準電位、ソース電位を上記第２電位とする、上記駆動トランジスタの閾値キャンセル準備動作と、
   上記電源線を第１電位とした状態で、上記信号線を上記基準電位とした期間に上記走査パルスにより上記サンプリングトランジスタを導通させて行う上記駆動トランジスタの閾値キャンセル動作と、
   上記信号線に信号電位が印加されている期間に、上記走査パルスによって上記サンプリングトランジスタを導通させることで、上記信号電位を上記保持容量に保持させるとともに、上記駆動トランジスタの移動度補正動作を行なうサンプリング及び移動度補正動作と、
   上記駆動トランジスタが、上記第１電位にある上記電源線からの電流供給により、上記保持容量に保持された信号電位に応じた駆動電流を上記発光素子に流すことで上記発光素子を発光させる発光動作と、
   を実行するとともに、
   上記閾値キャンセル準備動作の期間内において上記ｘ行前の電源線が上記第１電位となるタイミングにおいては、上記サンプリングトランジスタが非導通となるように上記走査パルスのタイミングを設定することを特徴とする画素駆動方法。

Images