JP2008282980A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】フェースアップボンディング構造のＢＧＡ型半導体装置の小型化を実現することのできる技術を提供する。
【解決手段】第１ワイヤ群を構成する複数のボンディングワイヤ１２ａと、第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂとを、配線基板２の主面に１列に配置された複数のボンディングリード１０に交互に接続し、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａのループ高さを、第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂのループ高さよりも低くなるように形成し、配線基板２をその上面方向から見たときの平面形状において、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａと第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂとが重ならないように、それぞれを配線基板２の主面に配置されたボンディングリード１０と接続する。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、フェースアップボンディング構造の半導体装置およびその製造方法に適用して有効な技術に関するものである。
半導体装置の表面実装型パッケージの一つに、ＢＧＡ（Ball Grid Array）がある。このＢＧＡは、配線基板の主面に半導体チップを搭載し、配線基板の主面と反対側に位置する裏面に外部接続用端子としてボール状の半田バンプを複数配置した構造となっている。ＢＧＡは、例えば、従来のガルウイング型端子を有するＱＦＰ（Quit Flat Package）よりも小型化および多ピン化が容易であることから高密度実装が可能であり、また、多ピンの一括リフロー表面実装が容易であることから実装歩留まりが高い等の利点を有している。
また、ＢＧＡ型半導体装置は、フェースアップボンディング構造とフェースダウンボンディング構造とに大きく分類することができる。フェースアップボンディング構造のＢＧＡ型半導体装置では、半導体チップの主面（回路形成面）に配置された電極パッドと、配線基板の主面に配置されたボンディングリードとをボンディングワイヤで電気的に接続している。一方、フェースダウンボンディング構造のＢＧＡ型半導体装置では、半導体チップの主面に配置された電極パッドと、配線基板の主面に配置されたボンディングリードとを半田バンプで電気的に接続している。
近年、携帯電話、携帯型パーソナルコンピュータ等の電子機器の小型化が進み、これらの電子機器に組み込まれるＢＧＡ型半導体装置においても小型化が要求されている。そこで、本発明者は、ＢＧＡ型半導体装置の小型化について検討しているが、実装コストを低く抑えた製造が可能であることから、フェースアップボンディング構造のＢＧＡ型半導体装置についての検討を主として行っている。
フェースアップボンディング構造のＢＧＡ型半導体装置については、例えば、特開２００３−３３８５１９号公報（特許文献１）に開示されており、複数のワイヤのうちの互いに隣り合う第１および第２ワイヤにおいて、第２ワイヤは第１ワイヤよりもループ高さが高く、第２ワイヤの一端部を第１ワイヤの一端部よりも半導体チップの一辺から遠く離れた位置で半導体チップの主面の電極パッドに接続し、第２ワイヤの他端部を第１ワイヤの他端部よりも半導体チップの一辺から遠く離れた位置で配線基板の主面の電極パッドに接続する技術が記載されている。
また、特開２００２−９３９９２号公報（特許文献２）には、配線基板上に搭載された第１半導体素子と、第１半導体素子上に搭載された、第１半導体素子の主面の大きさより小さい主面を有するスペーサと、スペーサ上に搭載された、第１半導体素子の主面の大きさよりも大きい主面を有する第２半導体素子と、第１半導体素子と配線基板の表面の導電パターンとを接続する第１ボンディングワイヤと、第２半導体素子と配線基板の表面の導電パターンとを接続する第２ボンディングワイヤとを具備する半導体装置が記載されている。
特開２００３−３３８５１９号公報 特開２００２−９３９９２号公報
ＢＧＡ型半導体装置の小型化を図るためには、配線基板の平面寸法を小さくする必要がある。配線基板の平面寸法を小さくするためには、配線基板の主面に搭載される半導体チップと配線基板の主面に配置されるボンディングリードとの間の領域を狭くする、または配線基板の主面に配置されるボンディングリードのピッチを狭くする必要がある。しかしながら、配線基板の平面寸法を小さくするこれら手段については、以下に説明する種々の技術的課題が存在する。
（１）配線基板の主面に搭載される半導体チップと配線基板の主面に配置されるボンディングリードとの間の領域を狭くした場合、この領域における配線基板の主面に形成される引き回し配線および配線基板の主面と裏面とを貫通する貫通孔の設計自由度が小さくなる。特に、半導体チップの周辺端部と貫通孔とが重なると、半導体チップに発生した応力が半導体チップの周辺端部に集中しやすいため、貫通孔の内部の配線にクラックが生じ易くなる。これら配線のクラックを防止するためには、貫通孔を半導体チップの周辺端部から離して配置しなくてはならない。そこで、全ての貫通孔を半導体チップの周辺端部よりも内側の領域に配置することが考えられる。しかしながら、近年では、半導体装置の高機能化に伴い電極パッドの数も増えているため、半導体チップの周辺端部よりも内側の領域には配置しきれない。また、貫通孔の構造は、半導体装置の製造コストを低減するために、その中心部は保護膜（絶縁膜）が埋め込まれているため、貫通孔と半田バンプとを平面的に重ねて形成することが困難である。これにより、貫通孔は、半田バンプを形成するための裏面電極パッド（ランド）と平面的にずらした位置に形成する必要がある。以上の理由から、貫通孔を半導体チップの周辺端部から離すための領域を確保することは困難である。
また、半導体チップは、一般にペースト状の接着剤を用いて配線基板の主面に接着されるが、この接着剤が漏れて、配線基板の主面に配置されたボンディングリードにまで到達することがある。ボンディングリードに接着剤が到達すると、ボンディングリードの表面を接着剤が覆ってしまい、後のワイヤボンディング工程において、ボンディングワイヤの接続不良が発生してしまう。そこで、この接着剤の漏れを防止するためには、配線基板の主面に搭載される半導体チップの周辺端部と配線基板の主面に配置されるボンディングリードとの間に漏れ防止用（流出した接着剤を溜めるため）のダム（溝）を形成する必要があるが、ダムを形成する領域を確保することは困難である。
また、半導体チップの主面に配置される電極パッドと配線基板の主面に配置されるボンディングリードとを電気的に接続するボンディングワイヤが短くなり、例えば０．８ｍｍよりもボンディングワイヤが短くなると、ループ形状が形成できなくなることがある。
（２）配線基板の主面に配置されるボンディングリードのピッチを狭くした場合、隣り合うボンディングワイヤの間隔も狭くなる。隣り合うボンディングワイヤの間隔が狭くなると、トランスファモールドにより樹脂封止体を形成する際、ボンディングワイヤの形状が樹脂の流れによって変形し、隣り合うボンディングワイヤ同士が短絡するといった不具合が生じることがある。
例えば、上記特許文献１に記載されたＢＧＡ型半導体装置では、配線基板の主面に配置されるボンディングリードの配列を２列とし、隣り合うボンディングワイヤのループ高さを変えることにより（例えば上記特許文献１の図３および図４参照）、隣り合うボンディングワイヤ同士の短絡を抑制し、ＢＧＡ型半導体装置の小型化を図っている。しかし、配線基板の主面に配置されるボンディングリードの配列を２列にすると、配線基板の主面に搭載される半導体チップと配線基板の主面に配置されるボンディングリードとの間の領域が狭くなり、前記（１）で説明したような問題等が生じてしまう。
本発明の目的は、フェースアップボンディング構造のＢＧＡ型半導体装置の小型化を実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、平面形状が四角形からなり、各辺に沿って形成された複数のボンディングリードと、複数のボンディングリードのそれぞれよりも内側に形成された複数の第１貫通孔と、複数の第１貫通孔のそれぞれよりも内側に形成された複数の第２貫通孔とを有する配線基板と、複数の電極パッドが形成された主面を有し、配線基板の主面において複数の第１貫通孔の内側に搭載された第１半導体チップと、複数の電極パッドが形成された主面を有し、第１半導体チップの主面に搭載された第２半導体チップと、第１半導体チップの主面に配置された複数の電極パッドと配線基板の主面に配置された複数のボンディングリードとをそれぞれ電気的に接続する第１ワイヤ群を構成するボンディングワイヤと、第２半導体チップの主面に配置された複数の電極パッドと配線基板の主面に配置された複数のボンディングリードとをそれぞれ電気的に接続する第２ワイヤ群を構成するボンディングワイヤとを含む半導体装置であって、第１ワイヤ群を構成するボンディングワイヤは、第２ワイヤ群を構成するボンディングワイヤから平面的に露出するように形成されている。
本発明は、平面形状が四角形からなり、各辺に沿って形成された複数のボンディングリードと、複数のボンディングリードのそれぞれよりも内側に形成された複数の第１貫通孔と、複数の第１貫通孔のそれぞれよりも内側に形成された複数の第２貫通孔とを有する配線基板と、複数の電極パッドが形成された主面を有する第１半導体チップと、複数の電極パッドが形成された主面を有し、第１半導体チップよりも外形寸法が小さい第２半導体チップとを準備する工程と、配線基板の主面において複数の第１貫通孔の内側に第１半導体チップを搭載し、第１半導体チップの主面に第２半導体チップを搭載する工程と、第１半導体チップの主面に配置された複数の電極パッドと配線基板の主面に配置された複数のボンディングリードとを第１ワイヤ群を構成する複数のボンディングワイヤでそれぞれ電気的に接続し、第２半導体チップの主面に配置された複数の電極パッドと配線基板の主面に配置された複数のボンディングリードとを第２ワイヤ群を構成する複数のボンディングワイヤでそれぞれ電気的に接続する工程とを含む半導体装置の製造方法であって、第１ワイヤ群を構成するボンディングワイヤは、第２ワイヤ群を構成するボンディングワイヤから平面的に露出するように形成する。
本発明は、平面形状が四角形からなり、各辺に沿って形成された複数のボンディングリードと、複数のボンディングリードのそれぞれよりも内側に形成された複数の第１貫通孔と、複数の第１貫通孔のそれぞれよりも内側に形成された複数の第２貫通孔とを有する配線基板と、複数の電極パッドが形成された主面を有する第１半導体チップと、第１半導体チップよりも外形寸法が小さいスペーサと、複数の電極パッドが形成された主面を有し、第１半導体チップよりも外形寸法が大きい第２半導体チップとを準備する工程と、配線基板の主面において複数の第１貫通孔の内側に第１半導体チップを搭載した後、第１半導体チップの主面に配置された複数の電極パッドと配線基板の主面に配置された複数のボンディングリードとを第１ワイヤ群を構成する複数のボンディングワイヤでそれぞれ電気的に接続する工程と、第１半導体チップの主面にスペーサを搭載する工程と、スペーサの主面に第２半導体チップを搭載した後、第２半導体チップの主面に配置された複数の電極パッドと配線基板の主面に配置された複数のボンディングリードとを第２ワイヤ群を構成する複数のボンディングワイヤでそれぞれ電気的に接続する工程とを含む半導体装置の製造方法であって、第１ワイヤ群を構成するボンディングワイヤは、第２ワイヤ群を構成するボンディングワイヤから平面的に露出するように形成する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
配線基板の主面に搭載された半導体チップと配線基板の主面に配置された複数のボンディングリードとの間の領域における配線の引き回しおよび貫通孔の設計自由度が向上し、配線基板の設計を容易とすることができ、また隣り合うボンディングワイヤ同士の短絡を抑制することができることから、フェースアップボンディング構造のＢＧＡ型半導体装置の小型化を実現することができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１によるフェースアップボンディング構造のＢＧＡ型半導体装置について図１および図２を用いて説明する。図１は、ＢＧＡ型半導体装置の構成を示す平面図、図２は、ＢＧＡ型半導体装置の構成を示す断面図（（ａ）は図１のＡ−Ａ線に沿う断面図、（ｂ）は図１のＢ−Ｂ線に沿う断面図、（ｃ）は図１のＣ−Ｃ線に沿う断面図）である。
図１および図２に示すように、ＢＧＡ型半導体装置１は、配線基板（基板）２の互いの反対側に位置する主面（基板主面）２ｘおよび裏面（基板裏面）２ｙのうちの主面２ｘ側に第１半導体チップ３および第２半導体チップ４を積層して搭載し、配線基板２の裏面２ｙ側に外部接続用端子としてボール状の半田バンプ（外部端子）５を複数配置したパッケージ構造になっている。
配線基板２の主面にペースト状の接着剤６を介して搭載された半導体チップ（第１半導体チップ）３は、その厚さ方向と交差する平面形状が四角形になっており、例えばその寸法は４．０ｍｍ×４．０ｍｍ、その厚さは０．２ｍｍである。また、第１半導体チップ３の主面にフィルム状の接着剤であるＤＡＦ（Die Attach Film）７を介して積層された半導体チップ（第２半導体チップ）４は、その厚さ方向と交差する平面形状が四角形になっており、例えば、その寸法は３．５ｍｍ×３．５ｍｍ、その厚さは０．２ｍｍである。すなわち、配線基板２の主面には平面形状の寸法が相対的に大きい第１半導体チップ３が搭載され、この第１半導体チップ３の主面には、平面形状の寸法が相対的に小さい第２半導体チップ４が搭載されている。
第１および第２半導体チップ３，４は、これに限定されないが、主に、半導体基板と、この半導体基板の主面に形成された複数のトランジスタ素子と、半導体基板の主面において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム、タングステンまたは銅などの金属膜で形成されている。表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。第１半導体チップ３は、例えばメモリチップであり、第２半導体チップ４は、例えばコントローラチップである。
第１半導体チップ３の主面（第１チップ主面）には、第１半導体チップ３の各辺に沿って１列の複数の電極パッド（第１電極パッド）８が配置されている。これら電極パッド８は、第１半導体チップ３の多層配線層のうちの最上層の配線からなり、第１半導体チップ３の表面保護膜にそれぞれの電極パッド８に対応して形成された開口部により露出している。同様に、第２半導体チップ４の主面（第２チップ主面）には、第２半導体チップ４の各辺に沿って１列の複数の電極パッド（第２電極パッド）９が配置されている。これら電極パッド９は、第２半導体チップ４の多層配線層のうちの最上層の配線からなり、第２半導体チップ４の表面保護膜にそれぞれの電極パッド９に対応して形成された開口部により露出している。
配線基板２は、その厚さ方向と交差する平面形状が四角形になっており、その寸法は、例えば８．０ｍｍ×８．０ｍｍである。配線基板２は、これに限定されないが、主に、コア材と、このコア材の主面に形成された複数の最上層配線（配線、表面側配線）と、この複数の最上層配線を覆うようにして形成された保護膜（絶縁膜、表面保護膜）ＰＦｘと、このコア材の主面と反対側に位置する裏面に形成された複数の最下層配線（配線、裏面側配線）と、この複数の最下層配線を覆うようにして形成された保護膜（絶縁膜、裏面保護膜）ＰＦｙとを有する構成になっている。コア材は、例えばその主面、裏面および貫通孔の内部に配線を有する多層配線構造になっている。コア材の各絶縁層は、例えばガラス繊維にエポキシ系またはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。コア材の各配線層は、例えば銅を主成分とする金属膜で形成されている。コア材の主面上の保護膜ＰＦｘは、主にコア材の最上層に形成された配線を保護する目的で形成され、コア材の裏面上の保護膜ＰＦｙは、主にコア材の最下層に形成された配線を保護する目的で形成されている。また、コア材の主面上の保護膜ＰＦｘには、配線基板２のボンディングリード１０と下段の半導体チップ３の周辺端部との間において、流出した接着剤６を溜めるためのダム（溝）ＰＦｄが形成されている。ダムＰＦｄは、保護膜ＰＦｘの一部を除去して、コア材の主面を露出させるための開口部である。コア材の主面上および裏面上の保護膜ＰＦｘ，ＰＦｙとしては、例えば二液性アルカリ現像液型ソルダーレジストインキまたは熱硬化型一液性ソルダーレジストインキからなる絶縁膜が用いられている。
配線基板２の主面２ｘには、第１半導体チップ３の周辺端部から配線基板２の周辺端部の間の領域において、配線基板２の各辺に沿って１列の複数のボンディングリード１０が配置されている。これらボンディングリード１０は、配線基板２のコア材の主面に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上の保護膜ＰＦｘにそれぞれのボンディングリード１０に対応して形成された開口部ＰＦＯｘにより露出している。また、配線基板２の主面２ｘにボンディングリード１０を１列に配置することにより、これらボンディングリード１０と第１半導体チップ３の周辺端部との距離を、例えば１．７〜１．７５ｍｍ程度とすることができる。但し、配線基板２の主面２ｘに配置されるボンディングリード１０の寸法は０．１ｍｍ×０．２ｍｍ、ボンディングリード１０と配線基板２の周辺端部との距離は０．０５〜０．１ｍｍとした。
配線基板２の裏面２ｙには、複数の裏面電極パッド（ランド）１１が配置されている。これら裏面電極パッド１１は、配線基板２のコア材の裏面に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上の保護膜ＰＦｙにそれぞれの裏面電極パッド１１に対応して形成された開口部ＰＦＯｙにより露出している。また、この複数の裏面電極パッド１１は、配線基板２のコア材に形成される貫通孔が、その内部に導体膜を埋め込むのではなく、保護膜（絶縁膜）を埋め込むことで孔を塞いでいるため、貫通孔から平面的にずらした位置に配線を引き回し、形成している。
コア材に形成された複数の最上層配線と複数の最下層配線とは、コア材を貫通する複数の貫通孔の内部に形成される配線によってそれぞれ電気的に接続されている。貫通孔は、配線基板２の主面２ｘに配置されるボンディングリード１０よりも内側に配置されるが、配線基板２の主面２ｘに搭載される第１半導体チップ３の周辺端部と重ならないように形成される。従って、貫通孔には、第１半導体チップ３の周辺端部と配線基板２の主面２ｘに配置されるボンディングリード１０との間の配線基板２に形成される貫通孔（第１貫通孔２２ｃｏ）と、第１半導体チップ３の直下の配線基板２に形成される貫通孔（第２貫通孔２２ｃｉ）とを有している。ここで、貫通孔の内部が塞がれていない場合、後の樹脂封止工程において、半導体チップを封止するための樹脂が、配線基板２の裏面２ｙ側に貫通孔を介して回り込んでしまう。そのため、複数の貫通孔の内部を塞ぐことが必要である。本実施の形態１では、半導体装置の製造コストを低減するために、貫通孔（第１貫通孔２２ｃｏ、第２貫通孔２２ｃｉ）の側面（側壁）に配線を形成し、保護膜（絶縁膜）を埋め込むことで孔を塞いでいる。すなわち、本実施の形態１では、複数の貫通孔を覆うように保護膜を形成している。そのため、流出した接着剤６を溜めるためのダム（溝）ＰＦｄは、貫通孔と平面的に重ならないように形成している。
第１半導体チップ３の主面に配置された複数の電極パッド８と、配線基板２の主面２ｘに配置された複数のボンディングリード１０とが、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａによってそれぞれ電気的に接続されている。同様に、第２半導体チップ４の主面に配置された複数の電極パッド９と、配線基板２の主面２ｘに配置された複数のボンディングリード１０とが、第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂによってそれぞれ電気的に接続されている。ボンディングワイヤ１２ａ，１２ｂには、例えば金線を用いる。ボンディングワイヤ１２ａ，１２ｂは、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、第１および第２半導体チップ３，４の主面に配置された電極パッド８，９、ならびに配線基板２の主面２ｘに配置されたボンディングリード１０に接続される。
配線基板２のボンディングリード１０と下段の半導体チップ（第１半導体チップ）３の電極パッド８とを電気的に接続し、第１ワイヤ群を構成する複数のボンディングワイヤ（第１ワイヤ）１２ａと、配線基板２のボンディングリード１０と上段の半導体チップ（第２半導体チップ）４の電極パッド９とを電気的に接続し、第２ワイヤ群を構成する複数のボンディングワイヤ（第２ワイヤ）１２ｂとは、配線基板２の主面２ｘに１列に配置された隣接する複数のボンディングリード１０に交互に接続されている。すなわち、配線基板２の主面２ｘに配置され、第１ワイヤ群を構成する１本のボンディングワイヤ１２ａが接続されたボンディングリード１０と近接して隣り合うボンディングリード１０には、第２ワイヤ群を構成する１本のボンディングワイヤ１２ｂが接続されている。同様に、配線基板２の主面２ｘに配置され、第２ワイヤ群を構成する１本のボンディングワイヤ１２ｂが接続されたボンディングリード１０と近接して隣り合うボンディングリード１０には、第１ワイヤ群を構成する１本のボンディングワイヤ１２ａが接続されている。なお、隣り合うボンディングリード１０であっても、その間の距離が比較的離れて隣接するボンディングリード１０では、ボンディングワイヤ同士が短絡するといった不具合が生じる可能性が低くなることから、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａと、第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂとが、隣接するボンディングリード１０に交互に接続されない場合もある。
さらに、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａのループ高さは、第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂのループ高さよりも低くなるように形成されている。また、配線基板２をその上面方向から見たときの平面形状において（図１の要部平面図参照）、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａと第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂとが重ならないように、それぞれ配線基板２の主面２ｘに配置されたボンディングリード１０と接続されている。すなわち、第１ワイヤ群を構成するボンディングワイヤ１２ａは、第２ワイヤ群を構成するボンディングワイヤ１２ｂから平面的に露出するように形成されている。
第１および第２半導体チップ３，４、ならびにボンディングワイヤ１２ａ，１２ｂは、配線基板２の主面２ｘ上に形成された樹脂封止体１３によって封止されている。樹脂封止体１３は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体１３は、例えばトランスファモールド法により形成される。
配線基板２の裏面２ｙに形成された複数の裏面電極パッド１１には、それぞれ複数の半田バンプ５が電気的にかつ機械的に接続されている。半田バンプ５としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えばＳｎ−３［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ組成の半田バンプが用いられる。
このように、本実施の形態１によれば、例えばその平面形状における寸法を８．０ｍｍ×８．０ｍｍとする配線基板２の主面２ｘに、例えばその平面形状における寸法を４．０ｍｍ×４．０ｍｍとする第１半導体チップ３を搭載したときに、配線基板２の主面２ｘに形成されたボンディングリード１０と、配線基板２の主面２ｘに搭載される第１半導体チップ３の周辺端部との距離を１．７〜１．７５ｍｍ程度とすることができる。これにより、第１ワイヤ群のボンディングワイヤ１２ａのループ形状が容易に形成でき、配線基板２の主面２ｘに配置されるボンディングリード１０と配線基板２の主面２ｘに搭載される第１半導体チップ３の周辺端部との間の領域が、前述した特許文献１（特開２００３−３３８５１９号公報の図２４参照）に記載されたＢＧＡ型半導体装置よりも広くとれるので、この領域におけるコア材に形成される引き回し配線および貫通孔の設計自由度が向上し、配線基板２の設計を容易とすることができる。また、配線基板２の主面２ｘに搭載される第１半導体チップ３の周辺端部と貫通孔との重なりを避けることができるので、貫通孔の内部に形成される配線にクラックが発生しなくなる。
また、第１半導体チップ３はペースト状の接着剤６を介して搭載するのに対し、第２半導体チップ４はフィルム状のＤＡＦ７を介して搭載する理由および効果は、次のとおりである。まず、フィルム状のＤＡＦ７は、ベースとなる基材に接着層を有する構成であり、ペースト状の接着剤に比べて、材料コストが高い。そのため、製造コストを低減することに着目すれば、ペースト状の接着剤を使用することが好ましい。しかしながら、ペースト状の接着剤は、粘性がＤＡＦよりも低いため、接着剤６を供給した後に、周辺に濡れ広がってしまう。このとき、下段の半導体チップ３の場合、配線基板２にダムＰＦｄを形成することで、配線基板２のボンディングリード１０に接着剤６が到達するのを抑制することができるが、上段の半導体チップ４の場合、下段の半導体チップ３にダムＰＦｄを形成することは困難であり、半導体チップ３の電極パッド８が接着剤６で覆われてしまう可能性がある。そこで、本実施の形態１では、上段の半導体チップ４はＤＡＦ７を介して下段の半導体チップ３の主面に搭載している。
また、第１ワイヤ群を構成するボンディングワイヤ１２ａと第２ワイヤ群を構成するボンディングワイヤ１２ｂとの重なりがなくなるため、例えばトランスファモールドによる樹脂封止体１３を形成するときに、ボンディングワイヤの形状が樹脂の流れによって変形するワイヤ流れがボンディングワイヤ１２ａ，１２ｂに生じても、隣り合うボンディングワイヤ１２ａ，１２ｂ同士の短絡を抑制することができる。
次に、本実施の形態１によるフェースアップボンディング構造のＢＧＡ型半導体装置の製造方法について図３〜図５を用いて工程順に説明する。図３〜図５は、各製造工程におけるＢＧＡ型半導体装置の構成を示す要部平面図である。
まず、図３に示すように、第１半導体チップ３および多面取りパネル１４を準備し、多面取りパネル１４の各チップ搭載領域に接着剤６を介して第１半導体チップ３を接着固定する。この際、第１半導体チップ３は配線基板２に設けられた第１貫通孔２２ｃｏの内側に搭載し、第１半導体チップ３の周辺端部が第１貫通孔２２ｃｏまたは第２貫通孔２２ｃｉと重ならないようにする。接着剤６には、例えばエポキシ系の熱硬化性樹脂が用いられる。続いて、第２半導体チップ４を準備し、第１半導体チップ３の主面にＤＡＦ７を介して第２半導体チップ４を接着固定する。
次に、図４に示すように、第１半導体チップ３の主面に配置された複数の電極パッド８と、配線基板２の主面に配置された複数のボンディングリード１０とを第１ワイヤ群を構成するボンディングワイヤ１２ａでそれぞれ電気的に接続する。この第１ワイヤ群を構成するボンディングワイヤ１２ａの接続は、第１半導体チップ３の複数の電極パッド８を第１ボンディング点とし、配線基板２の複数のボンディングリード１０を第２ボンディング点とするネイルヘッドボンディング法で行われる。このとき、第２半導体チップ４は、ＤＡＦ７を介して第１半導体チップ３の主面に配置しているため、第１半導体チップの電極パッド８が接着剤で覆われることはなく、全ての半導体チップを搭載するダイボンド工程が完了した後にボンディングワイヤを形成することができる。これにより、ダイボンド工程とワイヤボンディング工程とを交互に行わせる必要がなくなるため、製造ＴＡＴ（turn-around time）を短くすることができる。続いて、第２半導体チップ４の主面に配置された複数の電極パッド９と、配線基板２の主面に配置された複数のボンディングリード１０とを第２ワイヤ群を構成するボンディングワイヤ１２ｂでそれぞれ電気的に接続する。この第２ワイヤ群を構成するボンディングワイヤ１２ｂの接続は、第２半導体チップ４の主面に配置された複数の電極パッド９を第１ボンディング点とし、配線基板２の主面に配置された複数のボンディングリード１０を第２ボンディング点とするネイルヘッドボンディング法で行われる。この際、第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂのループ高さを、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａのループ高さよりも高くする。また、配線基板２をその上面方向から見たときの平面形状において、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａと第２ワイヤ群を構成する複数のボンディングワイヤ１２ｂとが重ならないように、第１ワイヤ群を構成する複数のボンディングワイヤ１２ａを配線基板２のボンディングリード１０に接続する。
次に、図５に示すように、例えば上型と下型を有する成形金型を用いて、多面取りパネル１４の主面側のみに、複数の第１および第２半導体チップ３，４を一括して封止した樹脂封止体１５を形成する。樹脂封止体１５を形成する工程において、ボンディングワイヤ１２ａ，１２ｂのワイヤ流れが発生し易いが、第１ワイヤ群を構成するボンディングワイヤ１２ａと第２ワイヤ群を構成するボンディングワイヤ１２ｂとを、ループ高さを変えて交互に配置し、また、配線基板２をその上面方向から見たときの平面形状において重ならないように配置していることから、隣り合うボンディングワイヤ１２ａ，１２ｂ同士の短絡を抑制することができる。
次に、多面取りパネル１４の裏面に配置された複数の裏面電極パッド１１のそれぞれの表面上にボール状の半田バンプ５を形成する。半田バンプ５は、例えばボール状の半田剤をボール供給法で供給した後、熱処理を施すことによって形成される。その後、樹脂封止体１５とともに多面取りパネル１４の複数のデバイス領域を個々に分割することにより、図１および図２に示すＢＧＡ型半導体装置１が略完成する。
（実施の形態２）
前述した実施の形態１では、その厚さ方向と交差する平面形状が四角形であり、その寸法を、例えば８．０ｍｍ×８．０ｍｍとする配線基板を例示して、本願発明によるＢＧＡ型半導体装置について説明した。これに対して、本実施の形態２では、その厚さ方向と交差する平面形状が四角形であるが、さらにその寸法を、前述した実施の形態１で説明した配線基板２の平面形状の寸法よりも小さい、例えば５．０ｍｍ×５．０ｍｍとする配線基板を例示して、本願発明によるＢＧＡ型半導体装置について説明する。すなわち、前述した実施の形態１で説明した配線基板よりも、その平面形状の寸法が小さい配線基板では、配線基板の主面に搭載される半導体チップと配線基板の主面に配置されるボンディングリードとの間の領域が実施の形態１で説明したときよりもさらに狭くなり、この領域における配線基板の主面に形成される引き回し配線および配線基板の主面と裏面とを貫通する貫通孔の設計自由度が小さくなる。特に、半導体チップの周辺端部と貫通孔との重なりによる貫通孔の内部の配線に生じるクラックが、ＢＧＡ型半導体装置の信頼度を低下させる大きな問題となってくる。そこで、本実施の形態２においては、前述した実施の形態１において説明した配線基板２の平面形状の寸法よりも、さらに平面形状の寸法が小さくなった場合のＢＧＡ型半導体装置について説明している。また、前述した本実施の形態１で説明した内容と相違しない点については、その説明を省略している。
本実施の形態２によるフェースアップボンディング構造のＢＧＡ型半導体装置について図６〜図１１を用いて説明する。図６は、ＢＧＡ型半導体装置の構成を示す平面図、図７は、ＢＧＡ型半導体装置の構成を示す断面図（（ａ）は図６のＡ−Ａ線に沿う断面図、（ｂ）は図６のＢ−Ｂ線に沿う断面図、（ｃ）は図６のＣ−Ｃ線に沿う断面図）、図８は、配線基板の主面に配置された最上層配線および貫通孔等を示す平面図、図９は、図８の一部を拡大して示す要部平面図、図１０は、他のＢＧＡ型半導体装置の構成を示す断面図（図６のＣ−Ｃ線に沿う断面図）、図１１は、配線基板の裏面に配置された半田バンプを示す平面図である。
図６および図７に示すように、ＢＧＡ型半導体装置２１は、配線基板２２の互いの反対側に位置する主面２２ｘおよび裏面２２ｙのうちの主面２２ｘ側に第１半導体チップ２３、スペーサ２４および第２半導体チップ２５を順次積層して搭載し、配線基板２２の裏面２２ｙ側に外部接続用端子としてボール状の半田バンプ２６を複数配置したパッケージ構造になっている。
配線基板２２の主面にペースト状の接着剤２７を介して搭載された第１半導体チップ２３は、その厚さ方向と交差する平面形状が四角形になっており、例えばその寸法は３．２ｍｍ×３．２ｍｍ、その厚さは０．２ｍｍである。配線基板２２の主面への第１半導体チップ２３の固着には、安価な接着剤２７を用いたが、接着剤２７の漏れを防止する（流出した接着剤６を溜めるための）ダム（溝）ＰＦｄを配線基板２２の主面の保護膜に形成する必要がある。ダムを形成する領域を確保することが難しい場合には、ダムＰＦｄの配置を必要としないＤＡＦを用いてもよい。また、第１半導体チップ２３の主面にＤＡＦ２８を介して積層されたスペーサ２４は、その厚さ方向と交差する平面形状が四角形になっており、その寸法は上記第１半導体チップ２３の寸法よりも小さく、例えば２．４ｍｍ×２．４ｍｍである。スペーサ２４は、例えばシリコン単結晶からなる。スペーサ２４の厚さは、配線基板２２の主面に配置されるボンディングリードと第１半導体チップ２３の主面に配置される電極パッドとを電気的に接続する第１ワイヤ群のボンディングワイヤの高さによって決まるが、本実施の形態２では、例えば０．２ｍｍとした。また、スペーサ２４の主面にＤＡＦ２９を介して積層された第２半導体チップ２５は、その厚さ方向と交差する平面形状が四角形になっており、その寸法は上記第１半導体チップ２３の寸法よりも大きく、例えば３．７ｍｍ×３．７ｍｍ、その厚さは０．２ｍｍである。すなわち、配線基板２２の主面には平面形状の寸法が相対的に小さい第１半導体チップ２３が搭載され、この第１半導体チップ２３の主面にはスペーサ２４を介して、平面形状の寸法が相対的に大きい第２半導体チップ２５が搭載されている。
第１および第２半導体チップ２３，２５は、これに限定されないが、主に、半導体基板と、この半導体基板の主面に形成された複数のトランジスタ素子と、半導体基板の主面上において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム、タングステンまたは銅などの金属膜で形成されている。表面保護膜は、例えば酸化シリコン膜または窒化シリコン膜等の無機絶縁膜および有機絶縁膜を積み重ねた多層膜で形成されている。第１半導体チップ２３は、例えばコントローラチップであり、第２半導体チップ２５は、例えばメモリチップである。
第１半導体チップ２３の主面には、第１半導体チップ２３の各辺に沿って１列の複数の電極パッド３０が配置されている。これら電極パッド３０は、第１半導体チップ２３の多層配線層のうちの最上層の配線からなり、第１半導体チップ２３の表面保護膜にそれぞれの電極パッド３０に対応して形成された開口部により露出している。これら電極パッド３０が配置された領域よりも内側の第１半導体チップ２３の主面にスペーサ２４が搭載されている。同様に、第２半導体チップ２５の主面には、第２半導体チップ２５の各辺に沿って１列の複数の電極パッド３１が配置されている。これら電極パッド３１は、第２半導体チップ２５の多層配線層のうちの最上層の配線からなり、第２半導体チップ２５の表面保護膜にそれぞれの電極パッド３１に対応して形成された開口部により露出している。
配線基板２２は、その厚さ方向と交差する平面形状が四角形になっており、その寸法は、例えば５．０ｍｍ×５．０ｍｍである。配線基板２２は、これに限定されないが、主に、コア材と、このコア材の主面を覆うようにして形成された保護膜と、このコア材の主面と反対側に位置する裏面を覆うようにして形成された保護膜とを有する構成になっている。コア材は、例えばその主面、裏面および内部に配線を有する多層配線構造になっている。コア材の各絶縁層は、例えばガラス繊維にエポキシ系またはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。コア材の各配線層は、例えば銅を主成分とする金属膜で形成されている。コア材の主面上の保護膜は、主にコア材の最上層に形成された配線を保護する目的で形成され、コア材の裏面上の保護膜は、主にコア材の最下層に形成された配線を保護する目的で形成されている。コア材の主面上および裏面上の保護膜としては、例えば二液性アルカリ現像液型ソルダーレジストインキまたは熱硬化型一液性ソルダーレジストインキからなる絶縁膜が用いられている。
配線基板２２の主面２２ｘには、図８に示すように、複数の配線パターン、配線基板２２の主面２２ｘから裏面２２ｙへ貫通する貫通孔２２ｃ、および第１半導体チップ２３の周辺端部から配線基板２２の周辺端部の間の領域においては配線基板２２の各辺に沿って１列の複数のボンディングリード３２が配置されている。これらボンディングリード３２は、配線基板２２のコア材に形成された複数の最上層配線のそれぞれの一部分で構成され、コア材の主面上の保護膜にそれぞれのボンディングリード３２に対応して形成された開口部により露出している。また、ボンディングリード３２の平面形状は長方形であり、その長辺が第１半導体チップ２３の一辺から遠ざかる方向に沿って延在するようにボンディングリード３２は配置され、その長辺の長さがボンディングリード３２から配線基板２２の周辺端部までの距離よりも長くなるようにボンディングリード３２は設計されている。
また、図９に示すように、配線基板２２の主面２２ｘにボンディングリード３２を１列に配置し、その平面形状の寸法が相対的に小さい第１半導体チップ２３を搭載することにより、第１半導体チップ２３の周辺端部から配線基板２２の周辺端部との距離（Ｌ）が０．９（＝（５−３．２）／２）ｍｍとなる。従って、配線基板２２の主面２２ｘに配置されるボンディングリード３２の寸法（ａ×ｂ）を０．１ｍｍ×０．２ｍｍ、ボンディングリード３２と配線基板２２の周辺端部との距離（ｃ）を０．０５ｍｍとした場合、ボンディングリード３２と第１半導体チップ２３の周辺端部との距離は、例えば０．６５（＝０．９−０．２−０．０５）ｍｍとすることができる。また、第１半導体チップ２３の周辺端部からボンディングリード３２の中心までの距離は０．７５ｍｍとなる。従って、相対的に寸法の小さい第１半導体チップ２３を配線基板２２の主面２２ｘに搭載し、スペーサ２４を介して第１半導体チップ２３の寸法よりも大きい第２半導体チップ２５を搭載しているため、貫通孔２２ｃを下段に搭載される半導体チップの周辺端部と重ならないように形成することができる。また、第１半導体チップ２３の主面に配置された電極パッド３０と第１半導体チップ２３の周辺端部との距離を０．０５ｍｍ以上とすることにより、第１半導体チップ２３の主面に配置された電極パッド３０と配線基板２２の主面２２ｘに配置されるボンディングリード３２とを電気的に接続する第１ワイヤ群を構成するボンディングワイヤ３４ａの長さを、ループ形状が容易に形成できる０．８（＝０．７５＋０．０５）ｍｍ以上とすることができる。
配線基板２２の裏面２２ｙには、複数の裏面電極パッド（ランド）３３が配置されている。これら裏面電極パッド３３は、配線基板２２のコア材に形成された複数の最下層配線のそれぞれの一部分で構成され、コア材の裏面上の保護膜にそれぞれの裏面電極パッド３３に対応して形成された開口部により露出している。
コア材に形成された複数の最上層配線と最下層配線とは、コア材を貫通する複数の貫通孔２２ｃの内部に形成される配線によってそれぞれ電気的に接続されている。貫通孔２２ｃは、配線基板２２の主面２２ｘに配置されるボンディングリード３２よりも内側に配置されるが、相対的に寸法の小さい第１半導体チップ２３を配線基板２２の主面２２ｘに搭載しているため、貫通孔２２ｃを配線基板２２の主面２２ｘに搭載される第１半導体チップ２３の周辺端部と重ならないように形成することができる。従って、貫通孔２２ｃには、第１半導体チップ２３の周辺端部と配線基板２２の主面２２ｘに配置されるボンディングリード３２との間の配線基板２２に形成される貫通孔（第１貫通孔２２ｃｏ）と、第１半導体チップ２３の周辺端部よりも内側であり、第１半導体チップ２３の裏面下の配線基板２２に形成される貫通孔（第２貫通孔２２ｃｉ）とを有している。
第１半導体チップ２３の主面に配置された複数の電極パッド３０と、配線基板２２の主面２２ｘに配置された複数のボンディングリード３２とが、第１ワイヤ群を構成する複数のボンディングワイヤ３４ａによってそれぞれ電気的に接続されている。同様に、第２半導体チップ２５の主面に配置された複数の電極パッド３１と、配線基板２２の主面２２ｘに配置された複数のボンディングリード３２とは第２ワイヤ群を構成する複数のボンディングワイヤ３４ｂによってそれぞれ電気的に接続されている。ボンディングワイヤ３４ａ，３４ｂには、例えば金線を用いる。ボンディングワイヤ３４ａ，３４ｂは、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、第１および第２半導体チップ２３，２５の主面に配置された電極パッド３０，３１、ならびに配線基板２２の主面に配置されたボンディングリード３２に接続される。
配線基板２２をその上面方向から見たときの平面形状において（図６の要部平面図参照）、第１ワイヤ群を構成する複数のボンディングワイヤ３４ａと第２ワイヤ群を構成する複数のボンディングワイヤ３４ｂとが重ならないように、それぞれ配線基板２２の主面２２ｘに配置されたボンディングリード３２と接続されている。すなわち、第１ワイヤ群を構成するボンディングワイヤ３４ａは、第２ワイヤ群を構成するボンディングワイヤ３４ｂから平面的に露出するように形成されている。
本実施の形態２では、第１ワイヤ群を構成する複数のボンディングワイヤ３４ａおよび第２ワイヤ群を構成する複数のボンディングワイヤ３４ｂを接続する順序等は特に決めていないが、第１ワイヤ群を構成する複数のボンディングワイヤ３４ａと第２ワイヤ群を構成する複数のボンディングワイヤ３４ｂとを、前述した実施の形態１と同様に、配線基板２２の主面２２ｘに１列に配置された複数のボンディングリード３２に交互に接続してもよい。
また、本実施の形態２では、第１ワイヤ群を構成する複数のボンディングワイヤ３４ａの接続は、第１半導体チップ２３の主面に配置された複数の電極パッド３０を第１ボンディング点とし、配線基板２２の主面に配置された複数のボンディングリード３２を第２ボンディング点とするネイルヘッドボンディング法で行われる。このため、第１ワイヤ群を構成する複数のボンディングワイヤ３４ａが形成するループ形状の最高点が上段の第２半導体チップ２５に接しないように、スペーサ２４の厚さを設定する必要がある。本実施の形態２では、スペーサ２４の厚さを０．２ｍｍと例示したが、スペーサ２４の厚さは第１ワイヤ群を構成する複数のボンディングワイヤ３４ａが形成するループ形状の高さに依存するため、これに限定されないことは言うまでもない。
また、本実施の形態２では、第２ワイヤ群を構成する複数のボンディングワイヤ３４ｂの接続は、第２半導体チップ２５の主面に配置された複数の電極パッド３１を第１ボンディング点とし、配線基板２２の主面に配置された複数のボンディングリード３２を第２ボンディング点とするネイルヘッドボンディング法（正ネイルヘッドボンディング法と記す）で行われるとしたが、配線基板２２の主面に配置された複数のボンディングリード３２を第１ボンディング点とし、第２半導体チップ２５の主面に配置された複数の電極パッド３１を第１ボンディング点とするネイルヘッドボンディング法（逆ネイルヘッドボンディング法と記す）で行ってもよい。図１０に示すように、逆ネイルヘッドボンディング法を採用することにより、ボンディングワイヤ３４ｂのループ高さを、正ネイルヘッドボンディング法で形成されるボンディングワイヤ３４ｂのループ高さよりも低くすることが可能となる。従って、スペーサ２４を配置することによりＢＧＡ型半導体装置２１の全体の厚さが厚くなるが、逆ネイルヘッドボンディング法を採用することにより、正ネイルヘッドボンディング法を採用した場合と比べて、第２ワイヤ群を構成する複数のボンディングワイヤ３４ｂのループ高さを低くして、ＢＧＡ型半導体装置２１の全体の厚さを薄くすることが可能となる。
第１および第２半導体チップ２３，２５ならびにボンディングワイヤ３４ａ，３４ｂは、配線基板２２の主面２２ｘ上に形成された樹脂封止体３５によって封止されている。樹脂封止体３５は、低応力化を図る目的として、例えばフェノール系硬化剤、シリコーンゴムおよび多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体３５は、例えばトランスファモールド法により形成される。
配線基板２２の裏面２２ｙに形成された複数の裏面電極パッド３３には、図１１に示すように、それぞれ複数の半田バンプ２６が電気的にかつ機械的に接続されている。半田バンプ２６としては、鉛を実質的に含まない鉛フリー半田組成の半田バンプ、例えばＳｎ−３［ｗｔ％］Ａｇ−０．５［ｗｔ％］Ｃｕ組成の半田バンプが用いられる。
このように、本実施の形態２によれば、例えばその平面形状における寸法を３．２ｍｍ×３．２ｍｍとする第１半導体チップ２３およびその平面形状における寸法を３．７ｍｍ×３．７ｍｍとする第２半導体チップ２５を積層して、その平面形状における寸法を５．０ｍｍ×５．０ｍｍとする配線基板２２の主面２２ｘ上に搭載するときに、相対的に平面形状が小さい第１半導体チップ２３を下段とし、相対的に平面形状が大きい第２半導体チップ２５を上段とする。これにより、配線基板２２の主面２２ｘに形成されるボンディングリード３２と、配線基板２２の主面２２ｘに搭載される第１半導体チップ２３の周辺端部との距離を０．７５ｍｍとすることができるので、第１ワイヤ群のボンディングワイヤ３４ａのループ形状が容易に形成できる。また、相対的に平面形状が小さい第１半導体チップ２３を下段とし、相対的に平面形状が大きい第２半導体チップ２５を上段とするＢＧＡ型半導体装置２１では、相対的に平面形状が大きい第２半導体チップ２５を下段とし、相対的に平面形状が小さい第１半導体チップ２３を上段としたＢＧＡ型半導体装置よりも、配線基板２２の主面２２ｘに形成されるボンディングリード３２と配線基板２２の主面２２ｘに搭載される第１半導体チップ２３の周辺端部との間の領域を広くとれるので、この領域におけるコア材に形成される引き回し配線および貫通孔２２ｃの設計自由度が向上し、配線基板２２の設計を容易とすることができる。また、配線基板２２の主面２２ｘに搭載される第１半導体チップ２３の周辺端部と貫通孔２２ｃとの重なりを避けることができるので、コア材に形成される最上層配線や貫通孔２２ｃの内部に形成される配線にクラックが発生しなくなる。
次に、本実施の形態２によるフェースアップボンディング構造のＢＧＡ型半導体装置の製造方法について図１２〜図２０を用いて工程順に説明する。図１２は、フェースアップボンディングＢＧＡ型半導体装置の製造工程の一例を示すフロー図、図１３〜図２０は、各製造工程におけるＢＧＡ型半導体装置の構成を示す要部断面図である。
まず、第１半導体チップ２３および図１３に示す多面取りパネル３６を準備する（図１２の工程Ｐ１）。続いて、多面取りパネル３６の主面の各チップ搭載領域に接着剤２７を塗布する（図１２の工程Ｐ２）。接着剤２７には、例えばエポキシ系の熱硬化性樹脂が用いられる。
次に、図１４に示すように、接着剤２７を介して各チップ搭載領域に第１半導体チップ２３を搭載し、その後、熱処理を施して接着剤２７を硬化させて、各チップ搭載領域に第１半導体チップ２３を接着固定する（図１２の工程Ｐ３）。この際、第１半導体チップ２３は配線基板２２に設けられた第１貫通孔２２ｃｏの内側に搭載する。詳細には、第１半導体チップ２３の周辺端部が第１貫通孔２２ｃｏまたは第２貫通孔２２ｃｉと重ならないように、第１半導体チップ２３の周辺端部が第１貫通孔２２ｃｏと、第1貫通孔２２ｃｏよりも内側に形成された第２貫通孔２２ｃｉとの間に位置するように、第１半導体チップ２３を配線基板２２の主面に搭載する。
次に、図１５に示すように、第１半導体チップ２３の主面に配置された複数の電極パッド３０と、配線基板２２の主面に配置された複数のボンディングリード３２とを第１ワイヤ群を構成するボンディングワイヤ３４ａでそれぞれ電気的に接続する（図１２の工程Ｐ４）。この第１ワイヤ群を構成するボンディングワイヤ３４ａの接続は、第１半導体チップ２３の主面に配置された複数の電極パッド３０を第１ボンディング点とし、配線基板２２の主面に配置された複数のボンディングリード３２を第２ボンディング点とするネイルヘッドボンディング法で行われる。
次に、図１６に示すように、スペーサ２４を準備し、第１半導体チップ２３の主面にＤＡＦ２８を介してスペーサ２４を接着固定する（図１２の工程Ｐ５）。続いて、図１７に示すように、第２半導体チップ２５を準備し、スペーサ２４の主面にＤＡＦ２９を介して第２半導体チップ２５を接着固定する（図１２の工程Ｐ６）。
次に、図１８に示すように、第２半導体チップ２５の主面に配置された複数の電極パッド３１と、配線基板２２の主面に配置された複数のボンディングリード３２とを第２ワイヤ群を構成するボンディングワイヤ３４ｂでそれぞれ電気的に接続する（図１２の工程Ｐ７）。この第２ワイヤ群を構成するボンディングワイヤ３４ｂの接続は、第２半導体チップ２５の複数の電極パッド３１を第１ボンディング点とし、配線基板２２の主面に配置された複数のボンディングリード３２を第２ボンディング点とするネイルヘッドボンディング法で行ってもよく、配線基板２２の主面に配置された複数のボンディングリード３２を第１ボンディング点とし、第２半導体チップ２５の主面に配置された複数の電極パッド３１を第２ボンディング点とするネイルヘッドボンディング法で行ってもよい。
次に、図１９に示すように、例えば上型と下型を有する成形金型を用いて、多面取りパネル３６の主面側のみに、複数の第１および第２半導体チップ２３，２５を一括して封止した樹脂封止体３７を形成する（図１２の工程Ｐ８）。
次に、図２０に示すように、多面取りパネル３６の裏面に配置された複数の裏面電極パッド３３のそれぞれの表面上にボール状の半田バンプ２６を形成する（図１２の工程Ｐ９）。半田バンプ２６は、例えばボール状の半田剤をボール供給法で供給した後、熱処理を施すことによって形成される。その後、樹脂封止体３７とともに多面取りパネル３６の複数のデバイス領域を個々に分割する（図１２の工程Ｐ１０）。以上の工程により、図６および図７に示すＢＧＡ型半導体装置２１が略完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、配線基板２のコア材に形成される貫通孔（第１貫通孔、第２貫通孔）は、その側面（側壁）に配線を形成し、保護膜（絶縁膜）を埋め込むことで貫通孔を塞ぐことについて説明したが、これに限定されるものではなく、配線を構成している導体膜で貫通孔を塞いでも良い。これにより、裏面電極パッド（ランド）を貫通孔と平面的に重なる位置に形成することができるため、貫通孔をさらに集約して配置できるので、配線基板の平面寸法をより小さくすることができる。
本発明は、特に、ＤＳＣ（Digital Still Camera）、ＤＶＣ（Digital Video Camera）またはカメラ機能付き携帯電話に搭載される半導体装置に適用することができる。
本実施の形態１によるＢＧＡ型半導体装置の構成を示す平面図である。 本実施の形態１によるＢＧＡ型半導体装置の構成を示す断面図であり、（ａ）は図１のＡ−Ａ線に沿う断面図、（ｂ）は図１のＢ−Ｂ線に沿う断面図、（ｃ）は図１のＣ−Ｃ線に沿う断面図である。 本実施の形態１によるＢＧＡ型半導体装置の製造工程を示す要部平面図である。 図３に続くＢＧＡ型半導体装置の製造工程中の図３と同じ箇所の要部平面図である。 図４に続くＢＧＡ型半導体装置の製造工程中の図３と同じ箇所の要部平面図である。 本実施の形態２によるＢＧＡ型半導体装置の構成を示す平面図である。 本実施の形態２によるＢＧＡ型半導体装置の構成を示す断面図であり、（ａ）は図６のＡ−Ａ線に沿う断面図、（ｂ）は図６のＢ−Ｂ線に沿う断面図、（ｃ）は図６のＣ−Ｃ線に沿う断面図である。 本実施の形態２による配線基板の主面に最上層配置された配線および貫通孔等を示す平面図である。 図８の一部を拡大して示す要部平面図である。 本実施の形態２によるＢＧＡ型半導体装置の他の構成を示す断面図である。 本実施の形態２による配線基板の裏面に配置された半田バンプを示す平面図である。 本実施の形態２によるＢＧＡ型半導体装置の製造工程の一例を示すフロー図である。 本実施の形態２によるＢＧＡ型半導体装置の製造工程を示す要部断面図である。 図１３に続くＢＧＡ型半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。 図１４に続くＢＧＡ型半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。 図１５に続くＢＧＡ型半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。 図１６に続くＢＧＡ型半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。 図１７に続くＢＧＡ型半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。 図１８に続くＢＧＡ型半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。 図１９に続くＢＧＡ型半導体装置の製造工程中の図１３と同じ箇所の要部断面図である。
符号の説明
１ ＢＧＡ型半導体装置
２ 配線基板
２ｘ 主面（基板主面）
２ｙ 裏面（基板裏面）
３ 第１半導体チップ
４ 第２半導体チップ
５ 半田バンプ
６ 接着剤
７ ＤＡＦ
８，９ 電極パッド（第１電極パッド、第２電極パッド）
１０ ボンディングリード
１１ 裏面電極パッド（ランド）
１２ａ，１２ｂ ボンディングワイヤ
１３ 樹脂封止体
１４ 多面取りパネル
１５ 樹脂封止体
２１ ＢＧＡ型半導体装置
２２ 配線基板
２２ｃ 貫通孔
２２ｃｏ 第１貫通孔
２２ｃｉ 第２貫通孔
２２ｘ 主面
２２ｙ 裏面
２３ 第１半導体チップ
２４ スペーサ
２５ 第２半導体チップ
２６ 半田バンプ
２７ 接着剤
２８，２９ ＤＡＦ
３０，３１ 電極パッド
３２ ボンディングリード
３３ 裏面電極パッド（ランド）
３４ａ，３４ｂ ボンディングワイヤ
３５ 樹脂封止体
３６ 多面取りパネル
３７ 樹脂封止体
ＰＦｄ ダム（溝）
ＰＦＯｘ，ＰＦＯｙ 開口部
ＰＦｘ，ＰＦｙ 保護膜

Claims (22)

  1. 平面形状が四角形からなる主面と、前記主面の各辺に沿って形成された複数のボンディングリードと、前記主面において前記複数のボンディングリードのそれぞれよりも内側に形成された複数の第１貫通孔とを有する配線基板と、
    複数の電極パッドが形成された主面を有し、前記配線基板の主面に搭載された第１半導体チップと、
    複数の電極パッドが形成された主面を有し、前記第１半導体チップの主面上に搭載された第２半導体チップと、
    前記第１半導体チップの主面に配置された前記複数の電極パッドと前記配線基板の主面に配置された前記複数のボンディングリードとをそれぞれ電気的に接続する第１ワイヤ群を構成するボンディングワイヤと、
    前記第２半導体チップの主面に配置された前記複数の電極パッドと前記配線基板の主面に配置された前記複数のボンディングリードとをそれぞれ電気的に接続する第２ワイヤ群を構成するボンディングワイヤとを含み、
    前記第１ワイヤ群を構成するボンディングワイヤは、前記第２ワイヤ群を構成するボンディングワイヤから平面的に露出するように形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１ワイヤ群を構成するボンディングワイヤと前記第２ワイヤ群を構成するボンディングワイヤとが、交互に、前記配線基板の主面に配置された前記複数のボンディングリードに接続されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第１ワイヤ群を構成するボンディングワイヤと前記第２ワイヤ群を構成するボンディングワイヤとが平面的に重ならないように形成されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記配線基板の主面の各辺に沿って形成された前記複数のボンディングリードは、前記各辺に沿って一列に配置されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記第１半導体チップは、前記配線基板の主面において、前記複数の第１貫通孔の内側に搭載されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記第１半導体チップの周辺端部が前記第１貫通孔と、前記複数の第１貫通孔よりも内側に形成された第２貫通孔との間に位置するように、前記第１半導体チップは前記配線基板の主面に搭載されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第２半導体チップの外形寸法は前記第１半導体チップの外形寸法よりも大きく、前記第１半導体チップと前記第２半導体チップとの間にスペーサが搭載されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記配線基板の主面に配置された前記複数のボンディングリードのそれぞれの平面形状は長方形からなり、前記複数のボンディングリードの長辺は前記第１半導体チップの一辺から遠ざかる方向に沿って延在し、前記複数のボンディングリードの長辺の長さは、前記複数のボンディングリードから前記配線基板の周辺端部までの距離よりも長いことを特徴とする半導体装置。
  9. 請求項７記載の半導体装置において、前記スペーサの外形寸法は前記第１半導体チップの外形寸法よりも小さいことを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記第１貫通孔を覆うように前記配線基板の主面に形成された絶縁膜には、前記複数のボンディングリードと前記第１半導体チップの周辺端部との間において、前記配線基板の主面を露出させる開口部が形成されていることを特徴とする半導体装置。
  11. （ａ）平面形状が四角形からなる主面と、前記主面の各辺に沿って形成された複数のボンディングリードと、前記主面において前記複数のボンディングリードのそれぞれよりも内側に形成された複数の第１貫通孔とを有する配線基板と、複数の電極パッドが形成された主面を有する第１半導体チップと、複数の電極パッドが形成された主面を有し、前記第１半導体チップよりも外形寸法が小さい第２半導体チップとを準備する工程と、
    （ｂ）前記配線基板の主面に前記第１半導体チップを搭載する工程と、
    （ｃ）前記第１半導体チップの主面上に前記第２半導体チップを搭載する工程と、
    （ｄ）前記第１半導体チップの主面に配置された前記複数の電極パッドと前記配線基板の主面に配置された前記複数のボンディングリードとを第１ワイヤ群を構成する複数のボンディングワイヤでそれぞれ電気的に接続する工程と、
    （ｅ）前記第２半導体チップの主面に配置された前記複数の電極パッドと前記配線基板の主面に配置された前記複数のボンディングリードとを第２ワイヤ群を構成する複数のボンディングワイヤでそれぞれ電気的に接続する工程と、
    （ｆ）前記第１および第２半導体チップおよび前記第１および第２ワイヤ群を構成する複数のボンディングワイヤを樹脂で封止する工程とを含み、
    前記第１ワイヤ群を構成するボンディングワイヤは、前記第２ワイヤ群を構成するボンディングワイヤから平面的に露出するように形成されることを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、前記第１ワイヤ群を構成するボンディングワイヤと前記第２ワイヤ群を構成するボンディングワイヤとが、交互に、前記配線基板の主面に配置された前記複数のボンディングリードに接続されることを特徴とする半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、前記第１ワイヤ群を構成するボンディングワイヤと前記第２ワイヤ群を構成するボンディングワイヤとが平面的に重ならないように形成されることを特徴とする半導体装置の製造方法。
  14. 請求項１１記載の半導体装置の製造方法において、前記配線基板の主面の各辺に沿って形成された前記複数のボンディングリードは、前記各辺に沿って一列に配置されていることを特徴とする半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、前記第１半導体チップは、前記配線基板の主面において、前記複数の第１貫通孔の内側に搭載されることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、前記第１半導体チップの周辺端部が前記第１貫通孔と、前記複数の第１貫通孔よりも内側に形成された第２貫通孔との間に位置するように、前記第１半導体チップは前記配線基板の主面に搭載されることを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、前記第１半導体チップの外形寸法よりも大きい外形寸法からなる前記第２半導体チップは、スペーサを介して前記第１半導体チップ上に搭載されることを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、前記配線基板の主面に配置された前記複数のボンディングリードのそれぞれの平面形状は長方形からなり、前記複数のボンディングリードの長辺は前記第１半導体チップの一辺から遠ざかる方向に沿って延在し、前記複数のボンディングリードの長辺の長さは、前記複数のボンディングリードから前記配線基板の周辺端部までの距離よりも長いことを特徴とする半導体装置の製造方法。
  19. 請求項１７記載の半導体装置の製造方法において、前記スペーサの外形寸法は前記第１半導体チップの外形寸法よりも小さいことを特徴とする半導体装置の製造方法。
  20. 請求項１１記載の半導体装置の製造方法において、前記第１半導体チップはペースト状の接着剤またはＤＡＦを介して前記配線基板の主面に固着され、前記スペーサはＤＡＦを介して前記第１半導体チップの主面に固着され、前記第２半導体チップはＤＡＦを介して前記スペーサの主面に固着されることを特徴とする半導体装置の製造方法。
  21. 請求項１１記載の半導体装置の製造方法において、前記（ｆ）工程では、前記配線基板の主面に配置された前記複数のボンディングリードを第１ボンディング点とし、前記第２半導体チップの主面に配置された前記複数の電極パッドを第２ボンディング点とするネイルヘッドボンディング法により前記第２ワイヤ群を構成する複数のボンディングワイヤが形成されることを特徴とする半導体装置の製造方法。
  22. 請求項１１記載の半導体装置の製造方法において、前記第１貫通孔を覆うように前記配線基板の主面に形成された絶縁膜には、前記複数のボンディングリードと前記第１半導体チップの周辺端部との間において、前記配線基板の主面を露出させる開口部が形成されていることを特徴とする半導体装置の製造方法。
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