JP2008282468A - 信号再生装置 - Google Patents
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Abstract
【課題】複数のアナログ入力信号からサンプリングパルスを生成し、該サンプリングパルスによりアナログ信号に含まれる信号成分を正確に抽出する。
【解決手段】アナログ入力信号A、B、C、Dがパルス信号に変換される２値化回路と、４つのパルス信号を入力してサンプリングパルスを生成する論理演算回路と、サンプリングパルスに基づいて入力するRF信号をサンプルホールドするサンプルホールド回路とを有し、RF信号のサンプリングによって当該RF信号に含まれる信号成分を正確に抽出する。
【選択図】図２
【解決手段】アナログ入力信号A、B、C、Dがパルス信号に変換される２値化回路と、４つのパルス信号を入力してサンプリングパルスを生成する論理演算回路と、サンプリングパルスに基づいて入力するRF信号をサンプルホールドするサンプルホールド回路とを有し、RF信号のサンプリングによって当該RF信号に含まれる信号成分を正確に抽出する。
【選択図】図２
Description
本発明は、入力信号からタイミング信号を生成し、このタイミング信号を用いて入力信号に含まれる信号成分を抽出する信号再生装置に関する。
記録型のＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）ディスクには、未記録状態の時でも物理的な位置情報および、記録時のクロック信号を抽出するために、案内溝をわずかにウォブリングさせている。
図１２に従来の光ディスク装置のウォブル信号を抽出する回路のブロック構成を示す。レーザ光がディスクに当たり、その反射光が４個の受光素子（４分割型受光素子）に入り、Ｉ−Ｖ（電流−電圧）変換された信号Ａ〜ＤがＧＣＡ（ゲインコントロールアンプ）回路２Ａ〜２Ｄに供給される。
図１２に従来の光ディスク装置のウォブル信号を抽出する回路のブロック構成を示す。レーザ光がディスクに当たり、その反射光が４個の受光素子（４分割型受光素子）に入り、Ｉ−Ｖ（電流−電圧）変換された信号Ａ〜ＤがＧＣＡ（ゲインコントロールアンプ）回路２Ａ〜２Ｄに供給される。
記録動作中は、記録するためのライトパワーによってディスクにマークが形成され、記録されない部分はスペースとなる。信号Ａ〜Ｄにはその記録するための信号成分（以下Ｗｒｉｔｅ ＲＦ信号と記載する）とウォブル信号成分が含まれており、ライトパワーによる反射光からＣ／Ｎ（キャリア／ノイズ比）が比較的高いウォブル成分が得られる。
これら４個の信号Ａ〜Ｄは、その反射光が案内溝に対して（Ａ＋Ｄ）、（Ｂ＋Ｃ）の組に合う様に構成されており、ウォブル信号はそれらの差により求めることができる。
まず、ＧＣＡ回路２Ａ〜２Ｄで振幅を粗調整し、その後、演算増幅器３Ａ〜３Ｂで（Ａ＋Ｄ）、（Ｂ＋Ｃ）の演算を行ない、ゲインバランスを最適にするためにＧＣＡ回路４Ａ，４Ｂにてゲインの微調整を行ない、演算増幅器５にてウォブル成分を抽出している。
またＳ／Ｈ（サンプルホールド）回路６は、マーク形成時の信号をサンプリングしてホールドすることを目的としており、サンプリングタイミング制御回路９のライトパルスブロックからウォブル信号生成に必要なタイミング信号を受けている。この図１２に記載の回路は、サンプリング法によりより正確なウォブル信号を生成している。
一方、図１３に示す回路は、図１２に示す回路からＳ／Ｈ回路６を削除したものであり、常時サンプリングし続けるアベレージ法によりウォブル信号を生成する回路のブロック構成である。
図１２、図１３の両回路において、ＢＰＦ（バンドパスフィルタ；帯域通過型フィルタ）７でウォブル信号として必要となる周波数成分のみを通過させた後、ＡＧＣ（ＡＧＣ；Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ；自動利得制御）回路８で一定振幅の信号を出力させるために自動的にゲインの制御を行なう。なお、ウォブル信号を検出する従来例としては、例えば特許文献１に記載の方法がある。
これら４個の信号Ａ〜Ｄは、その反射光が案内溝に対して（Ａ＋Ｄ）、（Ｂ＋Ｃ）の組に合う様に構成されており、ウォブル信号はそれらの差により求めることができる。
まず、ＧＣＡ回路２Ａ〜２Ｄで振幅を粗調整し、その後、演算増幅器３Ａ〜３Ｂで（Ａ＋Ｄ）、（Ｂ＋Ｃ）の演算を行ない、ゲインバランスを最適にするためにＧＣＡ回路４Ａ，４Ｂにてゲインの微調整を行ない、演算増幅器５にてウォブル成分を抽出している。
またＳ／Ｈ（サンプルホールド）回路６は、マーク形成時の信号をサンプリングしてホールドすることを目的としており、サンプリングタイミング制御回路９のライトパルスブロックからウォブル信号生成に必要なタイミング信号を受けている。この図１２に記載の回路は、サンプリング法によりより正確なウォブル信号を生成している。
一方、図１３に示す回路は、図１２に示す回路からＳ／Ｈ回路６を削除したものであり、常時サンプリングし続けるアベレージ法によりウォブル信号を生成する回路のブロック構成である。
図１２、図１３の両回路において、ＢＰＦ（バンドパスフィルタ；帯域通過型フィルタ）７でウォブル信号として必要となる周波数成分のみを通過させた後、ＡＧＣ（ＡＧＣ；Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ；自動利得制御）回路８で一定振幅の信号を出力させるために自動的にゲインの制御を行なう。なお、ウォブル信号を検出する従来例としては、例えば特許文献１に記載の方法がある。
まず、アベレージ法の問題点について述べる。アベレージ法は、制御に必要な成分をマーク・スペース時の信号を含めた状態で平均化処理を行なって抽出することから、図１２に示したＳ／Ｈ回路６やサンプリングタイミング制御回路９が不要になるため、倍速（書き込み速度）毎や媒体毎のタイミング設定をする必要がないと言ったメリットがある。但し、Ｒｅｃｏｒｄａｂｌｅ（記録可能）ディスクでは特に記録時のライトパワーとリードパワーに大きな差があり、それによって反射光量にも大きく差が現れる。ウォブル成分も、マーク形成時では大きな変調成分が抽出されるが、スペース時では低い変調成分しか抽出されないので、波形に大きな歪みが発生してしまう問題がある。
また、アベレージ法では、以下のようなデメリットもあり、後段処理にてウォブルの位置検出能力やクロック精度を向上させるために、Ａ／Ｄ変換、補正、制限処理の負担が増える傾向にある。
（１）マーク・スペースのそれぞれ抽出された信号をＢＰＦ７によって平均化処理することで歪みを補正することになるが、演算増幅器５の出力において、平均処理化前の信号はスペース時に変調成分がゼロ付近に戻ってしまうため、平均処理の結果、ウォブル信号のＣ／Ｎが半分以下になる。
（２）マークとスペースの切り替えポイントでは、受光素子間の特性のばらつきとタイミングずれの影響により、ウォブル信号の歪みやノイズが大きくなる。
（３）マーク・スペース時のレベル差の影響で大きな歪みを持った信号が出力されてしまい、特にスペース時の成分が抽出しづらくなる。また、記録パワーを可変して最適値を求める処理（ＯＰＣ処理）を行っている間にその歪みが変動してしまう。
（４）ＤＶＤ＋Ｒの規格の様に、ウォブル長とＲＦ信号パターン長が近くなると、上記３点の影響を受け易くなってウォブル信号の品質が低下してしまう。ちなみにＤＶＤ−Ｒではウォブル半周期に対してＷｒｉｔｅＲＦ（信号）パターンは６．７〜３１個発生する。一方、ＤＶＤ＋Ｒでは１．１〜５．３個の発生回数であり、ＲＦ信号パターンがウォブル周期に近づいている。
（１）マーク・スペースのそれぞれ抽出された信号をＢＰＦ７によって平均化処理することで歪みを補正することになるが、演算増幅器５の出力において、平均処理化前の信号はスペース時に変調成分がゼロ付近に戻ってしまうため、平均処理の結果、ウォブル信号のＣ／Ｎが半分以下になる。
（２）マークとスペースの切り替えポイントでは、受光素子間の特性のばらつきとタイミングずれの影響により、ウォブル信号の歪みやノイズが大きくなる。
（３）マーク・スペース時のレベル差の影響で大きな歪みを持った信号が出力されてしまい、特にスペース時の成分が抽出しづらくなる。また、記録パワーを可変して最適値を求める処理（ＯＰＣ処理）を行っている間にその歪みが変動してしまう。
（４）ＤＶＤ＋Ｒの規格の様に、ウォブル長とＲＦ信号パターン長が近くなると、上記３点の影響を受け易くなってウォブル信号の品質が低下してしまう。ちなみにＤＶＤ−Ｒではウォブル半周期に対してＷｒｉｔｅＲＦ（信号）パターンは６．７〜３１個発生する。一方、ＤＶＤ＋Ｒでは１．１〜５．３個の発生回数であり、ＲＦ信号パターンがウォブル周期に近づいている。
次に、サンプリング法の問題点について述べる。
記録動作時は、レーザをパルス駆動することでライトパワーおよびリードパワーの出力を制御している。ライトパルス生成ブロックは、記録されるＲＦ信号パターンに対して最適なタイミングでレーザを出力できるように、タイミング設定テーブルに基づいて各ライトに必要なパルスの出力制御を行っている。レーザのパルス制御以外にも、計測制御用にRF入力信号をサンプリングするパルスの出力制御も行われており、図１２のサンプリングタイミング制御回路９がそれに該当する。
記録動作時は、レーザをパルス駆動することでライトパワーおよびリードパワーの出力を制御している。ライトパルス生成ブロックは、記録されるＲＦ信号パターンに対して最適なタイミングでレーザを出力できるように、タイミング設定テーブルに基づいて各ライトに必要なパルスの出力制御を行っている。レーザのパルス制御以外にも、計測制御用にRF入力信号をサンプリングするパルスの出力制御も行われており、図１２のサンプリングタイミング制御回路９がそれに該当する。
メディアからの反射光はレーザのパルス信号の影響を受けるが、反射光に含まれるウォブル信号を抽出するのに必要な成分の位置は、図１２のサンプリングタイミング制御回路９によって予めマークを生成するタイミングから分かっており、マーク・スペースの切り替えポイントを除いた安定レベルで信号をＳ／Ｈ回路６でサンプリングできるように調整される。
サンプリングタイミングは、ウォブルから生成される記録用のクロックを基準として生成されるが、記録倍速、メディア、システム系毎に設定が必要となる。この場合、システム系とは、各ディスクの光の反射特性、受光センサの感度、光路の作りこみ精度、制御信号と制御される信号が別チップで構成されることによる異なるプロセスばらつき等から来るタイミングずれなどを含めた全体の系のことであり、それぞれの要素が変動する程、タイミング調整が困難になる。
サンプリングタイミングは、ウォブルから生成される記録用のクロックを基準として生成されるが、記録倍速、メディア、システム系毎に設定が必要となる。この場合、システム系とは、各ディスクの光の反射特性、受光センサの感度、光路の作りこみ精度、制御信号と制御される信号が別チップで構成されることによる異なるプロセスばらつき等から来るタイミングずれなどを含めた全体の系のことであり、それぞれの要素が変動する程、タイミング調整が困難になる。
また、ＤＶＤのように、線速度一定でＲＦ信号を構成しているものに対し、角速度一定で記録させる場合（ＣＡＶ記録方式など）は、線速度の変化に記録用クロックを追従させることが必要となり、より高いクロック精度と煩雑な調整が必要となる。
サンプリングタイミング制御回路９は、ホトディテクタ、ＧＣＡ回路（２Ａ，２Ｂ）〜ＡＧＣ回路８と別チップで構成される場合があり、その場合にはサンプルホールドの制御信号が外部ピンから供給されることになり、ピン数が互いのチップに１つずつ増えてしまう。また、サンプリングパルスが基板上の配線を伝播するので、ノイズ及び不要輻射の問題が懸念される。
本発明は上記問題に鑑み、アベレージ法とサンプリング法の双方の欠点を補うために、受光信号の組み合わせからサンプルホールド信号を内部で生成させることを提示する。
サンプリングタイミング制御回路９は、ホトディテクタ、ＧＣＡ回路（２Ａ，２Ｂ）〜ＡＧＣ回路８と別チップで構成される場合があり、その場合にはサンプルホールドの制御信号が外部ピンから供給されることになり、ピン数が互いのチップに１つずつ増えてしまう。また、サンプリングパルスが基板上の配線を伝播するので、ノイズ及び不要輻射の問題が懸念される。
本発明は上記問題に鑑み、アベレージ法とサンプリング法の双方の欠点を補うために、受光信号の組み合わせからサンプルホールド信号を内部で生成させることを提示する。
本発明の信号再生装置は、ディスク反射光から生成されたアナログ信号に含まれる信号成分を抽出するための信号再生装置であって、反射光又は直接光を光電変換して得られた１つ又は複数のアナログ入力信号からサンプルホールド信号を生成するサンプルホールド信号生成回路と、上記サンプルホールド信号に応答して上記アナログ信号をサンプリングして出力するサンプルホールド回路とを有する。
また、本発明の信号再生装置においては、上記サンプルホールド信号生成回路が、光検出器による光電変換に応じた第１、第２、第３及び第４のアナログ入力信号をそれぞれ第１、第２、第３及び第４のしきい値と比較して第１、第２、第３及び第４のパルス信号に変換する２値化回路と、上記第１、第２、第３及び第４のパルス信号の論理積演算又は論理和演算を行なって上記サンプルホールド信号を生成する論理演算回路とを有する構成としてよい。
更には、上記第１、第２、第３及び第４のアナログ入力信号を演算処理して上記アナログ信号を生成する演算回路を更に有し、上記第１、第２、第３及び第４のアナログ入力信号が反射光から生成されていてもよい。
更には、上記演算回路が、上記第１のアナログ入力信号と上記第４のアナログ入力信号との和である第１の和信号を生成する第１の加算器と、上記第２のアナログ入力信号と上記第３のアナログ入力信号との和である第２の和信号を生成する第２の加算器と、上記第１の和信号と上記第２の和信号との差である差信号を生成する減算器とを有し、上記差信号が上記サンプルホールド回路に入力される構成としてもよい。
また、本発明の信号再生装置においては、上記サンプルホールド信号生成回路が、光検出器による光電変換に応じた第１、第２、第３及び第４のアナログ入力信号をそれぞれ第１、第２、第３及び第４のしきい値と比較して第１、第２、第３及び第４のパルス信号に変換する２値化回路と、上記第１、第２、第３及び第４のパルス信号の論理積演算又は論理和演算を行なって上記サンプルホールド信号を生成する論理演算回路とを有する構成としてよい。
更には、上記第１、第２、第３及び第４のアナログ入力信号を演算処理して上記アナログ信号を生成する演算回路を更に有し、上記第１、第２、第３及び第４のアナログ入力信号が反射光から生成されていてもよい。
更には、上記演算回路が、上記第１のアナログ入力信号と上記第４のアナログ入力信号との和である第１の和信号を生成する第１の加算器と、上記第２のアナログ入力信号と上記第３のアナログ入力信号との和である第２の和信号を生成する第２の加算器と、上記第１の和信号と上記第２の和信号との差である差信号を生成する減算器とを有し、上記差信号が上記サンプルホールド回路に入力される構成としてもよい。
本発明の信号再生装置は、反射光を光電変換して得られた複数のアナログ信号を入力してアナログ信号処理を行なう第１のアナログ処理回路と、上記複数のアナログ信号を入力してアナログ信号処理を行なう第２のアナログ処理回路と、上記複数のアナログ信号を入力して第１及び第２のサンプリングパルスを生成するサンプリングパルス生成回路と、上記第１のサンプリングパルスに応答して上記第１のアナログ処理回路から出力される信号をサンプリングする第１のサンプルホールド回路と、上記第２のサンプリングパルスに応答して上記第２のアナログ処理回路から出力される信号をサンプリングする第２のサンプルホールド回路と、上記第１及び第２のサンプルホールドから出力される信号を択一的に出力するマルチプレクサと、を有し、上記サンプリングパルス生成回路が、上記複数のアナログ信号をそれぞれパルス信号に変換する２値化回路と、上記複数のパルス信号に論理演算を行なって上記第１及び第２のサンプリングパルスを生成する論理演算回路とを含む。
本発明の信号再生装置は、ウォブル信号の品質を向上することで、書き込み位置情報検出能力や、書き込みクロックの精度を高めることができ、後段処理となるＡ／Ｄ変換・フィルタ処理・復調処理の回路を簡易化できる。
また、ＩＣ化するときピン数を削減することができ、またノイズ・不要輻射を減らすことができ、ディスクの回転速度やシステム系毎のタイミング調整を簡易化することができる。
また、ＩＣ化するときピン数を削減することができ、またノイズ・不要輻射を減らすことができ、ディスクの回転速度やシステム系毎のタイミング調整を簡易化することができる。
図１に本発明の実施形態の光ディスク装置１００のブロック構成を示す。図１の光ディスク装置１００は、ディスク２０の回転を制御するモータ駆動制御部３０、光ピックアップユニット４０、アナログフロントエンド（ＡＦＥ）６０、ディジタルフロントエンド（ＤＦＥ）９０、メモリ１１０、コンピュータ（ＰＣ）１２０などで構成される。
モータ駆動制御部３０は、ディスクの回転制御を行うスピンドルモータ３１と光ピックアップユニット４０の位置制御を行なうスレッドモータ３２で構成される。
光ピックアップユニット４０は、レンズ４１、モニター回路４２、レーザダイオード４３、レーザダイオードドライバ回路４４、ＰＤＩＣ（光検出ＩＣ；Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ ＩＣ）４５、フォーカス＆トラッキングアクチュエータ４６で構成される。光ピックアップユニット４０の出力はフレキシブルケーブル５０−１を介してアナログフロントエンド（ＡＦＥ）６０の入力に接続される。反射光から電気信号を得るＰＤＩＣ４５としては、例えば４分割型の光検出器が用いられ、この光検出器の４つの出力信号である信号Ａ，Ｂ，Ｃ，ＤがＰＤＩＣ４５から出力される。また、ＰＤＩＣ４５は、４つの信号の加算信号Ａ＋Ｂ＋Ｃ＋ＤをＲＦ信号として出力する。
モータ駆動制御部３０は、ディスクの回転制御を行うスピンドルモータ３１と光ピックアップユニット４０の位置制御を行なうスレッドモータ３２で構成される。
光ピックアップユニット４０は、レンズ４１、モニター回路４２、レーザダイオード４３、レーザダイオードドライバ回路４４、ＰＤＩＣ（光検出ＩＣ；Ｐｈｏｔｏ Ｄｅｔｅｃｔｏｒ ＩＣ）４５、フォーカス＆トラッキングアクチュエータ４６で構成される。光ピックアップユニット４０の出力はフレキシブルケーブル５０−１を介してアナログフロントエンド（ＡＦＥ）６０の入力に接続される。反射光から電気信号を得るＰＤＩＣ４５としては、例えば４分割型の光検出器が用いられ、この光検出器の４つの出力信号である信号Ａ，Ｂ，Ｃ，ＤがＰＤＩＣ４５から出力される。また、ＰＤＩＣ４５は、４つの信号の加算信号Ａ＋Ｂ＋Ｃ＋ＤをＲＦ信号として出力する。
アナログフロントエンド６０は、ＡＰＣ（自動パワー制御回路；Ａｕｔｏｍａｔｉｃ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）６１と、アテネータ／マルチプレクサ（ＡＴＴ・ＭＵＸ）回路６２、ＲＦ−ＡＧＣ回路６３、レジスタ６４、イコライザ６５で構成されるＲＦ信号処理回路と、ＭＵＸ・Ｓ／Ｈ・ＧＣＡ回路７０、ウォブルＧＣＡ回路７１、ＡＧＣ回路７４、サーボＧＣＡ回路７２、フォーカス回路７７、トラッキング回路７８などで構成される制御信号処理回路を含む。
ディジタルフロントエンド（ＤＦＥ）９０は、ＲＦＡＤＣ（ＲＦアナログディジタル変換器）９１、復調・ＥＣＣ（エラー訂正回路）などの処理を行うディジタル信号処理回路９２、バッファ９６で構成されるＲＦ信号処理回路と、ウォブルＡＤＣ９５、復調・ＥＣＣなどで構成されるウォブル信号処理回路と、サーボＡＤＣ９８、サーボコントロール回路９９、ＤＡＣ（ディジタルアナログ変換器）１０１などで構成されるサーボ信号処理回路と、ＭＰＵ・エンコーダ９３と、レーザ変調のためのライトストラテジ９７と、ＰＣ／ＩＦ（コンピュータ／インターフェース）９４などを含む。
また、光ディスク装置１００は、メモリ１１０、コンピュータ（ＰＣ）１２０やモータードライブ回路１３０などを備えている。
また、光ディスク装置１００は、メモリ１１０、コンピュータ（ＰＣ）１２０やモータードライブ回路１３０などを備えている。
ディスク２０には、絶対時間情報に基づいて蛇行された溝が形成されており、その溝に沿って種々の情報が記録される。また、書き込まれた情報が読み出される。このとき、ディスク２０は、トラッキングやフォーカスを調整しながらスピンドルモータ３１で線速度一定（ＣＬＶ；Ｃｏｎｓｔａｎｔ Ｌｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）または角速度一定（ＣＡＶ；Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ）で回転される。
ディスク２０に情報を記録したり、情報を再生するために、ディスク２０と対向して光ピックアップユニット４０が備えられており、その中にレーザダイオード４３とＰＤＩＣ４５が配置されている。情報の記録中には、レーザダイオード４３から出力された光がレンズ４１を介してディスク２０に照射され、情報が書き込まれる。情報の再生時には、ディスク２０に記録された情報が反射光としてＰＤＩＣ（光検出ＩＣ）４５に入力され、例えば、４分割光検出器により４つの信号Ａ〜Ｄが生成され、それらの信号Ａ〜Ｄ、並びにそれらを加算したＲＦ信号が出力される。このＲＦ信号から、映像（画像）・音声信号などの情報が取り出され、信号Ａ〜Ｄを用いてウォブル信号、フォーカス信号およびトラッキング信号などの制御信号が生成される。情報の記録時においても、４分割光検出器からの４つの信号A〜Dに基づいてウォブル信号、フォーカス信号、トラッキング信号などが生成される。また、光検出器としては、上述の４分割型以外にも、８分割型や分光（ホログラム）型などのものがあり、これらから４つの信号Ａ〜Ｄを入力する構成としてよい。
ディスク２０に情報を記録したり、情報を再生するために、ディスク２０と対向して光ピックアップユニット４０が備えられており、その中にレーザダイオード４３とＰＤＩＣ４５が配置されている。情報の記録中には、レーザダイオード４３から出力された光がレンズ４１を介してディスク２０に照射され、情報が書き込まれる。情報の再生時には、ディスク２０に記録された情報が反射光としてＰＤＩＣ（光検出ＩＣ）４５に入力され、例えば、４分割光検出器により４つの信号Ａ〜Ｄが生成され、それらの信号Ａ〜Ｄ、並びにそれらを加算したＲＦ信号が出力される。このＲＦ信号から、映像（画像）・音声信号などの情報が取り出され、信号Ａ〜Ｄを用いてウォブル信号、フォーカス信号およびトラッキング信号などの制御信号が生成される。情報の記録時においても、４分割光検出器からの４つの信号A〜Dに基づいてウォブル信号、フォーカス信号、トラッキング信号などが生成される。また、光検出器としては、上述の４分割型以外にも、８分割型や分光（ホログラム）型などのものがあり、これらから４つの信号Ａ〜Ｄを入力する構成としてよい。
ＰＤＩＣ４５でから出力されたＲＦ信号は、ＡＴＴ・ＭＵＸ回路６２を介してＲＦ−ＡＧＣ回路６３に供給され、信号レベルが一定にされる。その後、イコライザ６５で高域の周波数が強調された後、ＲＦＡＤＣ９１に供給され、ここでアナログＲＦ信号がディジタル信号に変換される。その後、ディジタル信号処理回路９２でＭＰＥＧ（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）２に関する復調、デコード、ＥＣＣ（エラー訂正）などが行われる。
一方、ＰＤＩＣ４５から出力された信号Ａ〜Ｄに基づいて生成されたサーボ信号は、サーボＧＣＡ回路７２で出力信号振幅が制御される。また、ミラー検出及び欠陥検出、ＯＰＣ（Ｏｐｔｉｍｕｍ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）、フォーカス、トラッキングなどの信号が生成され、サーボＡＤＣ９８に出力されてディジタル信号化される。このディジタル信号がサーボコントロール（サーボ制御）回路９９で処理され、ＤＡＣ１０１でアナログ信号に変換されてモータードライブ回路１３０に供給される。モータードライブ回路１３０から出力される制御信号は、フレキシブルケーブル５０−２を介してフォーカス＆トラッキングアクチュエータ４６に出力される。その結果、光ピックアップユニット４０が制御されて、フォーカス、トラッキングなどが調整される。
一方、ＰＤＩＣ４５から出力された信号Ａ〜Ｄに基づいて生成されたサーボ信号は、サーボＧＣＡ回路７２で出力信号振幅が制御される。また、ミラー検出及び欠陥検出、ＯＰＣ（Ｏｐｔｉｍｕｍ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）、フォーカス、トラッキングなどの信号が生成され、サーボＡＤＣ９８に出力されてディジタル信号化される。このディジタル信号がサーボコントロール（サーボ制御）回路９９で処理され、ＤＡＣ１０１でアナログ信号に変換されてモータードライブ回路１３０に供給される。モータードライブ回路１３０から出力される制御信号は、フレキシブルケーブル５０−２を介してフォーカス＆トラッキングアクチュエータ４６に出力される。その結果、光ピックアップユニット４０が制御されて、フォーカス、トラッキングなどが調整される。
ＰＤＩＣ４５からの信号A〜DはＭＵＸ・Ｓ／Ｈ・ＧＣＡ回路７０に供給され、これらアナログ信号からそれぞれ２値化信号が生成される。この２値化信号を論理演算してＳ／Ｈ用のサンプリングパルスを生成する。この生成したサンプリングパルスにより、信号A〜Dに基づき生成された原ウォブル信号をサンプリングして所定のタイミングでホールドして正確なウォブル信号とした後にＡＧＣ処理などが行なわれ、ウォブルＡＤＣ９５でディジタル信号に変換されてディジタル信号処理が行われる。
書き込み時において、ＭＰＵ・エンコーダ９３に入力されたオーディオ信号やビデオ信号はそれぞれドルビーＡＣ３やＭＰＥＧ２などの情報圧縮されたディジタル信号にエンコードされ、パケット化された後に暗号化などが行われる。暗号化されたディジタル信号は、レーザダイオード４３の変調を行うライトストラテジ９７でマルチパルス変調方式などにより記録補償された変調が行われ、レーザダイオード４３に供給される。そして、この変調パルスのオン／オフに応じてディスク２０に情報が書き込まれる。
上述したように、図１に示す光ディスク装置１００のウォブル検出回路は、ＰＤＩＣ４５から入力された複数の入力信号からサンプリングパルスを生成し、このサンプリングパルスを用いてＳ／Ｈ回路で原ウォブル信号から正確なウォブル信号を抽出する。
したがって、ディジタルフロントエンド９０からＩＣピンや配線を介してウォブル抽出用ＭＵＸ・Ｓ／Ｈ・ＧＣＡ回路７０にＳ／Ｈ回路の制御用のサンプリングパルスを供給しなくて済む。
本発明の光ディスク装置１００は、Ｓ／Ｈ回路の制御用のサンプリングパルスをアナログフロントエンド６０内で生成することができるので、ＩＣ化したときにピン数が増加しない利点があるのみならず、サンプリングクロックに起因するＩＣピン、配線からのノイズ・不要輻射の懸念もない。また、ディスクの回転速度やシステム系毎のタイミング調整を簡易化することができる。
ウォブル信号の品質を向上させることで、書き込み位置情報の検出能力や、書き込みクロック精度を高めることができ、また、後処理となるＡ／Ｄ変換・フィルタ処理・復調の回路の簡易化が可能となる。
また、入力信号（信号A〜D）の論理演算（AND、OR）の組み合わせによって、マーク形成中のサンプルのみならず、スペース時のサンプル制御信号の生成や、サーボ、Ｒ−ＯＰＣ（Ｏｐｔｉｍｕｍ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）信号の生成、その他ゲイン・オフセット・信号切替用の信号として利用することができ、応用範囲が広くなる。
本発明の光ディスク装置１００は、Ｓ／Ｈ回路の制御用のサンプリングパルスをアナログフロントエンド６０内で生成することができるので、ＩＣ化したときにピン数が増加しない利点があるのみならず、サンプリングクロックに起因するＩＣピン、配線からのノイズ・不要輻射の懸念もない。また、ディスクの回転速度やシステム系毎のタイミング調整を簡易化することができる。
ウォブル信号の品質を向上させることで、書き込み位置情報の検出能力や、書き込みクロック精度を高めることができ、また、後処理となるＡ／Ｄ変換・フィルタ処理・復調の回路の簡易化が可能となる。
また、入力信号（信号A〜D）の論理演算（AND、OR）の組み合わせによって、マーク形成中のサンプルのみならず、スペース時のサンプル制御信号の生成や、サーボ、Ｒ−ＯＰＣ（Ｏｐｔｉｍｕｍ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）信号の生成、その他ゲイン・オフセット・信号切替用の信号として利用することができ、応用範囲が広くなる。
次に、図１に示した光ディスク装置１００のアナログフロントエンド６０内のＭＵＸ・Ｓ／Ｈ・ＧＣＡ（Ｇａｉｎ Ｃｏｎｔｏｒｏｌ Ａｍｐｌｉｆｉｅｒ）回路７０、ウォブルＧＣＡ回路７１、ＡＧＣ回路７４の具体的な回路について説明する。
図２にウォブル信号を再生する信号再生装置２００の回路構成を示す。
信号再生装置２００において、ＰＤＩＣ４５から出力される４個の信号Ａ〜ＤがＧＣＡ回路２Ａ〜２Ｄにそれぞれ供給される。また、この信号Ａ〜ＤはＨＰＦ（ハイパスフィルタ；高域通過型フィルタ）５１Ａ〜５１Ｄにもそれぞれ供給される。
ＧＣＡ回路２ＡとＧＣＡ回路２Ｂの出力は演算増幅器（加算器）３Ａの入力に接続され、その出力はＧＣＡ回路４Ａの入力に接続される。
ＧＣＡ回路２ＣとＧＣＡ回路２Ｄの出力は演算増幅器（加算器）３Ｂの入力に接続され、その出力はＧＣＡ回路４Ｂの入力に接続される。
ＧＣＡ回路４Ａの出力は演算増幅器５の非反転入力端子に接続され、ＧＣＡ回路４Ｂの出力は演算増幅器５の反転入力端子に接続される。
信号再生装置２００において、ＰＤＩＣ４５から出力される４個の信号Ａ〜ＤがＧＣＡ回路２Ａ〜２Ｄにそれぞれ供給される。また、この信号Ａ〜ＤはＨＰＦ（ハイパスフィルタ；高域通過型フィルタ）５１Ａ〜５１Ｄにもそれぞれ供給される。
ＧＣＡ回路２ＡとＧＣＡ回路２Ｂの出力は演算増幅器（加算器）３Ａの入力に接続され、その出力はＧＣＡ回路４Ａの入力に接続される。
ＧＣＡ回路２ＣとＧＣＡ回路２Ｄの出力は演算増幅器（加算器）３Ｂの入力に接続され、その出力はＧＣＡ回路４Ｂの入力に接続される。
ＧＣＡ回路４Ａの出力は演算増幅器５の非反転入力端子に接続され、ＧＣＡ回路４Ｂの出力は演算増幅器５の反転入力端子に接続される。
一方、ＨＰＦ５１Ａの出力は、２値化回路５２Ａの入力に接続され、２値化回路５２Ａの出力は論理演算回路（Ｌｏｇｉｃ）５３の第１の入力端子に接続される。ＨＰＦ５１Ｂの出力は、２値化回路５２Ｂの入力に接続され、２値化回路５２Ｂの出力は論理演算回路（Ｌｏｇｉｃ）５３の第２の入力端子に接続される。ＨＰＦ５１Ｃの出力は、２値化回路５２Ｃの入力に接続され、２値化回路５２Ｃの出力は論理演算回路（Ｌｏｇｉｃ）５３の第３の入力端子に接続される。ＨＰＦ５１Ｄの出力は、２値化回路５２Ｄの入力に接続され、２値化回路５２Ｄの出力は論理演算回路（Ｌｏｇｉｃ）５３の第４の入力端子に接続される。論理演算回路５３の出力はＳ／Ｈ回路６の制御端子に接続される。
演算増幅器５の出力は、Ｓ／Ｈ回路６の入力に接続され、このＳ／Ｈ回路６の出力は、ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ；帯域通過型フィルタ）７の入力に接続される。ＢＰＦ７の出力はＡＧＣ回路８の入力に接続され、ＡＧＣ回路８の出力は端子ＯＵＴに接続される。
次に、ウォブル信号を検出する信号再生装置２００の動作について述べる。
レーザ光がディスク２０に当たり、その反射光が４分割光検出器の４個の受光素子に入り、そこからＩ−Ｖ（電流−電圧）変換されたアナログの信号（電圧信号）Ａ〜Ｄが、それぞれＧＣＡ回路２Ａ〜２Ｄの入力端子に供給される。
記録動作中は、記録するためのライトパワーによってディスクにマークが形成され、記録されない部分はスペースとなる。ＧＣＡ回路２Ａ〜２Ｄに入力される信号Ａ〜Ｄには記録するための信号成分（Ｗｒｉｔｅ ＲＦ信号）とウォブル成分信号が含まれており、ライトパワーによる反射光からＣ／Ｎ（信号／ノイズ比）が比較的高いウォブル成分が得られる。
４個の受講素子は、案内溝に対して（Ａ＋Ｄ）、（Ｂ＋Ｃ）の組に合うように構成されており、ウォブル信号は（Ａ＋Ｄ）、（Ｂ＋Ｃ）の差から求めることができる。但し、信号A〜Dにおいては、光路や各受光素子の感度等などにより、入力される振幅が異なる場合があるから、入力信号のレベルを合わせる必要がある。
レーザ光がディスク２０に当たり、その反射光が４分割光検出器の４個の受光素子に入り、そこからＩ−Ｖ（電流−電圧）変換されたアナログの信号（電圧信号）Ａ〜Ｄが、それぞれＧＣＡ回路２Ａ〜２Ｄの入力端子に供給される。
記録動作中は、記録するためのライトパワーによってディスクにマークが形成され、記録されない部分はスペースとなる。ＧＣＡ回路２Ａ〜２Ｄに入力される信号Ａ〜Ｄには記録するための信号成分（Ｗｒｉｔｅ ＲＦ信号）とウォブル成分信号が含まれており、ライトパワーによる反射光からＣ／Ｎ（信号／ノイズ比）が比較的高いウォブル成分が得られる。
４個の受講素子は、案内溝に対して（Ａ＋Ｄ）、（Ｂ＋Ｃ）の組に合うように構成されており、ウォブル信号は（Ａ＋Ｄ）、（Ｂ＋Ｃ）の差から求めることができる。但し、信号A〜Dにおいては、光路や各受光素子の感度等などにより、入力される振幅が異なる場合があるから、入力信号のレベルを合わせる必要がある。
信号Ａ〜Ｄを発生する不図示の受光素子としては、上述した４分割光検出器や、ＰｉＮ構造の６個のダイオードが平面状に所定の間隔で配置されたものなどがある。この受光素子は、入射された光に応じて電子を発生して電流を生成する。この電流は、半導体プロセス、構造は勿論のこと光強度や波長に依存する。
ＧＣＡ回路２Ａ〜ＧＣＡ回路２Ｄは、利得を制御することにより入力された光信号（電流または電圧）の信号振幅を制御して、振幅の粗調整を行う。
演算増幅器３Ａは、ＧＣＡ回路２ＡとＧＣＡ回路２Ｂから供給された信号を加算し、ＧＣＡ回路４Ａに（Ａ＋Ｄ）の信号を出力する。また、演算増幅器３Ｂは、ＧＣＡ回路２ＣとＧＣＡ回路２Ｄから供給された信号を加算し、ＧＣＡ回路４Ｂに（Ｂ＋Ｃ）の信号を出力する。
演算増幅器５において、ＧＣＡ回路４Ａから供給された（Ａ＋Ｄ）信号が非反転入力端子に入力され、ＧＣＡ回路４Ｂから供給された（Ｂ＋Ｃ）信号が反転入力端子に供給され、両信号が減算処理されて、出力端子から（Ａ＋Ｄ）−（Ｂ＋Ｃ）の信号が出力される。
すなわち、演算増幅器３Ａ、３Ｂで（Ａ＋Ｄ）、（Ｂ＋Ｃ）をそれぞれ演算した後、ゲインバランスを最適にするためにGCA回路４Ａ、４Ｂにてゲインの微調整が行われ、演算増幅器５にてウォブル成分を抽出している。
演算増幅器３Ａは、ＧＣＡ回路２ＡとＧＣＡ回路２Ｂから供給された信号を加算し、ＧＣＡ回路４Ａに（Ａ＋Ｄ）の信号を出力する。また、演算増幅器３Ｂは、ＧＣＡ回路２ＣとＧＣＡ回路２Ｄから供給された信号を加算し、ＧＣＡ回路４Ｂに（Ｂ＋Ｃ）の信号を出力する。
演算増幅器５において、ＧＣＡ回路４Ａから供給された（Ａ＋Ｄ）信号が非反転入力端子に入力され、ＧＣＡ回路４Ｂから供給された（Ｂ＋Ｃ）信号が反転入力端子に供給され、両信号が減算処理されて、出力端子から（Ａ＋Ｄ）−（Ｂ＋Ｃ）の信号が出力される。
すなわち、演算増幅器３Ａ、３Ｂで（Ａ＋Ｄ）、（Ｂ＋Ｃ）をそれぞれ演算した後、ゲインバランスを最適にするためにGCA回路４Ａ、４Ｂにてゲインの微調整が行われ、演算増幅器５にてウォブル成分を抽出している。
Ｓ／Ｈ回路６は、マーク形成時における抽出ウォブル信号をサンプリングしてホールドする。ＢＰＦ７は、Ｓ／Ｈ回路６の出力信号を入力し、ウォブル信号として必要となる周波数成分のみを通過させる。ＡＧＣ回路８は、一定振幅の信号を出力させるために、ＢＰＦ７の出力信号に対して自動ゲイン制御（ＡＧＣ；Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）を行なう。
次に、Ｓ／Ｈ回路６の制御端子に供給するサンプリングパルスを生成する動作について図２と図３を参照しながら説明する。このサンプリングパルスを発生する回路は、ＨＰＦ５１Ａ〜５１Ｄ、２値化回路５２Ａ〜５２Ｄ、論理演算回路５３により構成される。
図３に、ＨＰＦ５１Ａ〜５１Ｄから出力された信号（波形）５１ｈａ，５１ｈｂ，５１ｈｃ，５１ｈｄを示す。このＨＰＦ５１Ａ〜５１Ｄから出力された信号は次段の２値化回路５２Ａ〜５２Ｄにそれぞれ供給される。
ＨＰＦ５１Ａ〜５１Ｄは、例えば低周波領域の信号やノイズなどを除去し、高周波成分の信号を出力する。２値化回路５２Ａ〜５２Ｄにおいて、信号５１ｈａ，５１ｈｂ，５１ｈｃ，５１ｈｄが閾値Ｖａ（電圧）より大きいと出力は“Ｈ”（ハイ）レベルとなる。例えば、２値化回路５２Ａにおいて、（入力）信号５１ｈａは、時刻ｔ１までＶａより低いので、出力は“Ｌ”レベルであり、時刻ｔ１からｔ５の間はＶａより高くなるので、時刻ｔ１で“Ｌ”レベルから“Ｈ”レベルへ遷移し（回路図３（ａ））、時刻ｔ５まで“Ｈ”レベルを維持する。時刻ｔ５になると信号５１ｈａはＶａより低くなるので、出力は“Ｈ”レベルから“Ｌ”レベルへ遷移する。この状態が時刻ｔ９まで継続し、時刻ｔ９で信号５１ｈａが閾値Ｖａ以上となり、出力は“Ｌ”レベルから“Ｈ”レベルへ遷移し、時刻ｔ１３になると信号５２ｈａはＶａ以下になるので、“Ｈ”レベルから“Ｌ”レベルへ遷移する。この結果、２値化回路５２Ａから出力される信号５２ｄａの波形は図３（ａ）に示すとおりとなる。
また、２値化回路５２Ｂにおいて、信号５１ｈｂは、時刻ｔ２までＶａより低いので、出力は“Ｌ”レベルであり、時刻ｔ２からｔ６の期間はＶａより高くなるので、時刻ｔ２で“Ｌ”レベルから“Ｈ”レベルへ遷移し（回路図３（ｂ））、時刻ｔ６まで“Ｈ”レベルを維持する。時刻ｔ６になると信号５１ｈｂは、閾値Ｖａより低くなるので、出力は“Ｈ”レベルから“Ｌ”レベルへ遷移する。この“Ｌ”レベルの状態が時刻ｔ１０まで継続し、時刻ｔ１０で信号５１ｈｂが閾値Ｖａ以上となり、出力は“Ｌ”レベルから“Ｈ”レベルへ遷移する。この結果、２値化回路５２Ｂから出力される信号５２ｄｂの波形は図３（ｂ）に示すとおりとなる。
同様に、２値化回路５２Ｃにおいて、閾値をＶａとすると、出力は時刻ｔ３からｔ７まで“Ｈ”レベルで、時刻ｔ７から時刻ｔ１１まで“Ｌ”レベル、時刻ｔ１１からｔ１５まで“Ｈ”レベルである（図３（ｃ））。この結果、２値化回路５２Ｃから出力される信号５２ｄｃの波形は図３（ｃ）に示すとおりとなる。
２値化回路５２Ｄにおいて、閾値をＶａとすると、出力は時刻ｔ４からｔ８まで“Ｈ”レベルで、時刻ｔ８から時刻ｔ１２まで“Ｌ”レベル、時刻ｔ１２から（ｔ１６まで）“Ｈ”レベルである（図３（ｄ））。この結果、２値化回路５２Ｄから出力される信号５２ｄｄの波形は図３（ｄ）に示すとおりとなる。
ＨＰＦ５１Ａ〜５１Ｄは、例えば低周波領域の信号やノイズなどを除去し、高周波成分の信号を出力する。２値化回路５２Ａ〜５２Ｄにおいて、信号５１ｈａ，５１ｈｂ，５１ｈｃ，５１ｈｄが閾値Ｖａ（電圧）より大きいと出力は“Ｈ”（ハイ）レベルとなる。例えば、２値化回路５２Ａにおいて、（入力）信号５１ｈａは、時刻ｔ１までＶａより低いので、出力は“Ｌ”レベルであり、時刻ｔ１からｔ５の間はＶａより高くなるので、時刻ｔ１で“Ｌ”レベルから“Ｈ”レベルへ遷移し（回路図３（ａ））、時刻ｔ５まで“Ｈ”レベルを維持する。時刻ｔ５になると信号５１ｈａはＶａより低くなるので、出力は“Ｈ”レベルから“Ｌ”レベルへ遷移する。この状態が時刻ｔ９まで継続し、時刻ｔ９で信号５１ｈａが閾値Ｖａ以上となり、出力は“Ｌ”レベルから“Ｈ”レベルへ遷移し、時刻ｔ１３になると信号５２ｈａはＶａ以下になるので、“Ｈ”レベルから“Ｌ”レベルへ遷移する。この結果、２値化回路５２Ａから出力される信号５２ｄａの波形は図３（ａ）に示すとおりとなる。
また、２値化回路５２Ｂにおいて、信号５１ｈｂは、時刻ｔ２までＶａより低いので、出力は“Ｌ”レベルであり、時刻ｔ２からｔ６の期間はＶａより高くなるので、時刻ｔ２で“Ｌ”レベルから“Ｈ”レベルへ遷移し（回路図３（ｂ））、時刻ｔ６まで“Ｈ”レベルを維持する。時刻ｔ６になると信号５１ｈｂは、閾値Ｖａより低くなるので、出力は“Ｈ”レベルから“Ｌ”レベルへ遷移する。この“Ｌ”レベルの状態が時刻ｔ１０まで継続し、時刻ｔ１０で信号５１ｈｂが閾値Ｖａ以上となり、出力は“Ｌ”レベルから“Ｈ”レベルへ遷移する。この結果、２値化回路５２Ｂから出力される信号５２ｄｂの波形は図３（ｂ）に示すとおりとなる。
同様に、２値化回路５２Ｃにおいて、閾値をＶａとすると、出力は時刻ｔ３からｔ７まで“Ｈ”レベルで、時刻ｔ７から時刻ｔ１１まで“Ｌ”レベル、時刻ｔ１１からｔ１５まで“Ｈ”レベルである（図３（ｃ））。この結果、２値化回路５２Ｃから出力される信号５２ｄｃの波形は図３（ｃ）に示すとおりとなる。
２値化回路５２Ｄにおいて、閾値をＶａとすると、出力は時刻ｔ４からｔ８まで“Ｈ”レベルで、時刻ｔ８から時刻ｔ１２まで“Ｌ”レベル、時刻ｔ１２から（ｔ１６まで）“Ｈ”レベルである（図３（ｄ））。この結果、２値化回路５２Ｄから出力される信号５２ｄｄの波形は図３（ｄ）に示すとおりとなる。
次に、２値化回路５２Ａ〜５２Ｄから出力された２値化された信号が論理演算回路５３に供給され、そこで演算処理が行われる。
なお、論理演算回路５３に入力される信号５２ｄａ〜５２ｄｄの数を限定する必要がなく、またこれらの入力される信号の組み合わせは任意に設定してよい。以下、具体例を用いて説明する。
なお、論理演算回路５３に入力される信号５２ｄａ〜５２ｄｄの数を限定する必要がなく、またこれらの入力される信号の組み合わせは任意に設定してよい。以下、具体例を用いて説明する。
まず、論理演算回路５３がＡＮＤ（アンド）回路で構成されたときの動作について説明する。
最初に、４入力信号の場合のＡＮＤ論理演算について説明する。ここでは４入力の信号は５２ｄａ，５２ｄｂ，５２ｄｃ，５２ｄｄである。
２値化回路５２Ａから出力された信号（波形）５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。２値化回路５２Ｂから出力された信号（波形）５２ｄｂは時刻ｔ２〜ｔ６とｔ１０〜ｔ１４で“Ｈ”レベルである。２値化回路５２Ｃから出力された信号（波形）５２ｄｃは時刻ｔ３〜ｔ７とｔ１１〜ｔ１５で“Ｈ”レベルである。また、２値化回路５２Ｄから出力された信号（波形）５２ｄｄは時刻ｔ４〜ｔ８とｔ１２〜ｔ１６で“Ｈ”レベルである。
その結果、これらの信号の共通する“Ｈ”レベル期間でＡＮＤ回路の出力は“Ｈ”レベルとなり、その期間は時刻ｔ４〜ｔ５とｔ１２〜ｔ１３である（図３（ｅ））。
最初に、４入力信号の場合のＡＮＤ論理演算について説明する。ここでは４入力の信号は５２ｄａ，５２ｄｂ，５２ｄｃ，５２ｄｄである。
２値化回路５２Ａから出力された信号（波形）５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。２値化回路５２Ｂから出力された信号（波形）５２ｄｂは時刻ｔ２〜ｔ６とｔ１０〜ｔ１４で“Ｈ”レベルである。２値化回路５２Ｃから出力された信号（波形）５２ｄｃは時刻ｔ３〜ｔ７とｔ１１〜ｔ１５で“Ｈ”レベルである。また、２値化回路５２Ｄから出力された信号（波形）５２ｄｄは時刻ｔ４〜ｔ８とｔ１２〜ｔ１６で“Ｈ”レベルである。
その結果、これらの信号の共通する“Ｈ”レベル期間でＡＮＤ回路の出力は“Ｈ”レベルとなり、その期間は時刻ｔ４〜ｔ５とｔ１２〜ｔ１３である（図３（ｅ））。
次に３入力の場合のＡＮＤ論理演算について説明する。ここでは３入力として信号５２ｄａ，５２ｄｂ，５２ｄｃの組み合わせの例を示す。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ２〜ｔ６とｔ１０〜ｔ１４で“Ｈ”レベルである。２値化回路５２Ｃから出力された信号５２ｄｃは時刻ｔ３〜ｔ７とｔ１１〜ｔ１５で“Ｈ”レベルである。
その結果、これらの信号のＡＮＤ演算を行うと、共通する“Ｈ”レベルの期間は時刻ｔ３〜ｔ５とｔ１１〜ｔ１３である（図３（ｆ））。
このように、信号５２ｄａ，５２ｄｂ，５２ｄｃの３個の入力信号の組み合わせたときのＡＮＤ論理演算の結果は、４個の信号５２ｄａ〜５２ｄｄによる演算結果と比較してパルス幅が長くなっている。
上述した例においては、３（入力）信号を５２ｄａ，５２ｄｂ，５２ｄｃとしたが、これに限定することなく、信号５２ｄａ，５２ｄｃ、５２ｄｄの組み合わせ、または信号５２ｄｂ，５２ｄｃ、５２ｄｄ、または信号５２ｄａ，５２ｄｂ，５２ｄｄの組み合わせを用いても良い。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ２〜ｔ６とｔ１０〜ｔ１４で“Ｈ”レベルである。２値化回路５２Ｃから出力された信号５２ｄｃは時刻ｔ３〜ｔ７とｔ１１〜ｔ１５で“Ｈ”レベルである。
その結果、これらの信号のＡＮＤ演算を行うと、共通する“Ｈ”レベルの期間は時刻ｔ３〜ｔ５とｔ１１〜ｔ１３である（図３（ｆ））。
このように、信号５２ｄａ，５２ｄｂ，５２ｄｃの３個の入力信号の組み合わせたときのＡＮＤ論理演算の結果は、４個の信号５２ｄａ〜５２ｄｄによる演算結果と比較してパルス幅が長くなっている。
上述した例においては、３（入力）信号を５２ｄａ，５２ｄｂ，５２ｄｃとしたが、これに限定することなく、信号５２ｄａ，５２ｄｃ、５２ｄｄの組み合わせ、または信号５２ｄｂ，５２ｄｃ、５２ｄｄ、または信号５２ｄａ，５２ｄｂ，５２ｄｄの組み合わせを用いても良い。
次に２入力の場合のＡＮＤ論理演算について説明する。ここでは２入力の信号として信号５２ｄａ，５２ｄｂの組み合わせの例を示す。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ２〜ｔ６とｔ１０〜ｔ１４で“Ｈ”レベルである。
その結果、これらの信号のＡＮＤ論理演算を行うと、共通する“Ｈ”レベルの期間は時刻ｔ２〜ｔ５とｔ１０〜ｔ１３である（図３（ｇ））。
このように、信号５２ｄａ，５２ｄｂの２個の組み合わせたときのＡＮＤ論理演算の結果は、３個の（入力）信号５２ｄａ〜５２ｄｃによる演算結果と比較してさらにパルス幅が長くなっている。
上述した例においては、２（入力）信号を５２ｄａ，５２ｄｂとしたが、これに限定することなく、信号５２ｄａ，５２ｄｃ、５２ｄａ，５２ｄｄ、５２ｄｂ，５２ｄｃ、５２ｄｂ，５２ｄｂ、５２ｄｃ，５２ｄｄの組み合わせでも良い。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ２〜ｔ６とｔ１０〜ｔ１４で“Ｈ”レベルである。
その結果、これらの信号のＡＮＤ論理演算を行うと、共通する“Ｈ”レベルの期間は時刻ｔ２〜ｔ５とｔ１０〜ｔ１３である（図３（ｇ））。
このように、信号５２ｄａ，５２ｄｂの２個の組み合わせたときのＡＮＤ論理演算の結果は、３個の（入力）信号５２ｄａ〜５２ｄｃによる演算結果と比較してさらにパルス幅が長くなっている。
上述した例においては、２（入力）信号を５２ｄａ，５２ｄｂとしたが、これに限定することなく、信号５２ｄａ，５２ｄｃ、５２ｄａ，５２ｄｄ、５２ｄｂ，５２ｄｃ、５２ｄｂ，５２ｄｂ、５２ｄｃ，５２ｄｄの組み合わせでも良い。
次に１入力の場合の論理演算について説明する。ここでは１入力の信号として信号５２ｄａの例を示す。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。（図３（ａ））
このように、信号５２ｄａのみの論理演算の結果は、２個の（入力）信号５２ｄａ〜５２ｄｂによる演算結果と比較してさらにパルス幅が長くなっている。
上述した例においては、１（入力）信号を５２ｄａとしたが、これに限定することなく、信号５２ｄｂ，５２ｄｃ，５２ｄｄの選択でも良い。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ１〜ｔ５とｔ９〜ｔ１３で“Ｈ”レベルである。（図３（ａ））
このように、信号５２ｄａのみの論理演算の結果は、２個の（入力）信号５２ｄａ〜５２ｄｂによる演算結果と比較してさらにパルス幅が長くなっている。
上述した例においては、１（入力）信号を５２ｄａとしたが、これに限定することなく、信号５２ｄｂ，５２ｄｃ，５２ｄｄの選択でも良い。
このように、複数個の入力信号から適宜の数の入力信号を選択して、それらをＡＮＤ演算処理して制御信号、例えばＳ／Ｈ回路６に供給するサンプルリングパルスを発生することができる。また、入力信号の入力数や組み合わせにより、サンプリングパルスのパルス幅を制御することができる。
次に、他の実施形態である論理演算回路５３の変形例を示す。図４に論理演算回路５３にＮＯＲ回路を用いたときの動作例を示す。この場合もＡＮＤ論理演算と同様に、信号５２ｄａ〜５２ｄｄの中から４，３，２，１個と任意に選択することができる。なお、各ＨＰＦ５１Ａ〜５１Ｄと２値化回路５２Ａ〜５２Ｄから出力される信号波形については、図３と同一の符号を付与する。
まず、４個の信号５２ｄａ〜５２ｄｄが入力される場合について述べる。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ５〜ｔ９とｔ１３（〜）で“Ｌ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ６〜ｔ１０とｔ１４（〜）で“Ｌ”レベルである。２値化回路５２Ｃから出力された信号５２ｄｃは時刻ｔ７〜ｔ１１とｔ１５（〜）で“Ｌ”レベルである。２値化回路５２Ｄから出力された信号５２ｄｄは時刻ｔ８〜ｔ１２とｔ１６（〜）で“Ｌ”レベルである。
その結果、ＮＯＲ回路で論理演算すると、時刻ｔ８〜ｔ９とｔ１６（〜）の期間に“Ｈ”レベルの信号が出力される（図４（ｅ'））。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ５〜ｔ９とｔ１３（〜）で“Ｌ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ６〜ｔ１０とｔ１４（〜）で“Ｌ”レベルである。２値化回路５２Ｃから出力された信号５２ｄｃは時刻ｔ７〜ｔ１１とｔ１５（〜）で“Ｌ”レベルである。２値化回路５２Ｄから出力された信号５２ｄｄは時刻ｔ８〜ｔ１２とｔ１６（〜）で“Ｌ”レベルである。
その結果、ＮＯＲ回路で論理演算すると、時刻ｔ８〜ｔ９とｔ１６（〜）の期間に“Ｈ”レベルの信号が出力される（図４（ｅ'））。
次に３入力の場合のＮＯＲ論理演算について説明する。ここでは３入力として信号５２ｄａ，５２ｄｂ，５２ｄｃの組み合わせの例を示す。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ５〜ｔ９とｔ１３（〜）で“Ｌ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ６〜ｔ１０とｔ１４（〜）で“Ｌ”レベルである。２値化回路５２Ｃから出力された信号５２ｄｃは時刻ｔ７〜ｔ１１とｔ１５（〜）で“Ｌ”レベルである。
その結果、ＮＯＲ回路で論理演算すると、時刻ｔ７〜ｔ９とｔ１５（〜）で“Ｈ”レベルの信号が出力される（図４（ｆ'））。
このように、信号５２ｄａ，５２ｄｂ，５２ｄｃの３個の組み合わせたときのＮＯＲ論理演算の結果は、４個の（入力）信号５２ｄａ〜５２ｄｄによる演算結果と比較してパルス幅が長くなっている。
また、上述した例においては、３入力信号を５２ｄａ，５２ｄｂ，５２ｄｃとしたが、これに限定することなく、他の組み合わせによりパルス信号を生成することができる。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ５〜ｔ９とｔ１３（〜）で“Ｌ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ６〜ｔ１０とｔ１４（〜）で“Ｌ”レベルである。２値化回路５２Ｃから出力された信号５２ｄｃは時刻ｔ７〜ｔ１１とｔ１５（〜）で“Ｌ”レベルである。
その結果、ＮＯＲ回路で論理演算すると、時刻ｔ７〜ｔ９とｔ１５（〜）で“Ｈ”レベルの信号が出力される（図４（ｆ'））。
このように、信号５２ｄａ，５２ｄｂ，５２ｄｃの３個の組み合わせたときのＮＯＲ論理演算の結果は、４個の（入力）信号５２ｄａ〜５２ｄｄによる演算結果と比較してパルス幅が長くなっている。
また、上述した例においては、３入力信号を５２ｄａ，５２ｄｂ，５２ｄｃとしたが、これに限定することなく、他の組み合わせによりパルス信号を生成することができる。
次に２入力の場合のＮＯＲ論理演算について説明する。ここでは２入力の信号として信号５２ｄａ，５２ｄｂの組み合わせの例を示す。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ５〜ｔ９とｔ１３（〜）で“Ｌ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ６〜ｔ１０とｔ１４（〜）で“Ｌ”レベルである。
その結果、ＮＯＲ回路で論理演算すると、時刻ｔ６〜ｔ９とｔ１４（〜）で“Ｈ”レベルの信号が出力される（図４（ｇ'））。
上述した例においては、２（入力）信号を５２ｄａ，５２ｄｂとしたが、これに限定することなく、他の組み合わせによりパルス信号を生成することができる。
２値化回路５２Ａから出力された信号５２ｄａは時刻ｔ５〜ｔ９とｔ１３（〜）で“Ｌ”レベルである。２値化回路５２Ｂから出力された信号５２ｄｂは時刻ｔ６〜ｔ１０とｔ１４（〜）で“Ｌ”レベルである。
その結果、ＮＯＲ回路で論理演算すると、時刻ｔ６〜ｔ９とｔ１４（〜）で“Ｈ”レベルの信号が出力される（図４（ｇ'））。
上述した例においては、２（入力）信号を５２ｄａ，５２ｄｂとしたが、これに限定することなく、他の組み合わせによりパルス信号を生成することができる。
このように、複数個の入力信号から少なくとも２個以上を選択して、選択した信号をＮＯＲ演算処理して制御信号、例えばＳ／Ｈ回路６に供給するサンプルリングパルスを発生することができる。また、２値化信号の入力数を選択することにより、サンプリングパルスのパルス幅を制御することができる。
また、複数個の入力信号から１つの入力信号を選択し、これをNOR演算してサンプリングパルスとしてもよい。
また、複数個の入力信号から１つの入力信号を選択し、これをNOR演算してサンプリングパルスとしてもよい。
上述したＡＮＤ回路から出力された出力パルス（サンプリングパルス）を用いて、Ｓ／Ｈ回路６でマーク形成時の抽出ウォブル信号をサンプリングしてホールドし、より正確なウォブル信号を得る。
次に、図５に上述した組み合わせサンプリング法によるウォブル信号の測定結果を示す。
図５（ｃ）はアベレージ法の測定結果を示し、図５（ｄ）は本発明の組み合わせタイミング法のウォブルの出力結果を示す。また、図５（ａ）は図５（ｃ）に対応したサイクルタイムの結果を示し、図５（ｂ）は図５（ｄ）に対応したサイクルタイムの結果を示す。
図５（ｃ）のアベレージ法により得られたウォブル信号の波形は歪みを含んでおり、特に２２７ｕｓ近傍、または時刻２２９ｕｓ近傍でウォブル信号の波形が０．０Ｖを基準に上下に振動し、見かけ上周期が短くなっている。この見かけ上の短い周期に対応して図５（ａ）のサイクルタイムは急激に減少している。
これに対して図５（ｄ）に示すように、本発明の組み合わせ法により得られたウォブル信号は歪みが少なく、それに伴い信号周期の変動も少ない。その結果、図５（ｂ）に示すように、サイクルタイムの変動はアベレージ法と比較して著しく小さくなる。
この結果から、本方式はアベレージ法に比べ、ウォブルの源信号に近い波形が出力されており、ライトパルス生成ブロックからのＳ／Ｈ制御信号がなくてもウォブル信号の品質を向上させることができる。
図５（ｃ）はアベレージ法の測定結果を示し、図５（ｄ）は本発明の組み合わせタイミング法のウォブルの出力結果を示す。また、図５（ａ）は図５（ｃ）に対応したサイクルタイムの結果を示し、図５（ｂ）は図５（ｄ）に対応したサイクルタイムの結果を示す。
図５（ｃ）のアベレージ法により得られたウォブル信号の波形は歪みを含んでおり、特に２２７ｕｓ近傍、または時刻２２９ｕｓ近傍でウォブル信号の波形が０．０Ｖを基準に上下に振動し、見かけ上周期が短くなっている。この見かけ上の短い周期に対応して図５（ａ）のサイクルタイムは急激に減少している。
これに対して図５（ｄ）に示すように、本発明の組み合わせ法により得られたウォブル信号は歪みが少なく、それに伴い信号周期の変動も少ない。その結果、図５（ｂ）に示すように、サイクルタイムの変動はアベレージ法と比較して著しく小さくなる。
この結果から、本方式はアベレージ法に比べ、ウォブルの源信号に近い波形が出力されており、ライトパルス生成ブロックからのＳ／Ｈ制御信号がなくてもウォブル信号の品質を向上させることができる。
また、サイクルタイムについて広範囲（長時間）における結果を図６に示す。図６（ａ），（ｂ）において周期的にサイクルタイムのピークがあるが、これはこのウォブル信号のキャリア周期が約３９０ｎｓ（ナノ秒）付近であり、かつアドレス情報の埋め込みとしてＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ ｋｅｙｉｎｇ）変調が行われているためで、その位相反転部分でサイクルタイムは６００ｎｓ程度となっている。
キャリア周期の結果について、図６（ａ）と図６（ｂ）の結果を比較すると、組み合わせサンプリング法はアベレージ法に比べ、ウォブルの変調成分を含めて標準偏差σが２２．５％ほど向上し、サイクルタイムを安定化することができた（図７参照）。
キャリア周期の結果について、図６（ａ）と図６（ｂ）の結果を比較すると、組み合わせサンプリング法はアベレージ法に比べ、ウォブルの変調成分を含めて標準偏差σが２２．５％ほど向上し、サイクルタイムを安定化することができた（図７参照）。
次に、論理演算回路５３の具体的な回路の構成例を示す。図８に示すように、論理演算回路５３は、セレクタ５３−１とＡＮＤ回路５３−２の構成と、セレクタ５３−３とＮＯＲ回路５３−４の構成とを含む。セレクタ５３−１，５３−２は信号Ａ〜Ｄを選択する回路であるが、任意個数でかつ任意の組み合わせで選択を行なえるように、例えばマイクロプロセッサ（MPU）を用いて制御することができる。
HPA51A〜５１Dからそれぞれ出力された信号がセレクタ５３−１に供給される。ここで、不図示の制御手段によりセレクタ５３−１，５３−３が単独にあるいは同時に切り替えられ、上述したように入力信号Ａ，Ｂ，Ｃ，Ｄから４，３，２，１個の入力信号が任意に選択される。セレクタ５３−１で選択された信号はＡＮＤ回路５３−２に入力される。たとえば、信号Ａ，Ｂ，Ｃ，Ｄがセレクタ５３−１で選択されると、ＡＮＤ回路５３−２から図９（ｅ）に示す波形ｍａｒｋが出力される。
HPA51A〜５１Dからそれぞれ出力された信号がセレクタ５３−１に供給される。ここで、不図示の制御手段によりセレクタ５３−１，５３−３が単独にあるいは同時に切り替えられ、上述したように入力信号Ａ，Ｂ，Ｃ，Ｄから４，３，２，１個の入力信号が任意に選択される。セレクタ５３−１で選択された信号はＡＮＤ回路５３−２に入力される。たとえば、信号Ａ，Ｂ，Ｃ，Ｄがセレクタ５３−１で選択されると、ＡＮＤ回路５３−２から図９（ｅ）に示す波形ｍａｒｋが出力される。
また、同様に、４個の信号Ａ，Ｂ，Ｃ，Ｄがセレクタ５３−３に入力され、不図示の制御手段で４，３，２，１個の任意の入力信号が選択され、次段のＮＯＲ回路５３−４に供給される。例えば、セレクタ５３−３で４個の信号Ａ，Ｂ，Ｃ，Ｄが選択されると、図９（ｆ）に示す波形ｓｐａｃｅが出力される。論理演算回路５３をＮＯＲ回路で構成すると、スペース時のサンプリング制御用のパルスとして使用することができる。
尚、サンプリングパルスは、AND回路５３−２又はNOR回路５３−４の何れか一方からのみS/H回路６に供給される構成としてよい。また、信号の選択を行なわず、固定の信号を論理演算に用いる場合、セレクタ５３−１，５３−３は必要ではなく、AND回路又はOR回路のみとしてよい。更には、AND回路５３−２、NOR回路５３−４の双方からパルスを出力し、双方をサンプリングに用いる、又は選択的に一方を用いる構成としてもよい。
尚、サンプリングパルスは、AND回路５３−２又はNOR回路５３−４の何れか一方からのみS/H回路６に供給される構成としてよい。また、信号の選択を行なわず、固定の信号を論理演算に用いる場合、セレクタ５３−１，５３−３は必要ではなく、AND回路又はOR回路のみとしてよい。更には、AND回路５３−２、NOR回路５３−４の双方からパルスを出力し、双方をサンプリングに用いる、又は選択的に一方を用いる構成としてもよい。
次に、本発明の他の実施形態例の信号再生装置３００を図１０に示す。図１０に示すように、入力信号を多重化する信号再生装置３００は、複数の（入力）信号Ａ〜Ｄが供給されるアナログ処理回路１５０，１５３，１５５と、Ｓ／Ｈ回路１５１，１５４、２値化回路１５６、論理演算（Ｌｏｇｉｃ）回路１５７とＭＵＸ（マルチプレクサ）回路１５２で構成される。
アナログ処理回路１５０，１５３，１５５は、増幅器、ＧＣＡ回路，ＡＧＣ回路などで構成される。Ｓ／Ｈ回路１５１，１５４は入力されたアナログ信号を論理演算回路１５７から供給されるサンプリングパルスによりサンプリングしてホールドする。ホールド回路としては、コンデンサなどが挙げられる。
マルチプレクサ回路１５２はＳ／Ｈ回路１５１またはＳ／Ｈ回路１５４から供給されたホールド信号を論理演算回路１５７から供給された制御信号（サンプリングパルス）により切り替えて、多重化して信号を出力する。
なお、２値化回路１５６、論理演算回路１５７は例えば図８で示した回路で構成することができる。
アナログ処理回路１５０，１５３，１５５は、増幅器、ＧＣＡ回路，ＡＧＣ回路などで構成される。Ｓ／Ｈ回路１５１，１５４は入力されたアナログ信号を論理演算回路１５７から供給されるサンプリングパルスによりサンプリングしてホールドする。ホールド回路としては、コンデンサなどが挙げられる。
マルチプレクサ回路１５２はＳ／Ｈ回路１５１またはＳ／Ｈ回路１５４から供給されたホールド信号を論理演算回路１５７から供給された制御信号（サンプリングパルス）により切り替えて、多重化して信号を出力する。
なお、２値化回路１５６、論理演算回路１５７は例えば図８で示した回路で構成することができる。
アナログ処理回路１５５を介して供給された信号は２値化回路１５６でパルス信号に変換され、この２値化されたパルス信号に対して論理演算回路１５７で論理演算が行われ、たとえばＡＮＤ回路とＮＯＲ回路を用いて制御パルスが生成される。論理演算回路１５７からＳ／Ｈ回路１５４へ出力される波形ｍａｒｋ（ｊ）の例を図１１（ａ）に示し、Ｓ／Ｈ回路１５１へ出力される波形ｓｐａｃｅ（ｋ）の例を図１１（ｂ）に示す。
また、マルチプレクサ回路の切替には以下の制御方法がある。１つの例は、上述したｍａｒｋ（ｊ）信号の立ち上がり、およびｓｐａｃｅ(k)信号の立ち上がりで信号を切り替える方法であり、この場合のＭＵＸ回路１５２の出力は図１１（ｃ）のようになる。また、もう１つの例は、図１１（ａ）のｍａｒｋのときはＳ／Ｈ回路１５１の出力を選択し、図１１（ｂ）のｓｐａｃｅのときはＳ／Ｈ回路１５４の出力を選択する方法であり、この選択手法を図１１（ｄ−１），（ｄ−２）に示す。
また、マルチプレクサ回路の切替には以下の制御方法がある。１つの例は、上述したｍａｒｋ（ｊ）信号の立ち上がり、およびｓｐａｃｅ(k)信号の立ち上がりで信号を切り替える方法であり、この場合のＭＵＸ回路１５２の出力は図１１（ｃ）のようになる。また、もう１つの例は、図１１（ａ）のｍａｒｋのときはＳ／Ｈ回路１５１の出力を選択し、図１１（ｂ）のｓｐａｃｅのときはＳ／Ｈ回路１５４の出力を選択する方法であり、この選択手法を図１１（ｄ−１），（ｄ−２）に示す。
この応用例から、入力信号の組み合わせによる切替制御は、マーク形成中のサンプルのみならず、スペース時のサンプル制御信号の生成や、サーボ、Ｒ−ＯＰＣ信号の生成、その他ゲイン・オフセット・信号切替用の信号として、利用することができ、応用範囲を広くすることができる。
S/H回路６のサンプリングパルスは、記録（書き込み）時のマーク又はスペースのタイミングに対応すればよいから、上述した反射光の信号A、B、C、Dからサンプリングパルスを生成するのに加え、レーザからの直接光を光電変換した信号を用いて上記サンプリングパルスを生成してもよい。
また、サンプリングパルスのパルス幅は必ずしも論理演算結果のパルス信号の幅である必要はなく、論理演算結果のパルス幅を適宜に伸張したり、当該論理演算結果に基づいてワンショットパルスを生成するようにしてもよい。
更には、図２において、演算増幅器５とS/H回路６との間に、LPF、アンプなどを挿入し、演算増幅器５からの出力信号に適宜な遅延を与えることにより、タイミング調整を行ない得る構成とすることもできる。
S/H回路６のサンプリングパルスは、記録（書き込み）時のマーク又はスペースのタイミングに対応すればよいから、上述した反射光の信号A、B、C、Dからサンプリングパルスを生成するのに加え、レーザからの直接光を光電変換した信号を用いて上記サンプリングパルスを生成してもよい。
また、サンプリングパルスのパルス幅は必ずしも論理演算結果のパルス信号の幅である必要はなく、論理演算結果のパルス幅を適宜に伸張したり、当該論理演算結果に基づいてワンショットパルスを生成するようにしてもよい。
更には、図２において、演算増幅器５とS/H回路６との間に、LPF、アンプなどを挿入し、演算増幅器５からの出力信号に適宜な遅延を与えることにより、タイミング調整を行ない得る構成とすることもできる。
以上述べたように、本発明の組み合わせサンプリング法は、通常のサンプリング法と比べピン数の増加、ノイズ・不要輻射の懸念もなく、光ディスクの回転速度やシステム系毎のタイミング調整を簡易化することが可能となる。
そして、ウォブル信号の品質を向上することで、書き込み位置情報検出能力や、書き込みクロックの精度を高めることもでき、また、後段処理となるＡ／Ｄ変換・フィルタ処理・復調処理の回路簡易化が可能となる。
そして、ウォブル信号の品質を向上することで、書き込み位置情報検出能力や、書き込みクロックの精度を高めることもでき、また、後段処理となるＡ／Ｄ変換・フィルタ処理・復調処理の回路簡易化が可能となる。
以上本発明は、ＤＶＤ＋Ｒの評価結果について示したが、ウォブルの品質向上により、各種の光ディスク（ＣＤ−Ｒ／ＤＶＤ−Ｒ／ＨＤＤＶＤ−Ｒ／ＢＤ−Ｒ／次世代）でも同様な効果がある。
２Ａ〜２Ｄ，４Ａ，４Ｂ…ＧＣＡ回路、３Ａ，３Ｂ，５，７…演算増幅器、６，１５１，１５４…サンプルホールド（Ｓ／Ｈ）回路、７…ＢＰＦ（バンドパスフィルタ）、８…ＡＧＣ（自動利得制御）回路、９，１０…サンプリングタイミング制御回路、１１…ボトム検出回路、１２…Ａ／Ｄ変換器、２０…ディスク、３０…モータ駆動制御部、３１…スピンドルモータ、３２…スレッドモータ、４１…レンズ（Ｌｅｎｓ）、４２…モニター回路、４３…レーザダイオード、４４…レーザダイオード駆動回路、４５…ＰＤＩＣ（光検出ＩＣ）、４６…フォーカス＆トラッキングアクチュエータ、５０−１，５０−２…フレキシブルケーブル、５１Ａ〜５１Ｄ…ＨＰＦ（ハイパスフィルタ）、５２Ａ〜５２Ｄ，１５６…２値化回路、５３，１５７…論理演算回路、５３−１，５３−３…セレクタ、５３−２…ＡＮＤ回路、５３−４…ＮＯＲ回路、６０…アナログフロントエンド（ＡＦＥ）、６２…ＡＴＴ・ＭＵＸ（アテネータ・マルチプレクサ）回路、６３…ＲＦ−ＡＧＣ回路、６５…イコライザ、７０…ＭＵＸ・Ｓ／Ｈ・ＧＣＡ（マルチプレクサ・サンプルホールド・ゲインコントロールアンプ）回路、７１…ウォブルＧＣＡ回路、７２…サーボＧＣＡ回路、７６…ＯＰＣ（最適パワー制御）回路、７７…フォーカス回路、７８…トラッキング回路、９０…ディジタルフロントエンド（ＤＦＥ）、９１…ＲＦＡＤＣ、９２…ディジタル信号処理回路、９３…ＭＰＵ・エンコーダ、９４…ＰＣ／ＩＦ、９５…ウォブルＡＤＣ、９６…バッファ、９８…サーボＡＤＣ、９７…ライトストラテジ、１００…光ディスク装置、１１０…メモリ、１２０…コンピュータ、１３０…モータードライバ回路、１５０，１５３，１５５…アナログ処理回路、１５２…マルチプレクサ（ＭＵＸ）回路、２００，３００…信号再生装置。
Claims (16)
- ディスク反射光から生成されたアナログ信号に含まれる信号成分を抽出するための信号再生装置であって、
反射光又は直接光を光電変換して得られた１つ又は複数のアナログ入力信号からサンプルホールド信号を生成するサンプルホールド信号生成回路と、
上記サンプルホールド信号に応答して上記アナログ信号をサンプリングして出力するサンプルホールド回路と、
を有する信号再生装置。 - 上記サンプルホールド信号生成回路が、
上記アナログ入力信号を所定のしきい値と比較してパルス信号に変換する２値化回路と、
上記パルス信号に所定の論理演算を施して上記サンプルホールド信号を生成する論理演算回路とを有する請求項１に記載の信号再生装置。 - 上記サンプルホールド信号生成回路が、
光検出器による光電変換に応じた第１、第２、第３及び第４のアナログ入力信号をそれぞれ第１、第２、第３及び第４のしきい値と比較して第１、第２、第３及び第４のパルス信号に変換する２値化回路と、
上記第１、第２、第３及び第４のパルス信号の論理積演算又は論理和演算を行なって上記サンプルホールド信号を生成する論理演算回路とを有する請求項１に記載の信号再生装置。 - 上記第１、第２、第３及び第４のアナログ入力信号を演算処理して上記アナログ信号を生成する演算回路を更に有し、
上記第１、第２、第３及び第４のアナログ入力信号が反射光から生成されている請求項３に記載の信号再生装置。 - 上記演算回路が、
上記第１のアナログ入力信号と上記第４のアナログ入力信号との和である第１の和信号を生成する第１の加算器と、
上記第２のアナログ入力信号と上記第３のアナログ入力信号との和である第２の和信号を生成する第２の加算器と、
上記第１の和信号と上記第２の和信号との差である差信号を生成する減算器と、
を有し、
上記差信号が上記サンプルホールド回路に入力される請求項４に記載の信号再生装置。 - 上記論理演算回路がＡＮＤ回路またはＮＯＲ回路を有する請求項２乃至５の何れかに記載の信号再生装置。
- 上記論理演算回路が選択回路を更に有し、上記２値化回路から供給される上記第１、第２、第３及び第４のパルス信号から任意の信号を選択して上記ＡＮＤ回路またはＮＯＲ回路に供給する請求項３乃至６の何れかに記載の信号再生装置。
- 上記第１、第２、第３及び第４のしきい値が可変制御可能である請求項３乃至７の何れかに記載の信号再生装置。
- 上記アナログ入力信号を監視し、所定期間に亙り上記アナログ入力信号が上記しきい値に達しない場合に、上記サンプルホールド回路から上記アナログ信号をそのまま出力させる監視回路を更に有する請求項２乃至８の何れかに記載の信号再生装置。
- 上記アナログ信号から抽出される信号がウォブル信号である請求項１乃至９の何れかに記載の信号再生装置。
- 上記アナログ信号から抽出される信号がサーボ信号又はROPC信号である請求項１乃至９の何れかに記載の信号再生装置。
- 上記サンプルホールド回路に入力される上記アナログ信号が上記第１、第２、第３及び第４のアナログ入力信号を加算したRF信号である請求項４乃至１１の何れかに記載の信号再生装置。
- 上記光検出器が４分割型の光検出器、８分割型の光検出器又は分光型の光検出器である請求項３乃至１２の何れかに記載の信号再生装置。
- 反射光を光電変換して得られた複数のアナログ信号を入力してアナログ信号処理を行なう第１のアナログ処理回路と、
上記複数のアナログ信号を入力してアナログ信号処理を行なう第２のアナログ処理回路と、
上記複数のアナログ信号を入力して第１及び第２のサンプリングパルスを生成するサンプリングパルス生成回路と、
上記第１のサンプリングパルスに応答して上記第１のアナログ処理回路から出力される信号をサンプリングする第１のサンプルホールド回路と、
上記第２のサンプリングパルスに応答して上記第２のアナログ処理回路から出力される信号をサンプリングする第２のサンプルホールド回路と、
上記第１及び第２のサンプルホールドから出力される信号を択一的に出力するマルチプレクサと、
を有し、
上記サンプリングパルス生成回路が、上記複数のアナログ信号をそれぞれパルス信号に変換する２値化回路と、上記複数のパルス信号に論理演算を行なって上記第１及び第２のサンプリングパルスを生成する論理演算回路と、
を含む信号再生装置。 - 上記論理演算回路がAND回路とNOR回路とを有し、上記第１のサンプリングパルスが上記AND回路により生成され、上記第２のサンプリングパルスが上記NOR回路により生成される請求項１４に記載の信号再生装置。
- 上記サンプリングパルス生成回路が上記複数のパルス信号を入力する選択回路を更に有し、上記選択回路が上記複数のパルス信号を選択して上記AND回路及び上記NOR回路に供給する請求項１５に記載の信号再生装置。
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