JP2008258810A - 送信制御検査回路 - Google Patents
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Abstract
【解決手段】送信装置のDSRCベースバンド回路内に設けられる送信制御検査回路では、“1”検出カウンタ21、“0”検出カウンタ22、及びデータ正当性判断回路24により、送信データTX_DI_Oにおけるデータの正当性の判別が可能となる。これに加え、送信イネーブルカウンタ23、及び送信開始タイミング一致判定回路25により、送信イネーブル信号TXW_N_Oと送信データTX_DI_Oの送信開始タイミングの判定が可能となる。更に、送信終了タイミング判定回路27により、送信データのスロット種別毎の終了タイミングの判定が可能となる。
【選択図】図1
Description
DSRC通信装置は、送信装置と受信装置とにより構成されるが、図16では送信装置のみが示されている。
図2は、本発明の実施例1におけるDSRC通信装置の概略を示す構成図である。
このDSRC通信装置は、送信装置及び受信装置により構成されているが、本発明の対象は送信装置であるため、送信装置について詳細に説明し、受信装置については簡単に説明する。
本実施例1の送信制御検査回路20で使用されるクロックは、例えば、32MHz周期クロックclkのみで動作する。
時の動作を示すタイムチャートである。
本実施例1の送信制御検査回路20によれば、次の(a)〜(e)のような効果がある。
図7は、本発明の実施例2における図2中の送信制御検査回路20を示す概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の送信制御検査回路20で使用されるクロックは、実施例1と同様に、例えば、32MHz周期クロックclkのみで動作する。
本実施例2の送信制御検査回路20によれば、次の(a)〜(c)のような効果がある。
図11は、本発明の実施例3における図2中の送信制御検査回路20を示す概略の構成図であり、実施例2を示す図7中の要素と共通の要素には共通の符号が付されている。
本実施例3の送信制御検査回路20で使用されるクロックは、実施例1、2と同様に、例えば、32MHz周期クロックclkのみで動作する。
本実施例3の送信制御検査回路20によれば、次の(a)〜(e)のような効果がある。
本発明は、上記実施例1〜3に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)、(b)のようなものがある。
20 送信制御検査回路
21,21B “1”検出カウンタ
22,22B “0”検出カウンタ
23 送信イネーブルカウンタ
24,24B データ正当性判断回路
25,25A,25B 送信開始タイミング一致判定回路
26 ビットカウンタ
27,27A,27B 送信終了タイミング判定回路
32,33 LED
40 RF部回路
50 モデム
60 アンテナ
Claims (12)
- ディジタル信号からなる送信制御信号により送信の可否が制御されるディジタル信号からなる送信信号の論理“1”及び論理“0”を検出してこの検出結果をカウントし、第1のカウント結果を出力する第1のカウント手段と、
前記第1のカウント結果に基づき、前記送信信号におけるデータの正当性を判断して判断結果を出力するデータ正当性判断回路と、
前記送信制御信号の数をカウントして第2のカウント結果を出力する第2のカウント手段と、
前記判断結果に基づき、前記第2のカウント結果から、送信開始タイミングが前記送信制御信号と一致しているか否かを判定して第1の判定結果を出力する送信開始タイミング一致判定回路と、
を有することを特徴とする送信制御検査回路。 - 請求項1記載の送信制御検査回路は、更に、
前記判断結果が「正当」であるときには、前記第1のカウント結果のビット数をカウントして第3のカウント結果を出力する第3のカウント手段を有することを特徴とする送信制御検査回路。 - 請求項2記載の送信制御検査回路は、更に、
スロット種別情報に基づき、前記第3のカウント結果から、送信終了タイミングが前記送信制御信号と一致しているか否かを判定して第2の判定結果を出力する送信終了タイミング判定回路を有することを特徴とする送信制御検査回路。 - 請求項1又は2記載の送信制御検査回路において、
前記送信開始タイミング一致判定回路は、前記判断結果に基づき、前記第2のカウント結果から先行タイミング設定値を差し引いた前記送信開始タイミングが、前記送信制御信号と一致しているか否かを判定して前記第1の判定結果を出力することを特徴とする送信制御検査回路。 - 前記送信開始タイミング一致判定回路は、加算器及び掛け算器を有することを特徴とする請求項4記載の送信制御検査回路。
- 請求項3記載の送信制御検査回路において、
前記送信終了タイミング判定回路は、前記スロット種別情報に基づき、前記第3のカウント結果に遅延タイミング設定値を加算した前記送信終了タイミングが、前記送信制御信号と一致しているか否かを判定して第2の判定結果を出力することを特徴とする送信制御検査回路。 - 前記送信終了タイミング判定回路は、加算器を有することを特徴とする請求項6記載の送信制御検査回路。
- 前記送信信号におけるデータのモードは、送信モード選択信号により切り替え可能な構成であることを特徴とする請求項1、2、4又は5記載の送信制御検査回路。
- 前記送信信号におけるデータのモードは、送信モード選択信号により切り替え可能な構成であることを特徴とする請求項2、3、6又は7記載の送信制御検査回路。
- 前記切り替えられる前記データは、同一のステート数である請求項8又は9記載の送信制御検査回路。
- 前記送信制御信号は、送信の可否を制御する送信イネーブル信号であり、
前記送信信号は、前記送信イネーブル信号が活性化されると、送信可能になる送信データであることを特徴とする請求項1〜10のいずれか1項に記載の送信制御検査回路。 - 前記切り替えられる前記データは、振幅シフト・キーイングデータと4位相偏移変調データであることを特徴とする請求項11記載の送信制御検査回路。
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