JP2008258810A - 送信制御検査回路 - Google Patents

Abstract

【課題】タイミング検査を容易且つ短時間に行い、他の回路の動作に影響を与えることなく、消費電力を削減する。
【解決手段】送信装置のDSRCベースバンド回路内に設けられる送信制御検査回路では、“１”検出カウンタ２１、“０”検出カウンタ２２、及びデータ正当性判断回路２４により、送信データTX_DI_Oにおけるデータの正当性の判別が可能となる。これに加え、送信イネーブルカウンタ２３、及び送信開始タイミング一致判定回路２５により、送信イネーブル信号TXW_N_Oと送信データTX_DI_Oの送信開始タイミングの判定が可能となる。更に、送信終了タイミング判定回路２７により、送信データのスロット種別毎の終了タイミングの判定が可能となる。
【選択図】図１

Description

この発明は、送信装置において、ディジタル信号からなる送信制御信号と、この送信制御信号により送信の可否が制御されるディジタル信号からなる送信信号と、の位相仕様が設定値通りの位相関係になっているか否かを検査する送信制御検査回路に関し、例えば、通信装置における狭域通信（Dedicated Short Range Communication、以下「ＤＳＲＣ」という。）ベースバンド回路から出力される送信データ及び送信イネーブル信号との位相仕様が設定値（先行タイミング設定値又は遅延タイミング設定値）通りの位相関係になっているか否かを検査する送信制御検査回路に関するものである。

ＤＳＲＣは、例えば、下記の特許文献１等に記載されているように、高度道路交通システム（Intelligent Transport Systems、以下「ＩＴＳ」という。）の路車間無線通信で用いる技術であり、電波の到達距離が数ｍで、Ｍビット／秒クラスの速度を実現できる。例えば、自動料金収受システム（Electronic Toll Collection System、以下「ＥＴＣ」という。）、道路交通情報の提供、車間通信等で用いられる。

特開２００５−３０３３８５号公報

この特許文献１には、ＤＳＲＣ通信回路及び通信方法において、送信タイミングを調整する技術が記載されている。

図１６は、従来のＤＳＲＣ送信装置を示す概略の構成図である。
ＤＳＲＣ通信装置は、送信装置と受信装置とにより構成されるが、図１６では送信装置のみが示されている。

このＤＳＲＣ送信装置は、ＤＳＲＣプロトコルに従い、ディジタル信号（例えば、送信データTX_DI_O及び送信イネーブル信号TXW_N_O）を出力するＤＳＲＣベースバンド回路１と、このＤＳＲＣベースバンド回路１に接続されて高周波（以下「ＲＦ」という。）の送受信を行うＲＦ部回路２と、このＲＦ部回路２に接続されて無線電波の送受を行うアンテナ３とを備えている。

ベースバンド信号とは、変調前の信号及び復調後の信号であり、この信号を扱う回路をベースバンド回路という。ＤＳＲＣベースバンド回路１では、送信データTX_DI_Oと共に、送信の開始及び終了タイミングを示す送信イネーブル信号TXW_N_OをＲＦ部回路２へ送出する。ＤＳＲＣベースバンド回路１は、送信イネーブル信号TXW_N_Oが論理“０”の時が送信、“１”の時が受信モードである。受信モード時は、送信データ出力は“０”を出力する回路になっている。ＲＦ部回路２には、図示しないが、変復調回路（以下「モデム」という。）が設けられ、このモデムによって送信データTX_DI_Oを変調して送信信号を生成した後、アンテナ３から無線電波を放射する構成になっている。

例えば、電波産業会（ＡＲＩＢ）標準規格の狭域通信システム（ＳＴＤ−Ｔ７５）で規定されている、送出されるデータの種類としては、メッセージデータチャネル（ＭＤＣ）、アックチャネル（ＡＣＫＣ）、アクチベーションチャネル（ＡＣＴＣ）、ワイヤレスコールナンバーチャネル（ＷＣＮＣ）と数種類あり、それぞれ送出するデータの幅が異なる。

又、当規格では、振幅シフト・キーイング（Amplitude Shift Keying、以下「ＡＳＫ」という。）又は４位相偏移変調（Quadriphase Phase Keying、以下「ＱＰＳＫ」という。）の両変調方式でデータ送出することになっている。ＡＳＫは、１ビット当たり１ＭＨｚ周期の信号で、そのデータの先頭には、プリアンブル（以下「ＰＲ」という。）と呼ばれる“１０１０１０・・・”の信号が送出される規定になっている。一方、ＱＰＳＫは、１ビット当たり４ＭＨｚ周期の信号で、“１００１１００１・・・”で構成されるＰＲデータが先頭に送出される。

なお、本明細書に記載された、「０ｘ」は１６進数表記、「’ｂ」は２進数表記の数値である。

従来の図１６のＤＳＲＣベースバンド回路１が搭載された送信装置において、送信データTX_DI_Oと送信イネーブル信号TXW_N_Oは、後段のＲＦ部回路２に送信の開始タイミング、終了タイミングを知らせるため、ＤＳＲＣベースバンド回路以降のＲＦ部回路２内の図示しない変調回路、及びＲＦ部回路２の遅延時間を考慮しない場合、両者の位相は一致している必要がある。

実際には、ＲＦ部回路２内の図示しない変調回路、及びＲＦ部回路２は、送信データTX_DI_Oを受けてから送信可能な状態になるまでにある程度時間が掛かるため、これらの遅延時間を考慮して、送信データTX_DI_Oの開始タイミングに対して、先行タイミング設定値分先に送信イネーブル信号TXW_N_Oを送信モードにしておく必要がある。又、送信データTX_DI_Oの終了タイミングに対して、遅延タイミング設定値分遅く送信イネーブル信号TXW_N_Oを受信モードにする必要がある。

しかしながら、従来の技術では、送信データTX_DI_Oの各種、及び時分割で送信データTX_DI_Oが複合して送出された場合のデータ位相一致性を検査するには、オシロスコープ４で送信データTX_DI_Oと送信イネーブル信号TXW_N_Oを監視（モニタ）し、目視で一致がどうか判断しているため、送信装置の検査に時間を要している。

又、データ位相一致性を自動的に検査させるハードウェアを具備させるにしても、ＤＳＲＣベースバンド回路１の動作に影響を与えないよう、消費電力を抑制する必要がある。

これらの課題を解決するために、前記特許文献１の技術を利用することも考えられるが、しかし、前記特許文献１は、ＤＳＲＣ通信において単に送信タイミングを調整することが記載されているだけであるため、この技術を適用して前記の課題を解決することが困難であった。

本発明の送信制御検査回路は、ディジタル信号からなる送信制御信号により送信の可否が制御されるディジタル信号からなる送信信号の論理“１”及び論理“０”を検出してこの検出結果をカウント（計数）し、第１のカウント結果を出力する第１のカウント手段と、前記第１のカウント結果に基づき、前記送信信号におけるデータの正当性を判断して判断結果を出力するデータ正当性判断回路と、前記送信制御信号の数をカウントして第２のカウント結果を出力する第２のカウント手段と、前記判断結果に基づき、前記第２のカウント結果から、送信開始タイミングが前記送信制御信号と一致しているか否かを判定して第１の判定結果を出力する送信開始タイミング一致判定回路とを有することを特徴とする。

本発明の送信制御検査回路によれば、第１のカウント手段、及びデータ正当性判断回路を有しているので、送信信号におけるデータの正当性の判別が可能となる。これに加え、第２のカウント手段、及び送信開始タイミング一致判定回路を有しているので、送信制御信号と送信信号におけるデータ送信開始タイミングとの一致／不一致の判定が可能になる。従って、タイミング検査を容易且つ短時間に行うことができる。しかも、検査時のみ、送信制御信号を活性化して検査動作を行うので、他の回路の動作に影響を与えることなく、消費電力を削減できる。

送信制御検査回路は、ディジタル信号からなる送信制御信号（例えば、送信イネーブル信号）により送信の可否が制御されるディジタル信号からなる送信信号（例えば、送信データ）の論理“１”及び論理“０”を検出してこの検出結果をカウントし、第１のカウント結果を出力する第１のカウント手段と、前記第１のカウント結果に基づき、前記送信信号におけるデータの正当性を判断して判断結果を出力するデータ正当性判断回路と、前記送信制御信号の数をカウントして第２のカウント結果を出力する第２のカウント手段と、前記判断結果に基づき、前記第２のカウント結果から、送信開始タイミングが前記送信制御信号と一致しているか否かを判定して第１の判定結果を出力する送信開始タイミング一致判定回路と、前記判断結果が「正当」であるときには、前記第１のカウント結果のビット数をカウントして第３のカウント結果を出力する第３のカウント手段と、スロット種別情報に基づき、前記第３のカウント結果から、送信終了タイミングが前記送信制御信号と一致しているか否かを判定して第２の判定結果を出力する送信終了タイミング判定回路とを有している。

（実施例１の構成）
図２は、本発明の実施例１におけるＤＳＲＣ通信装置の概略を示す構成図である。
このＤＳＲＣ通信装置は、送信装置及び受信装置により構成されているが、本発明の対象は送信装置であるため、送信装置について詳細に説明し、受信装置については簡単に説明する。

図２のＤＳＲＣ通信装置は、ＤＳＲＣプルトコルに従い、送信データTX_DI_O、及び送信イネーブル信号TXW_N_Oを出力すると共に、受信信号Ｓ５０を入力するＤＳＲＣベースバンド回路１０と、このＤＳＲＣベースバンド回路１０に接続されたＲＦ部回路４０と、このＲＦ部回路４０に接続されたアンテナ６０とを備えている。

ＤＳＲＣベースバンド回路１０は、送信イネーブル信号TXW_N_Oが論理“０”の時が送信モード、“１”の時が受信モードであり、受信モード時は、送信データ出力は“０”を出力する。このＤＳＲＣベースバンド回路１０内には、送信制御検査回路２０が設けられている。送信制御検査回路２０は、ＤＳＲＣベースバンド回路本体から出力される送信データTX_DI_O、送信イネーブル信号TXW_N_O、及びスロット種別情報ACT_CODE[2:0]を入力し、送信開始判定結果txst_ok、及び送信終了判定結果txend_okを出力する回路である。スロット種別情報ACT_CODEは、データ送出されているスロット番号に対応してスロット種別を示す信号である。

ＲＦ部回路４０は、内部にモデム５０が設けられている。送信モードの時は、ＤＳＲＣベースバンド回路１０から出力される送信イネーブル信号TXW_N_Oが“０”となり、ＤＳＲＣベースバンド回路１０から出力される送信データTX_DI_Oをモデム５０により変調して送信信号を生成した後、アンテナ６０から無線電波を放射する。受信モードの時は、アンテナ６０からの受信電波を、ＲＦ部回路４０にて受信してモデム５０により復調し、この復調したディジタル信号からなる受信信号Ｓ５０をＤＳＲＣベースバンド回路１０へ出力する構成になっている。

ＤＳＲＣベースバンド回路１０は、この回路全体をプログラム制御する中央処理装置（以下「ＣＰＵ」という。）等により構成された制御部１１と、この制御部１１に接続されてアクセスされ、ＤＳＲＣプロトコルのアプリケーションプログラムが格納されたプログラムメモリ１２と、制御部１１に接続されてアクセスされ、ワーキングデータ等を格納するデータメモリ１３と、制御部１１に接続された送受信用制御回路１４と、この送受信用制御回路１４等に接続された送信制御検査回路２０等とを備えている。

送受信用制御回路１４は、ＤＳＲＣプロトコルに従い、制御部１１により制御され、送信処理を行い、送信データTX_DI_O及び送信イネーブル信号TXW_N_Oをモデム５０へ出力すると共に、送信データTX_DI_O、送信イネーブル信号TXW_N_O、及びスロット種別情報ACT_CODE[2:0]を送信制御検査回路２０へ出力し、又、モデム５０からの受信信号Ｓ５０を入力して受信処理を行う回路である。

図１は、本発明の実施例１における図２中の送信制御検査回路２０を示す概略の構成図である。

この送信制御検査回路２０は、送信制御信号（例えば、送信イネーブル信号）TXW_N_Oと送信信号（例えば、送信データ）TX_DI_Oとを入力する第１のカウント手段と、送信イネーブル信号TXW_N_Oをカウントする第２のカウント手段とを有している。第１のカウント手段は、例えば、送信イネーブル信号TXW_N_O及び送信データTX_DI_Oを入力して論理“１”を検出し、その数をカウントしてカウント結果ｄｅｔ１を出力するための６ビット（ｂｉｔ）の“１”検出カウンタ２１と、送信イネーブル信号TXW_N_O及び送信データTX_DI_Oを入力して論理“０”を検出し、その数をカウントしてカウント結果ｄｅｔ０を出力するための６ｂｉｔの“０”検出カウンタ２２とにより構成されている。第２のカウント手段は、例えば、送信イネーブル信号TXW_N_Oを入力し、その数をカウントしてカウント結果txena_cntを出力するための８ｂｉｔの送信イネーブルカウンタ２３により構成されている。

“１”検出カウンタ２１及び“０”検出カウンタ２２の出力側には、データ正当性判断回路２４が接続され、このデータ正当性判断回路２４の出力側と送信イネーブルカウンタの出力側とに、送信開始タイミング一致判定回路２５が接続されている。データ正当性判断回路２４は、カウント結果ｄｅｔ１及びカウント結果ｄｅｔを入力して送信すべきデータの正当性を判断して判断結果data_ok_dif及びdata_okを出力する回路である。送信開始タイミング一致判定回路２５は、判断結果data_ok_difに基づき、カウント結果txena_cntが所定の設定値と一致するか否かの判定を行って送信開始判定結果txst_okを出力端子２８へ出力する回路である。

更に、“１”検出カウンタ２１、“０”検出カウンタ２２、及びデータ正当性判断回路２４の出力側には、第３のカウント手段（例えば、１０ｂｉｔのビットカウンタ）２６が接続されている。ビットカウンタ２６は、カウント結果ｄｅｔ１，ｄｅｔ０に基づき、判断結果data_okのビット数をカウントしてカウント結果frm_cntを出力するものであり、この出力側に、送信終了タイミング判定回路２７が接続されている。送信終了タイミング判定回路２７は、カウント結果frm_cnt、及びスロット種別情報ACT_CODE[2:0]に基づき、送信終了のタイミングが設定値と一致しているか否かの判定を行い、送信終了判定結果txend_okを出力端子２９へ出力する回路である。

出力端子２８は、例えば、抵抗３０を介してボード上の表示素子（例えば、発光ダイオード（以下「ＬＥＤ」という。）３２に接続されている。同様に、出力端子２９にも、例えば、抵抗３１を介してボード上のＬＥＤ３３に接続されている。

図３は、図１中のデータ正当性判断回路２４におけるステートマシン（ＡＳＫモードの場合）を示す図である。

このステートマシンでは、アイドル状態Ｉｄｌｅからステート状態ＳＴ１，ＳＴ２，ＳＴ３及び判断結果data_ok＝１への遷移状態が示されている。

図４は、図１中の送信終了タイミング判定回路２７内にある、ＡＳＫ送信終了タイミングＯＫ判定時のビットカウント結果frm_cntのデコード値についてのテーブルを示す図である。なお、送信終了タイミング判定回路２７は、スロット種別情報ACT_CODE[2:0]が図４の内容以外の時には、有効なスロット割当が無いため、送信終了タイミングを判定しない。

（実施例１の動作）
本実施例１の送信制御検査回路２０で使用されるクロックは、例えば、３２ＭＨｚ周期クロックｃｌｋのみで動作する。

本実施例１の送信制御検査回路２０における動作として、以下、（１）ＡＳＫ送信開始タイミング判定時の動作と、（２）ＡＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）の時の、送信終了タイミング判定時の動作とを説明する。

（１） 図５は、図１の送信制御検査回路２０においてＡＳＫ送信開始タイミング判定
時の動作を示すタイムチャートである。

なお、図５中の記載において、※“１”検出カウンタ２１は、TX_DI_O＝０又はTXW_N_O＝１ならば、カウント０にする。カウント０ｘ２０の時、TX_DI_O＝１ならば、カウント１にする。それ以外でTX_DI_O＝１ならば、カウントアップする。※“０”検出カウンタ２２は、これに対し、TX_DI_Oの扱いを反転させたもの。＊ビットカウンタ２６は、txwn_dif_1＝１の時、frm_cnt＝０にする。data_ok_dif＝１の時、frm_cnt＝０ｘ４にする。data_ok＝１、且つｄｅｔ１又はｄｅｔ０が１ならば、frm_cntカウントアップする。※送信イネーブルカウンタ２３は、TXW_N_O＝１の時、txena_cnt＝０、TXW_N_O＝０、且つdata_ok＝０の時、txena_cntカウントアップ、data_ok＝１の時、txena_cnt保持となる。※送信タイミング一致判定は、data_ok_dif＝１の時に、txena_cnt＝０ｘ８１ならば、txst_ok＝１にする。この時、txena_cnt＝０ｘ８１以外ならば、txst_ok＝０にする。

先ず、“１”検出カウンタ２１は、送信時のTX_DI＝１を検出するカウンタであり、送信データTX_DI_O＝０又は送信イネーブル信号TXW_N_O＝１ならば、内部のカウント値を０にする。カウント値が０ｘ２０の時、カウント結果ｄｅｔ１＝１にする。又、カウント値が０ｘ２０の時、送信データTX_DI_O＝１ならばカウント値を１にする。以上の条件以外の場合、カウントアップを行う。一方、“０”検出カウンタ２２は、送信時のTX_DI＝０を検出する回路であり、送信データTX_DI_O＝１又は送信イネーブル信号TXW_N_O＝１ならば、内部のカウント値を０にする。カウント値が０ｘ２０の時、カウント結果ｄｅｔ＝１にする。又、カウント値が０ｘ２０の時、送信データTX_DI_O＝０ならばカウント値を１にする。以上の条件以外の場合、カウントアップを行う。

カウント結果ｄｅｔ１＝１の信号を受け、データ正当性判断回路２４が以下のように動作する。

図３に示すデータ正当性判断回路２４のステートマシンにおいて、受信時（送信イネーブル信号TXW_N_O＝１）は、アイドル状態Ｉｄｌｅで、カウント結果ｄｅｔ１＝１になったら、ステート状態ＳＴ１に移行する。ステート状態ＳＴ１の時、次にカウント結果ｄｅｔ＝１ならばステート状態ＳＴ２へ移行し、カウント結果ｄｅｔ１＝１又は送信イネーブル信号TXW_N_O＝１ならばアイドル状態Ｉｄｌｅへ戻る。ステート状態ＳＴ２の時、次にカウント結果ｄｅｔ１＝１ならばステート状態ＳＴ３へ移行し、カウント結果ｄｅｔ＝１又は送信イネーブル信号TXW_N_O＝１ならばアイドル状態Ｉｄｌｅへ戻る。ステート状態ＳＴ３の時、次にカウント結果ｄｅｔ＝１ならば判断結果data_okへ移行し判断結果data_ok＝１にする。この場合の判断結果data_ok（判断結果data_ok＝１）とは、送信データTX_DI_Oから正しいＡＳＫデータが送出されたことを示す。この時、カウント結果ｄｅｔ１＝１又は送信イネーブル信号TXW_N_O＝１ならばアイドル状態Ｉｄｌｅへ戻る。判断結果data_okにおいて、受信モード（TXW_N_O＝１）に変わった場合、再びアイドル状態Ｉｄｌｅへ戻る。

送信イネーブルカウンタ２３は、判断結果dat_ok＝１になるまでの、送信イネーブル信号TXW_N_O＝０の状態を数えるカウンタである。送信イネーブル信号TXW_N_O＝１（受信モード）の時、カウント結果txena_cnt＝０にする。送信イネーブル信号TXW_N_O＝０且つ判断結果data_ok＝０の時、カウント結果txena_cntをカウントアップさせる。判断結果data_ok＝１時は、カウント結果txena_cntの値を保持する。

送信開始タイミング一致判定回路２５においては、判断結果data_okの信号の立ち上がりで微分した判断結果data_ok_dif＝１の時に、カウント結果txena_cnt＝０ｘ８１ならば、データ送出開始のタイミングが送信イネーブル信号TXW_N_Oの立ち下がりと一致していると判定し、送信開始判定結果txst_ok＝１にする。カウント結果txena_cnt＝０ｘ８１でなければ、不一致と判定し、送信開始判定結果txst_ok＝０にする。

ビットカウンタ２６は、判断結果data_ok以後の送出データビット毎のビット数をカウントするカウンタである。判断結果data_ok_difは判断結果data_okの立ち上がり微分信号であり、判断結果data_ok_dif＝１の時、カウント結果frm_cnt＝０ｘ４にする。判断結果data_ok＝１、且つカウント結果ｄｅｔ１又はｄｅｔ０＝１ならば、カウント結果frm_cntをカウントアップさせる。信号txwn_dif_1は、送信イネーブル信号TXW_N_Oの立ち上がりを微分した信号txwn_difを１サイクルシフトさせた信号であり、この信号txw_dif_1＝１の場合は、カウント結果frm_cnt＝０にする。

（２） 図６は、図１の送信制御検査回路２０においてＡＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）の時の、送信終了タイミング判定時の動作を示すタイムチャートである。

送信終了タイミング判定回路２７では、信号txwn_dif_1＝１の時、スロット種別情報ACT_CODE＝’ｂ１０１の場合、カウント結果frm_cnt＝０ｘＣ６ならば、データ送出終了のタイミングが送信イネーブル信号TXW_N_Oの立ち上がりと一致していると判定し、送信終了判定結果txend_ok＝１にする。この時、カウント結果frm_cnt＝０ｘＣ６でなければ、不一致と判定し、送信終了判定結果txend_ok＝０にする。データ送出終了判定の値は、スロット種別毎に異なり、例えば、図４に示した値を用いる。スロット種別情報ACT_CODE＝’ｂ１００、’ｂ１０１、’ｂ１１０、’ｂ１１１以外の場合は、有効なスロット割当でないと判断し、この場合も送信終了判定結果txend_ok＝０にする。

送信開始判定結果txst_ok及び送信終了判定結果txend_okの信号は、出力端子２８，２９から出力されて、それぞれボード上のＬＥＤ３０，３１に与えられ、送信データTX_DI_Oの開始及び終了のタイミングが送信イネーブル信号TXW_N_Oと一致している場合は、送信開始判定結果txst_ok及び送信終了判定結果txend_okの信号が両方とも“１”になり、両信号によりＬＥＤ３０，３１が点灯する。

本実施例１の送信制御検査回路２０は、ＤＳＲＣベースバンド回路送信部の検査用回路のため、検査モード時のみ動作し、通常動作時は、３２ＭＨｚ周期クロックｃｌｋは停止している。

（実施例１の効果）
本実施例１の送信制御検査回路２０によれば、次の（ａ）〜（ｅ）のような効果がある。

（ａ） “１”検出カウンタ２１、“０”検出カウンタ２２、及びデータ正当性判断回路２４により、ＡＳＫデータの判別が可能となり、これに加え、送信イネーブルカウンタ２３、及び送信開始タイミング一致判定回路２５により、送信イネーブル信号TXW_N_Oと送信データTX_DI_OのＡＳＫデータ送信開始タイミングの判定が可能となる。

（ｂ） 送信終了タイミング判定回路２７により、ＡＳＫデータ送信のスロット種別毎の終了タイミングの判定が可能となる。

（ｃ） ＡＳＫ送信データTX_DI_Oにおける、送信データTX_DI_Oの送出開始又は送信終了時のタイミングが送信イネーブル信号TXW_N_Oのタイミングと一致しているか否かを、ボード上のＬＥＤ３０，３１で簡単に判別することが可能になる。

（ｄ） 送信終了タイミング判定のため、ビットカウンタ２６を用いることで、３２ＭＨｚ毎周期に動作するのではなく、ＡＳＫ送信データTX_DI_Oの場合、３２ＭＨｚの３２周期に１回、カウント結果ｄｅｔ０又はｄｅｔ１の信号（図５に示すパルス）を使ってカウントアップ動作を行うため、論理合成ツール（例えば、Computer Aided Design、以下「ＣＡＤ」という。）によるゲーテッドクロックの挿入が可能となる。これにより、低消費電力化が可能である。

（ｅ） 本実施例１の送信制御検査回路２０は、ＤＳＲＣベースバンド回路送信部の検査用回路のため、通常動作時は、３２ＭＨｚ周期クロックｃｌｋを停止させる回路を具備している。これにより、低消費電力化が可能である。

（実施例２の構成）
図７は、本発明の実施例２における図２中の送信制御検査回路２０を示す概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の送信制御検査回路２０では、実施例１の送信開始タイミング一致判定回路２５に代えて、これとは構成の異なる送信開始タイミング一致判定回路２５Ａが設けられ、更に、実施例１の送信終了タイミング判定回路２７に代えて、これとは構成の異なる送信終了タイミング判定回路２７Ａが設けられている。送信開始タイミング一致判定回路２５Ａは、加算器及び掛け算器を有し、図２中のＤＳＲＣベースバンド回路本体内の例えば送受信用制御回路１４から出力される１ＭＨｚ程度の信号である先行タイミング設定値TXW_PRE[4:0]及び遅延タイミング設定値TXW_DLY[3:0]の内、先行タイミング設定値TXW_PRE[4:0]の入力が可能な構成になっている。更に、送信終了タイミング判定回路２７Ａは、加算器を有し、遅延タイミング設定値TXW_DLY[3:0]の入力が可能な構成になっている。

図８は、図７中の送信終了タイミング判定回路２７Ａ内にある、ＡＳＫ送信終了タイミングＯＫ判定時のビットカウント結果frm_cntのデコード値についてのテーブルを示す図である。なお、送信終了タイミング判定回路２７Ａは、スロット種別情報ACT_CODE[2:0]が図８の内容以外の時には、有効なスロット割当が無いため、送信終了タイミングを判定しない。その他の構成は、実施例１と同様である。

（実施例２の動作）
本実施例２の送信制御検査回路２０で使用されるクロックは、実施例１と同様に、例えば、３２ＭＨｚ周期クロックｃｌｋのみで動作する。

本実施例２の送信制御検査回路２０における全体の動作は、実施例１とほぼ同様である。以下、実施例１とは異なる、（１）ＡＳＫ送信で先行タイミング設定値TXW_PRE＝０ｘ１の時の、ＡＳＫ送信開始タイミング判定時の動作と、（２）ＡＳＫ送信でスロット種別がＷＣＮＣ、遅延タイミング設定値TXW_DLY＝０ｘ２の時の、送信終了タイミング判定時の動作とを説明する。

（１） 図９は、図７の送信制御検査回路２０においてＡＳＫ送信で先行タイミング設定値TXW_PRE＝０ｘ１の時の、ＡＳＫ送信開始タイミング判定時の動作を示すタイムチャートである。

なお、図９中の記載において、※“１”検出カウンタ２１は、TX_DI_O＝０又はTXW_N_O＝１ならば、カウント０にする。カウント０ｘ２０の時、TX_DI_O=1ならば、カウント１にする。それ以外でTX_DI_O＝１ならば、カウントアップする。“０”検出カウンタ２２は、それに対し、TX_DI_Oの扱いを反転させたものである。※ビットカウンタ２６は、txwn_dif_1＝１の時、frm_cnt＝０にする。data_ok_dif＝１の時、frm_cnt＝０ｘ４にする。data_ok＝１、且つｄｅｔ１又はｄｅｔ０が１ならば、frm_cntをカウントアップする。※送信イネーブルカウンタ２３は、TXW_N_O＝１の時、txena_cnt＝０、TXW_N_O＝０、且つdata_ok＝０の時、txena_cntをカウントアップする。data_ok＝１の時、txena_cntを保持する。更に、※送信タイミング一致判定は、data_ok_dif＝１の時に、txena_cnt＝０ｘ８１＋TXW_PRE＊０ｘ２０ならば、txst_ok＝１にする。この時、txena_cntが前記値以外ならば、txst_ok＝０にする。

先ず、送信開始タイミング一致判定回路２５Ａにおいては、判断結果data_ok_dif＝１の時に、カウント結果txena_cnt＝（０ｘ８１＋TXW_PRE×０ｘ２０）（但し、「＋」は加算器による加算、「×」は掛け算器による掛け算）ならば、先行タイミング設定値TXW_PRE[4:0]を差し引いたデータ送出開始のタイミングが送信イネーブル信号TXW_N_Oの立ち下がりと一致していると判定し、送信開始判定結果txst_ok＝１にする。前記条件でなければ、不一致と判定し、送信開始判定結果txst_ok＝０にする。

（２） 図１０は、図７の送信制御検査回路２０においてＡＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）、遅延タイミング設定値TXW_DLY＝０ｘ２の時の、送信終了タイミング判定時の動作を示すタイムチャートである。

送信終了タイミング判定回路２７Ａでは、信号txwn_dif_1＝１の時、スロット種別情報ACT_CODE＝’ｂ１０１の場合、カウント結果frm_cnt＝（０ｘＣ６＋TXW_DLY）ならば、遅延タイミング設定値TXW_DLY[3:0]を加算器により加算したデータ送出終了のタイミングが送信イネーブル信号TXW_N_Oの立ち上がりと一致していると判定し、送信終了判定結果txend_ok＝１にする。この時、前記条件でなければ、不一致と判定し、送信終了判定結果txend_ok＝０にする。データ送出終了判定の値は、スロット種別毎に異なり、図８に示した値を用いる。スロット種別情報ACT_CODE＝’ｂ１００、’ｂ１０１、’ｂ１１０、’ｂ１１１以外の場合は、有効なスロット割当でないと判断し、この場合も送信終了判定結果txend_ok＝０にする。

（実施例２の効果）
本実施例２の送信制御検査回路２０によれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 送信開始タイミング一致判定回路２５Ａに加算器、及び、掛け算器を具備したことで、ＡＳＫデータ送信開始タイミングに対し、送信イネーブル信号TXW_N_Oが先行タイミング設定値TXW_PRE[4:0]分先に送出されているか否かの判定が可能となる。

（ｂ） 送信終了タイミング判定回路２７Ａに加算器を具備したことで、ＡＳＫデータ送信のスロット種別毎の終了タイミングに対し、遅延タイミング設定値TXW_DLY[3:0]分遅れて送信イネーブル信号TXW_N_Oがディセーブルされているか否かの判定が可能となる。

（ｃ） ＤＳＲＣベースバンド回路本体で先行タイミング設定値TXW_PRE[4:0]、及び、遅延タイミング設定値TXW_DLY[3:0]が設定された場合においても、ＡＳＫ送信データにおける、送信データTX_DI_Oの送出開始又は送信終了時のタイミングが送信イネーブル信号TXW_N_Oのタイミングと一致しているか否かを、例えば、ボード上のＬＥＤ３２，３３で判別することが可能になる。

（実施例３の構成）
図１１は、本発明の実施例３における図２中の送信制御検査回路２０を示す概略の構成図であり、実施例２を示す図７中の要素と共通の要素には共通の符号が付されている。

本実施例３の送信制御検査回路２０では、実施例２に対し、送信モード選択信号MOD_AQが加わり、ＱＰＳＫ送信にも対応可能な構成になっている。

即ち、本実施例３の送信制御検査回路２０では、実施例２とほぼ同様に、６ｂｉｔの“１”検出カウンタ２１Ｂ、６ｂｉｔの“０”検出カウンタ２２Ｂ、８ｂｉｔの送信イネーブルカウンタ２３、データ正当性判断回路２４Ｂ、送信開始タイミング一致判定回路２５Ｂ、１２ｂｉｔのビットカウンタ２６、送信終了タイミング判定回路２７Ｂ、及び出力端子２８，２９を有し、これらの各出力端子２８，２９に、各抵抗３０，３１を介してＬＥＤ３２，３３が接続されている。入力される送信モード選択信号MOD_AQ（MOD_AQ＝１の時にはＡＳＫモード、MOD_AQ＝０の時にはＱＰＳＫモード）により、“１”検出カウンタ２１Ｂ、“０”検出カウンタ２２Ｂ、データ正当性判断回路２４Ｂ、送信開始タイミング一致判定回路２５Ｂ、及び送信終了タイミング判定回路２７Ｂの機能が切り替わり、ＡＳＫ送信又はＱＰＳＫ送信に対応可能な構成になっている点のみが、実施例２の構成と異なる。

図１２は、図１１中のデータ正当性判断回路２４Ｂにおけるステートマシン（ＱＰＳＫモードの場合）を示す図であり、図３に示すステートマシン（ＡＳＫモードの場合）に対応している。

このデータ正当性判断回路２４Ｂにおけるステートマシンでは、図３と同様に、アイドル状態Ｉｄｌｅからステート状態ＳＴ１，ＳＴ２，ＳＴ３及び判断結果data_ok＝１への遷移状態が示されている。

図１３は、図１１中の送信終了タイミング判定回路２７Ｂ内にある、ＱＰＳＫ送信終了タイミングＯＫ判定時のビットカウント結果frm_cntのデコード値についてのテーブルを示す図であり、図８のＡＳＫモードにおけるテーブルに対応している。なお、送信終了タイミング判定回路２７Ｂは、スロット種別情報ACT_CODE[2:0]が図１３の内容以外の時には、有効なスロット割当が無いため、送信終了タイミングを判定しない。

（実施例３の動作）
本実施例３の送信制御検査回路２０で使用されるクロックは、実施例１、２と同様に、例えば、３２ＭＨｚ周期クロックｃｌｋのみで動作する。

本実施例３の送信制御検査回路２０は、送信モード選択信号MOD_AQの状態により、ＡＳＫ、ＱＰＳＫ切替可能である。MOD_AQ＝１の場合、ＡＳＫモードになり、実施例２と同様の動作になる。これに対してMOD_AQ＝０の場合、ＱＰＳＫモードになる。

以下、実施例２とは異なる、（１）先行タイミング設定値TXW_PRE＝０ｘ１の時の、ＱＰＳＫ送信開始タイミング判定時の動作と、（２）ＱＰＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）、遅延タイミング設定値TXW_DLY＝０ｘ２の時の、送信終了タイミング判定時の動作とを説明する。

（１） 図１４は、図１１の送信制御検査回路２０において先行タイミング設定値TXW_PRE＝０ｘ１の時の、ＱＰＳＫ送信開始タイミング判定時の動作を説明するタイムチャートである。

なお、図１４中の記載において、※“１”検出カウンタ２１Ｂは、TX_DI_O＝０又はTXW_N_O＝１ならば、カウント０にする。カウント０ｘ８の時、TX_DI_O＝１ならば、カウント１にする。それ以外でTX_DI_O＝１ならば、カウントアップする。“０”検出カウンタ２２Ｂは、それに対し、TX_DI_Oの扱いを反転させたものである。※ビットカウンタ２６は、txwn_dif_1＝１の時、frm_cnt＝０にする。data_ok_dif＝１の時、frm_cnt＝０ｘ４にする。data_ok＝１、且つｄｅｔ１又はｄｅｔ０が１ならば、frm_cntをカウントアップする。※送信イネーブルカウンタ２３は、TXW_N_O＝１の時、txena_cnt＝０、TXW_N_O＝０、且つdata_ok＝０の時、txena_cntをカウントアップする。data_ok＝１の時、txena_cntを保持する。更に、※送信タイミング一致判定は、data_ok_dif＝１の時に、txena_cnt＝０ｘ２１＋TXW_PRE＊０ｘ２０ならば、txst_ok＝１にする。この時、txena_cntが前記値以外ならば、txst_ok＝０にする。

先ず、“１”検出カウンタ２１Ｂは、送信時の送信データTX_DI＝１を検出する回路であり、送信データTX_DI_O＝０又は送信イネーブル信号TXW_N_O＝１ならば、内部のカウント値を０にする。カウント値が０ｘ８の時、カウント結果ｄｅｔ１＝１にする。この時、送信データTX_DI_O＝１ならばカウント値を１にする。以上の条件以外の場合、カウントアップする。一方、“０”検出カウンタ２２Ｂは、送信時の送信データTX_DI＝０を検出する回路であり、送信データTX_DI_O＝１又は送信イネーブル信号TXW_N_O＝１ならば、内部のカウント値を０にする。カウント値が０ｘ８の時、カウント結果ｄｅｔ＝１にする。この時、送信データTX_DI_O＝０ならばカウント値を１にする。以上の条件以外の場合、カウントアップする。カウント結果ｄｅｔ１＝１の信号を受け、データ正当性判断回路２４Ｂが以下のように動作する。

図１２に示すデータ正当性判断回路２４Ｂのステートマシンにおいて、受信時（送信イネーブル信号TXW_N_O＝１）は、アイドル状態Ｉｄｌｅで、カウント結果ｄｅｔ１＝１になったら、ステート状態ＳＴ１に移行する。ステート状態ＳＴ１の時、次にカウント結果ｄｅｔ＝１ならばステート状態ＳＴ２へ移行し、カウント結果ｄｅｔ１＝１又は送信イネーブル信号TXW_N_O＝１ならばアイドル状態Ｉｄｌｅへ戻る。ステート状態ＳＴ２の時、次にカウント結果ｄｅｔ＝１ならばステート状態ＳＴ３へ移行し、カウント結果ｄｅｔ１＝１又は送信イネーブル信号TXW_N_O＝１ならばアイドル状態Ｉｄｌｅへ戻る。ステート状態ＳＴ３の時、次にカウント結果ｄｅｔ１＝１ならば判断結果data_okへ移行し、判断結果data_ok＝１にする。この場合の判断結果data_ok（data_ok＝１）とは、送信データTX_DI_Oから正しいＱＰＳＫデータが送出されたことを示す。この時、カウント結果ｄｅｔ＝１又は送信イネーブル信号TXW_N_O＝１ならばアイドル状態Ｉｄｌｅへ戻る。判断結果data_okにおいて、受信モードに変わった場合、再びアイドル状態Ｉｄｌｅへ戻る。

送信イネーブルカウンタ２３は、判断結果dat_ok＝１になるまでの、送信イネーブル信号TXW_N_O＝０の状態を数えるカウンタであり、実施例２と同様のものである。

送信開始タイミング一致判定回路２５Ｂにおいては、判断結果data_ok_dif＝１の時に、カウント結果txena_cnt＝（０ｘ２１＋TXW_PRE×０ｘ２０）ならば、先行タイミング設定値TXW_PRE[4:0]を差し引いたデータ送出開始のタイミングが送信イネーブル信号TXW_N_Oの立ち下がりと一致していると判定し、送信開始判定結果txst_ok＝１にする。カウント結果txena_cntが前記条件でなければ、不一致と判定し、送信開始判定結果txst_ok＝０にする。

ビットカウンタ２６は、判断結果data_ok以後の送出データビット毎のカウンタであり、実施例２と同様のものである。

（２） 図１５は、図１１の送信制御検査回路２０においてＱＰＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）、遅延タイミング設定値TXW_DLY＝０ｘ２の時の、送信終了タイミング判定時の動作を示すタイムチャートである。

送信終了タイミング判定回路２７Ｂでは、信号txwn_dif_1＝１の時、スロット種別情報ACT_CODE＝’ｂ１０１の場合、カウント結果frm_cnt＝（０ｘＤＥ＋TXW_DLY×４）ならば、遅延タイミングを加算したデータ送出終了のタイミングが送信イネーブル信号TXW_N_Oの立ち上がりと一致していると判定し、送信終了判定結果txend_ok＝１にする。この時、カウント結果frm_cntが前記条件でなければ、不一致と判定し、送信終了判定結果txend_ok＝０にする。データ送出終了判定の値は、スロット種別毎に異なり、図１３に示した値を用いる。スロット種別情報ACT_CODE＝’ｂ１００、’ｂ１０１、’ｂ１１０、’ｂ１１１以外の場合は、有効なスロット割当でないと判断し、この場合も送信終了判定結果txend_ok＝０にする。

（実施例３の効果）
本実施例３の送信制御検査回路２０によれば、次の（ａ）〜（ｅ）のような効果がある。

（ａ） ＡＳＫデータ送信開始タイミングの判定機能に加え、“１”検出カウンタ２１Ｂ、“０”検出カウンタ２２Ｂ、及びデータ正当性判断回路２４Ｂにより、ＱＰＳＫデータの判別が可能となり、更に、送信イネーブルカウンタ２３、及び送信開始タイミング一致判定回路２５Ｂにより、送信イネーブル信号TXW_N_Oと送信データTX_DI_OのＱＰＳＫデータ送信開始タイミングの判定が可能となる。

（ｂ） ＡＳＫ送信終了タイミングの判定機能に加え、送信終了タイミング判定回路２７Ｂにより、ＱＰＳＫデータ送信TX_DI_Oのスロット種別毎の終了タイミングの判定が可能となる。

（ｃ） 図３に示すＡＳＫと図１２に示すＱＰＳＫとでステート数が同じため、ある片方のモードのみ使用する図示しないフリップフロップが不要になるため、回路規模の抑制を可能とする。

（ｄ） 実施例１と同様に、ビットカウンタ２６を用いることで、３２ＭＨｚ毎周期に動作するのではなく、ＡＳＫ送信データTX_DI_Oの場合は３２ＭＨｚの３２周期に１回、又、ＱＰＳＫ送信データTX_DI_Oの場合は３２ＭＨｚの８周期に１回のカウント動作で済み、これにより論理合成ツールによりゲーテッドクロックの挿入が可能となるため、低消費電力化が可能である。

（ｅ） 本実施例３の送信制御検査回路２０によれば、実施例２の回路に加え、ＱＰＳＫモード時も、送信データTX_DI_Oの送出開始又は送信終了時のタイミングが送信イネーブル信号TXW_N_Oのタイミングと一致しているか否かを、ボード上のＬＥＤ３２，３３で判別することが可能になる。

（変形例）
本発明は、上記実施例１〜３に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。

（ａ） “１”検出カウンタ２１，２１Ｂと“０”検出カウンタ２２，２２Ｂとを１つのカウント手段により構成しても良い。これにより、回路規模を削減できる。

（ｂ） 実施例２、３では、先行タイミング設定、及び遅延タイミング設定を行った状態での、送信データTX_DI_Oと送信イネーブル信号TXW_N_Oの位相を検出しているが、送信データTX_DI_Oと送信イネーブル信号TXW_N_Oに限らず、ある２つの信号の位相仕様が、先行タイミング設定値、又は遅延タイミング設定値通りの位相関係になっているか否かの検査についても適用可能である。

本発明の実施例１における図２中の送信制御検査回路２０を示す概略の構成図である。 本発明の実施例１におけるＤＳＲＣ通信装置の概略を示す構成図である。 図１中のデータ正当性判断回路２４におけるステートマシン（ＡＳＫモードの場合）を示す図である。 図１中の送信終了タイミング判定回路２７内にあるテーブルを示す図である。 図１のＡＳＫ送信開始タイミング判定時の動作を示すタイムチャートである。 図１のＡＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）の時の、送信終了タイミング判定時の動作を示すタイムチャートである。 本発明の実施例２における図２中の送信制御検査回路２０を示す概略の構成図である。 図７中の送信終了タイミング判定回路２７Ａ内にあるテーブルを示す図である。 図７のＡＳＫ送信で先行タイミング設定値TXW_PRE＝０ｘ１の時の、ＡＳＫ送信開始タイミング判定時の動作を示すタイムチャートである。 図７のＡＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）、遅延タイミング設定値TXW_DLY＝０ｘ２の時の、送信終了タイミング判定時の動作を示すタイムチャートである。 本発明の実施例３における図２中の送信制御検査回路２０を示す概略の構成図である。 図１１中のデータ正当性判断回路２４Ｂにおけるステートマシン（ＱＰＳＫモードの場合）を示す図である。 図１１中の送信終了タイミング判定回路２７Ｂ内にあるテーブルを示す図である。 図１１の先行タイミング設定値TXW_PRE＝０ｘ１の時の、ＱＰＳＫ送信開始タイミング判定時の動作を説明するタイムチャートである。 図１１のＱＰＳＫ送信でスロット種別がＷＣＮＣ（ACT_CODE＝’ｂ１０１）、遅延タイミング設定値TXW_DLY＝０ｘ２の時の、送信終了タイミング判定時の動作を示すタイムチャートである。 従来のＤＳＲＣ送信装置を示す概略の構成図である。

符号の説明

１０ ベースバンド回路
２０ 送信制御検査回路
２１，２１Ｂ “１”検出カウンタ
２２，２２Ｂ “０”検出カウンタ
２３ 送信イネーブルカウンタ
２４，２４Ｂ データ正当性判断回路
２５，２５Ａ，２５Ｂ 送信開始タイミング一致判定回路
２６ ビットカウンタ
２７，２７Ａ，２７Ｂ 送信終了タイミング判定回路
３２，３３ ＬＥＤ
４０ ＲＦ部回路
５０ モデム
６０ アンテナ

Claims (12)

1. ディジタル信号からなる送信制御信号により送信の可否が制御されるディジタル信号からなる送信信号の論理“１”及び論理“０”を検出してこの検出結果をカウントし、第１のカウント結果を出力する第１のカウント手段と、
   前記第１のカウント結果に基づき、前記送信信号におけるデータの正当性を判断して判断結果を出力するデータ正当性判断回路と、
   前記送信制御信号の数をカウントして第２のカウント結果を出力する第２のカウント手段と、
   前記判断結果に基づき、前記第２のカウント結果から、送信開始タイミングが前記送信制御信号と一致しているか否かを判定して第１の判定結果を出力する送信開始タイミング一致判定回路と、
   を有することを特徴とする送信制御検査回路。
2. 請求項１記載の送信制御検査回路は、更に、
   前記判断結果が「正当」であるときには、前記第１のカウント結果のビット数をカウントして第３のカウント結果を出力する第３のカウント手段を有することを特徴とする送信制御検査回路。
3. 請求項２記載の送信制御検査回路は、更に、
   スロット種別情報に基づき、前記第３のカウント結果から、送信終了タイミングが前記送信制御信号と一致しているか否かを判定して第２の判定結果を出力する送信終了タイミング判定回路を有することを特徴とする送信制御検査回路。
4. 請求項１又は２記載の送信制御検査回路において、
   前記送信開始タイミング一致判定回路は、前記判断結果に基づき、前記第２のカウント結果から先行タイミング設定値を差し引いた前記送信開始タイミングが、前記送信制御信号と一致しているか否かを判定して前記第１の判定結果を出力することを特徴とする送信制御検査回路。
5. 前記送信開始タイミング一致判定回路は、加算器及び掛け算器を有することを特徴とする請求項４記載の送信制御検査回路。
6. 請求項３記載の送信制御検査回路において、
   前記送信終了タイミング判定回路は、前記スロット種別情報に基づき、前記第３のカウント結果に遅延タイミング設定値を加算した前記送信終了タイミングが、前記送信制御信号と一致しているか否かを判定して第２の判定結果を出力することを特徴とする送信制御検査回路。
7. 前記送信終了タイミング判定回路は、加算器を有することを特徴とする請求項６記載の送信制御検査回路。
8. 前記送信信号におけるデータのモードは、送信モード選択信号により切り替え可能な構成であることを特徴とする請求項１、２、４又は５記載の送信制御検査回路。
9. 前記送信信号におけるデータのモードは、送信モード選択信号により切り替え可能な構成であることを特徴とする請求項２、３、６又は７記載の送信制御検査回路。
10. 前記切り替えられる前記データは、同一のステート数である請求項８又は９記載の送信制御検査回路。
11. 前記送信制御信号は、送信の可否を制御する送信イネーブル信号であり、
    前記送信信号は、前記送信イネーブル信号が活性化されると、送信可能になる送信データであることを特徴とする請求項１〜１０のいずれか１項に記載の送信制御検査回路。
12. 前記切り替えられる前記データは、振幅シフト・キーイングデータと４位相偏移変調データであることを特徴とする請求項１１記載の送信制御検査回路。

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