JP2008258360A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関するものであり、特に、いわゆる側壁転写プロセスを用いて被エッチング部材をエッチングする半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device that etches a member to be etched using a so-called sidewall transfer process and a manufacturing method thereof.
半導体製造プロセスにおいて配線パターン(ラインアンドスペース)を形成する場合、一般的に、フォトリソグラフィマスクを用いてレジストを現像することでレジストにパターンを転写した後、これをマスクとして被エッチング材をエッチングする。 When forming a wiring pattern (line and space) in a semiconductor manufacturing process, generally, a resist is developed using a photolithography mask to transfer the pattern to the resist, and then the material to be etched is etched using the pattern as a mask. .
近年の半導体素装置の微細化に伴い、例えば、ビット線とドレインコンタクト数を少なくしたEEPROMが提案されている(例えば、特許文献1参照)。さらに、ビット線とドレインコンタクト数を少なくした場合において、Si基板側で電子・正孔対が発生する事による電子の注入(誤書き込み)の問題を解決する技術等がある(例えば、特許文献2参照)。 With the recent miniaturization of semiconductor element devices, for example, an EEPROM with a reduced number of bit lines and drain contacts has been proposed (see, for example, Patent Document 1). Furthermore, when the number of bit lines and drain contacts is reduced, there is a technique for solving the problem of electron injection (erroneous writing) due to generation of electron / hole pairs on the Si substrate side (for example, Patent Document 2). reference).
上記特許文献1、2のような技術には、2本1組のソース・ドレイン拡散層(半導体層)に共通コンタクト形成可能な半導体装置が必要とされる。この共通コンタクトを形成可能な半導体装置の構造は、上面から観てその一部を接続されたH型のソース・ドレイン拡散層を有するものである。
The technologies as described in
しかしながら、上記のH型のソース・ドレイン拡散層を形成する場合、半導体装置の縮小化によるリソグラフィ解像度の限界が問題となる。具体的には、最小ピッチで並んだソース・ドレイン拡散層の一部分にコンタクトフリンジを形成する場合、隣接するソース・ドレイン拡散層のコンタクトフリンジ間は、リソグラフィによって十分に解像して形成することはできず、狭スペースとなり、ショート等の生じる虞がある。また、エッチングによる形成も困難である。つまり、上記問題に伴い、歩留まりも低下する。 However, when the above H-type source / drain diffusion layers are formed, the limit of the lithography resolution due to the reduction in the size of the semiconductor device becomes a problem. Specifically, when contact fringes are formed in a part of the source / drain diffusion layers arranged at the minimum pitch, the contact fringes between adjacent source / drain diffusion layers can be sufficiently resolved by lithography. This is not possible, and the space becomes narrow, which may cause a short circuit. Also, formation by etching is difficult. That is, the yield decreases with the above problem.
また、特許文献2に開示されているように、2本の拡散層の中央にコンタクトを形成する方法では、ソース・ドレイン拡散層とコンタクトとの接触面積が小さい為、コンタクト抵抗の増大を引き起こし問題となる。また、合わせズレなどで片側にずれてしまった場合は、オープン不良となる。
Further, as disclosed in
一方、いわゆる側壁転写プロセスにより、リソグラフィの解像度の限界以下のパターンを形成する技術がある。しかしながら、この技術を用いてソース・ドレイン拡散層を形成し、2本のソース・ドレイン拡散層を跨ぐようにコンタクトフリンジを形成すれば、追加のリソグラフィ工程及びエッチング工程が必要となる。さらに、リソグラフィも隣接パターンとの狭スペースの問題や、ソース・ドレイン拡散層との合わせズレの問題等が同様に起こると予想される。
本発明は、メモリセルアレイ領域として用いられるリソグラフィの解像限界以下の直線部と、その直線部を接続する任意の幅をもつ接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法、及び半導体装置を提供する。 According to the present invention, it is possible to easily form a source / drain diffusion layer having a linear portion used as a memory cell array region and having a linear portion below the resolution limit of lithography and a connecting portion having an arbitrary width for connecting the linear portion. A method for manufacturing a semiconductor device and a semiconductor device are provided.
この発明の一態様に係る半導体装置の製造方法は、第1方向に直線状に延びる半導体層が複数並列して形成される第1領域、隣接する2つの前記半導体層が第2方向につながって形成される第2領域を有する半導体装置の製造方法であって、被エッチング部材上に第1ハードマスクを形成する工程と、前記第1ハードマスク上に第1方向に直線状に延びる第2ハードマスクを複数箇所に並列して形成する工程と、前記第2領域において前記第2ハードマスクにイオン注入を行う一方前記第1領域はマスクによりイオン注入を防止することにより前記第2領域のウエットエッチングに対するエッチングレートを前記第1領域に比べて変化させるための改質を行う工程と、前記第2ハードマスクをマスクとして前記第1ハードマスクをエッチングする工程と、前記第2領域の前記第2ハードマスクを残存させつつ前記第1領域の前記第2ハードマスクを選択的にウエットエッチングにより除去する工程と、前記第1ハードマスクの側壁に側壁膜を形成する工程と、前記第1領域において前記第2ハードマスクに覆われず上部が露出している第1ハードマスクを選択的にエッチング除去する工程と、前記側壁膜及び前記第1ハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程とを備えたことを特徴とする。 In a method for manufacturing a semiconductor device according to one aspect of the present invention, a first region in which a plurality of semiconductor layers extending linearly in a first direction are formed in parallel, and two adjacent semiconductor layers are connected in a second direction. A method of manufacturing a semiconductor device having a second region to be formed, comprising: forming a first hard mask on a member to be etched; and second hard extending linearly in a first direction on the first hard mask. Forming a mask in parallel at a plurality of locations, and performing ion implantation into the second hard mask in the second region, while the first region is wet-etched by preventing ion implantation by the mask. Performing a modification for changing the etching rate relative to the first region, and etching the first hard mask using the second hard mask as a mask. A step of selectively removing the second hard mask in the first region by wet etching while leaving the second hard mask in the second region, and a sidewall film on a sidewall of the first hard mask. A step of selectively etching away the first hard mask that is not covered with the second hard mask and exposed at the top in the first region, and the sidewall film and the first hard mask are removed. And a step of etching away the member to be etched as a mask.
また、この発明の一態様に係る半導体装置は、第1方向に複数並列して設けられた直線状の直線部と、配線につながるコンタクトを形成可能な前記第1方向の幅を有し、隣接する前記直線部同士の間を第2方向に接続する接続部とを有する半導体層を備え、前記接続部の端部は、前記第2方向と平行な第1直線に揃って形成されていることを特徴とする。 In addition, a semiconductor device according to one embodiment of the present invention has a width in the first direction in which a plurality of straight linear portions provided in parallel in the first direction and a contact connected to the wiring can be formed. A semiconductor layer having a connection portion for connecting the straight portions to each other in a second direction, and an end portion of the connection portion is formed to be aligned with a first straight line parallel to the second direction. It is characterized by.
この発明によれば、メモリセルアレイ領域として用いられるリソグラフィの解像限界以下の直線部と、その直線部を接続する任意の幅をもつ接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法、及び半導体装置を提供することができる。 According to the present invention, it is possible to easily form a source / drain diffusion layer having a straight line portion which is used as a memory cell array region and which is below the resolution limit of lithography and a connecting portion having an arbitrary width for connecting the straight line portion. It is possible to provide a method for manufacturing a semiconductor device and a semiconductor device.
次に、本発明の実施形態を、図面を参照して詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.
本発明の一実施形態に係る半導体装置の構造を、図1を参照して説明する。図1に示すように、一実施形態に係る半導体装置は、半導体基板上のX軸方向に直線状に伸びる複数本のソース・ドレイン拡散層1、ソース・ドレイン拡散層1の上部にY軸方向(X軸方向と直交する方向)に伸びるワード線2、ソース・ドレイン拡散層1の上部にY軸方向に伸びるセレクトゲート線3を有する。
A structure of a semiconductor device according to an embodiment of the present invention will be described with reference to FIG. As shown in FIG. 1, a semiconductor device according to an embodiment includes a plurality of source /
ソース・ドレイン拡散層1は、H型に形成されている。ソース・ドレイン拡散層1は、各々X軸方向に平行にのびる2本の直線部11、隣接する直線部11同士を互いに接続するY軸方向にのびる接続部12から構成されている。本実施形態の半導体装置においては、直線部11を形成した箇所がメモリセルアレイ領域Mとして機能し、接続部12を形成した箇所が、ソース・ドレイン拡散層1をビット線(図示略)に接続するためのフリンジ領域Hとして機能する。接続部12のX軸方向の幅は、ビット線とコンタクトを形成可能な幅であり、全てのX軸方向の端部は、Y軸方向に平行に一直線状に揃って形成されている。接続部12のY軸方向の幅は、直線部11よりも幅広に形成されている。
The source /
後述するように図1に示す半導体装置において、直線部11は、複数並列して形成されたハードマスクの側壁に沿った直線状の側壁膜に由来して形成される。接続部12は、マスク形成後、接続部12に整合する矩形状のイオン注入領域Iのハードマスクに不純物イオンを注入する工程を経て形成される。接続部12は、このイオン注入工程によりウエットエッチングに対するエッチングレートを直線部11に比べて変化させたハードマスク及び側壁膜に由来して形成される。イオン注入領域Iは、接続部12のX軸方向の幅と同一の幅を有する。すなわち、接続部12のX軸方向の幅は、イオン注入領域I以外に形成されたマスク、及びハードマスクの境界に基づくものである。
As will be described later, in the semiconductor device shown in FIG. 1, the
次に、本発明の一実施形態に係る半導体装置の製造方法を、図2A(図2B,図2C)〜図15A(図15B,図15C)を参照して説明する。なお、図2A〜図15Aは、製造工程における半導体装置の上面図であり、図2B〜図15Bは、図2A〜図15AのA−A’断面図であり、図2C〜図15Cは、図2A〜図15AのB−B’断面図である。以下の例では、半導体基板41上のパッド酸化膜42を介して形成されたシリコン窒化膜(SiN)50を被エッチング部材としてエッチングするものとする。そして、メモリセルアレイ領域Mにおいては、側壁転写プロセスを用いてリソグラフィの解像限界以下のソース・ドレイン拡散層1の直線部11をシリコン窒化膜50により形成し、フリンジ領域Hにおいては、ソース・ドレイン拡散層1の直線部11を接続する任意の幅を有する接続部12を同時にシリコン窒化膜50により形成するものとする。
Next, a semiconductor device manufacturing method according to an embodiment of the present invention will be described with reference to FIGS. 2A (FIGS. 2B and 2C) to 15A (FIGS. 15B and 15C). 2A to 15A are top views of the semiconductor device in the manufacturing process, FIGS. 2B to 15B are cross-sectional views taken along line AA ′ in FIGS. 2A to 15A, and FIGS. 2C to 15C are diagrams. It is BB 'sectional drawing of 2A-FIG. 15A. In the following example, the silicon nitride film (SiN) 50 formed via the
まず、図2A〜図2Cに示すように、被エッチング部材としてのシリコン窒化膜50上に、これをエッチングするために用いるTEOS膜からなる第1ハードマスク60を堆積する。これはあくまでも一例であり、第1ハードマスク60は、エッチング条件やマスク材料等を考慮して、様々な形式(層数、各層の厚さ、材料等)のものが用いられ得る。
First, as shown in FIGS. 2A to 2C, a first hard mask 60 made of a TEOS film used for etching a
第1ハードマスク60は、後述するように、側壁膜80を形成するための側壁形成材として機能するものである。この第1ハードマスク60の上に更に、アモルファスシリコンからなる第2ハードマスク70を形成する。この第2ハードマスク70は、TEOS膜からなる第1ハードマスク60を所望のパターンにエッチングするために形成されるものである。また、第2ハードマスク70としては、アモルファスシリコンの代わりに、ポリシリコンなどイオン注入によりウエットエッチングに対するエッチングレートが変化する性質を有する材料とすることも可能である。 As will be described later, the first hard mask 60 functions as a sidewall forming material for forming the sidewall film 80. A second hard mask 70 made of amorphous silicon is further formed on the first hard mask 60. The second hard mask 70 is formed to etch the first hard mask 60 made of a TEOS film into a desired pattern. The second hard mask 70 may be made of a material having a property that the etching rate with respect to wet etching is changed by ion implantation, such as polysilicon, instead of amorphous silicon.
次に図3A〜図3Cに示すように、この第2ハードマスク70の全面に反射防止膜91を塗布し、さらにその反射防止膜91の上面にレジストを塗布した後、フォトリソグラフィ法によりレジストを現像し、所望のパターン形状を有するレジスト92を形成する。レジスト92は、並列した複数本のX軸方向に伸びる矩形状のパターン形状を有する。ここで、レジスト92は、最小線幅Wのラインアンドスペースを有し、ラインとスペースの間隔Wは略等しいものとする。 Next, as shown in FIGS. 3A to 3C, an antireflection film 91 is applied to the entire surface of the second hard mask 70, a resist is applied to the upper surface of the antireflection film 91, and the resist is then applied by photolithography. Development is performed to form a resist 92 having a desired pattern shape. The resist 92 has a plurality of parallel rectangular pattern shapes extending in the X-axis direction. Here, it is assumed that the resist 92 has a line-and-space with a minimum line width W, and the interval W between the line and the space is substantially equal.
続いて、図4A〜図4Cに示すように、等方性エッチングにより、反射防止膜91をエッチングすると同時にレジスト92をスリミング処理して、フォトリソグラフィの解像限界以下の幅までレジスト92を細化させる。そして、スリミング処理されたレジスト92をマスクとした異方性エッチングにより、第2ハードマスク70をエッチングする。つまり、並列した複数本のX軸方向に伸びる第2ハードマスク70が形成される。そのエッチングの後、図5A〜図5Cに示すように、反射防止膜91及びレジスト92は剥離される。ここで、レジスト92のライン幅が1/2W、スペース幅が3/2Wになるようにする。 Subsequently, as shown in FIGS. 4A to 4C, the antireflection film 91 is etched by isotropic etching, and at the same time, the resist 92 is slimmed to reduce the width of the resist 92 to a width below the resolution limit of photolithography. Let Then, the second hard mask 70 is etched by anisotropic etching using the slimmed resist 92 as a mask. That is, a plurality of parallel second hard masks 70 extending in the X-axis direction are formed. After the etching, as shown in FIGS. 5A to 5C, the antireflection film 91 and the resist 92 are peeled off. Here, the line width of the resist 92 is set to 1 / 2W and the space width is set to 3 / 2W.
そして、図6A〜図6Cに示すように、第2ハードマスク70のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したい領域(ここではメモリセルアレイ領域M)にのみレジスト93を形成する。 Then, as shown in FIGS. 6A to 6C, a resist 93 is formed only in a region (here, the memory cell array region M) in the second hard mask 70 where a line-and-space pattern below the resolution limit of lithography is formed by the sidewall transfer process. Form.
続いて、図7A〜図7Cに示すように、レジスト93をマスクとして不純物イオン(ボロン(B)、リン(P)、砒素(As)又は二フッ化ボロン(BF2)が好ましい)を第2ハードマスク70に注入する。一例として、イオン注入がされるハードマスク70Bにおける不純物濃度が1×1020cm−3となるようにイオン注入条件を調整する。これにより、レジスト93で覆われずイオン注入を受けた第2ハードマスク70Bは、レジスト93で覆われイオン注入を受けなかった第2ハードマスク70に比べ、アルカリ系溶液を用いたウエットエッチングに対するエッチングレートが低いものとされる。 Subsequently, as shown in FIGS. 7A to 7C, impurity ions (boron (B), phosphorus (P), arsenic (As), or boron difluoride (BF 2 ) are preferable) are used for the second step using the resist 93 as a mask. Implanted into the hard mask 70. As an example, the ion implantation conditions are adjusted so that the impurity concentration in the hard mask 70B into which ions are implanted is 1 × 10 20 cm −3 . Accordingly, the second hard mask 70B which is not covered with the resist 93 and has undergone ion implantation is etched compared with the second hard mask 70 which has been covered with the resist 93 and has not been subjected to ion implantation with respect to wet etching using an alkaline solution. The rate is assumed to be low.
続いて、図8A〜図8Cに示すように、レジスト93を剥離した後、図9A〜図9Cに示すように、第2ハードマスク70、70Bをマスクとした異方性エッチングにより、側壁形成材となる第1ハードマスク60をエッチングする。 Subsequently, as shown in FIGS. 8A to 8C, after the resist 93 is peeled off, as shown in FIGS. 9A to 9C, the sidewall forming material is formed by anisotropic etching using the second hard masks 70 and 70 B as a mask. The first hard mask 60 is etched.
その後、図10A〜図10Cに示すように、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第2ハードマスク70を選択的に除去し、イオン注入がされた第2ハードマスク70Bは残存させる。アルカリ系溶液によるウエットエッチングでは、酸化膜、窒化膜に対する選択比も高いため、側壁形成材である第1ハードマスク60及び下地層(被エッチング部材)のシリコン窒化膜50にはなんら悪影響を与えない。この方法により、メモリセルアレイ領域Mの第2ハードマスク70のみを容易に且つ、他への副作用を生じさせることなく除去することができる。
Thereafter, as shown in FIGS. 10A to 10C, the second hard mask 70 not subjected to ion implantation is selectively removed by wet etching using an alkaline solution, and the second hard mask 70 </ b> B subjected to ion implantation is removed. Remain. In the wet etching with an alkaline solution, the selectivity to the oxide film and the nitride film is high, so that there is no adverse effect on the first hard mask 60 that is the sidewall forming material and the
その後、図11A〜図11Cに示すように、第1ハードマスク60上の全面に、第2ハードマスク70Bの上面も含め、アモルファスシリコン膜をCVD法により堆積させる。そして、異方性エッチングにより、第1ハードマスク60の側壁、第2ハードマスク70Bの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が側壁膜80(アモルファスシリコン膜)とされる。側壁膜80は、フリンジ領域Hにおいて、第1ハードマスク60が次工程(図12A〜図12C)でエッチングされることを防止するため、第2ハードマスク70Bの側壁上部にまで到達していることが望ましい。なお、第1ハードマスク60は、解像限界に従う最小線幅Wの半分の1/2W程度の幅にエッチングされている。従ってここでは、側壁膜80の幅が1/2W程度になるよう、アモルファスシリコンの堆積厚さ、エッチング条件等を設定する。 Thereafter, as shown in FIGS. 11A to 11C, an amorphous silicon film including the upper surface of the second hard mask 70B is deposited on the entire surface of the first hard mask 60 by the CVD method. Then, by anisotropic etching, etching is performed so that the amorphous silicon film remains only on the side walls of the first hard mask 60 and the second hard mask 70B, and the remaining film becomes the side wall film 80 (amorphous silicon film). Is done. In the fringe region H, the sidewall film 80 reaches the upper portion of the sidewall of the second hard mask 70B in order to prevent the first hard mask 60 from being etched in the next process (FIGS. 12A to 12C). Is desirable. The first hard mask 60 is etched to a width of about ½ W, which is half of the minimum line width W according to the resolution limit. Therefore, the amorphous silicon deposition thickness, etching conditions, and the like are set so that the width of the sidewall film 80 is about ½ W.
続いて、図12A〜図12Cに示すように、希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域Mにおいて側壁膜80の間に挟まれ上部が露出した第1ハードマスク60をエッチング除去する。一方、フリンジ領域Hにおいて第2ハードマスク70Bにより覆われた第1ハードマスク60はエッチングされず残存する。これにより、メモリセルアレイ領域Mにおいては、1/2Wの幅の側壁膜80のみがスペース幅1/2Wでシリコン窒化膜50上に残存する。このような側壁膜80のみをマスクとしたエッチングにより、ライン幅1/2W、スペース幅1/2Wのリソグラフィの解像限界以下の半導体層のパターンがメモリセルアレイ領域Mに形成される。一方、ヒンジ領域Hにおいては、第2ハードマスク70B及び側壁膜80により覆われた第1ハードマスク60がエッチングされず残存され、これが側壁膜80と共にエッチングマスクとされる。
Subsequently, as shown in FIGS. 12A to 12C, wet etching such as dilute hydrofluoric acid is used to etch away the first hard mask 60 sandwiched between the sidewall films 80 in the memory cell array region M and exposing the upper portion. On the other hand, the first hard mask 60 covered with the second hard mask 70B in the fringe region H remains without being etched. As a result, in the memory cell array region M, only the sidewall film 80 having a width of 1 / 2W remains on the
その後、図13A〜図13Cに示すように、アモルファスシリコンからなる側壁膜80、及び同様にアモルファスシリコンからなる第2ハードマスク70Bをマスクとした異方性エッチングにより、シリコン窒化膜50をエッチングする。このとき第2ハードマスク70Bもエッチング除去されて無くなるような膜厚に第2ハードマスク70Bを設定しておくことが好ましい。
Thereafter, as shown in FIGS. 13A to 13C, the
更に側壁膜80をマスクとしてエッチングを継続し、図14A〜図14Cに示すように第1ハードマスク60のエッチングを行う。この工程により、シリコン窒化膜50は、図14Aに示すように、上面からみて閉ループ形状となる。続いて、図15A〜図15Cに示すように、シリコン窒化膜50のX軸方向の両端部をリソグラフィの後、エッチング除去する。これにより、シリコン窒化膜50のX軸方向の両端部は、図15Aに示すように、ライン形状となる。
Further, the etching is continued using the sidewall film 80 as a mask, and the first hard mask 60 is etched as shown in FIGS. 14A to 14C. By this step, the
そして、図16A〜図16Cに示すように、シリコン窒化膜50をマスクとして、その下層のパッド酸化膜42及び半導体基板41をエッチングする。これら工程を経て、シリコン窒化膜50の下層に、図1に示した直線部11及び接続部12を有するH型のソース・ドレイン拡散層1が形成される。
Then, as shown in FIGS. 16A to 16C, the
以上のように本実施形態に係る半導体装置の製造方法は、並列して直線状に形成された複数の第2ハードマスク70を第1ハードマスク60上に形成し、それら複数の第2ハードマスク70を跨ぐように直線状にボロン等の不純物イオンを注入して改質を行う。これにより本実施形態は、リソグラフィの解像限界以下のソース・ドレイン拡散層1の直線部11と、直線部11同士を接続する接続部12とを同一のリソグラフィ工程により形成可能であり、従来に比べると格段にリソグラフィの難易度を低減することができる。
As described above, in the method of manufacturing a semiconductor device according to the present embodiment, a plurality of second hard masks 70 formed in a straight line in parallel are formed on the first hard mask 60, and the plurality of second hard masks are formed. Modification is performed by implanting impurity ions such as boron in a straight line so as to straddle 70. As a result, in the present embodiment, the
以上、発明の一実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施形態では、側壁膜80としてアモルファスシリコン膜で形成する例を示したが、エッチング条件その他によっては、これ以外の材料、例えばシリコン酸化膜等を材料とすることも可能である。また、上記実施形態では、シリコン窒化膜50を上面からみてH型の形状に形成したが、図15A〜図15Cに示す工程を省略し、図14Aに示すようにシリコン窒化膜50を閉ループ形状に形成してもよい。また、上記実施形態において、ソース・ドレイン拡散層1をH型の形状として説明したが、本発明に係るソース・ドレイン拡散層は、H型の形状に限られるものではない。つまり、図17に示すような、X軸方向に直線状に延びる直線部11’と、その直線部11’のX軸方向の複数箇所で接続する接続部12’を有するソース・ドレイン拡散層1’であってもよい。
As mentioned above, although one Embodiment of invention was described, this invention is not limited to these, A various change, addition, etc. are possible in the range which does not deviate from the meaning of invention. For example, although an example in which the sidewall film 80 is formed of an amorphous silicon film has been described in the above embodiment, other materials such as a silicon oxide film may be used depending on the etching conditions and the like. In the above embodiment, the
1、1’…ソース・ドレイン拡散層、11、11’…直線部、12、12’…接続部、41…半導体基板、42…パッド絶縁膜、50…シリコン窒化膜、60…第1ハードマスク(TEOS膜)、70、70B…第2ハードマスク(aSi)、80…側壁膜、91…反射防止膜、92,93…レジスト、M…メモリセルアレイ領域、H…ヒンジ領域、I…イオン注入領域。
DESCRIPTION OF
Claims (5)
被エッチング部材上に第1ハードマスクを形成する工程と、
前記第1ハードマスク上に第1方向に直線状に延びる第2ハードマスクを複数箇所に並列して形成する工程と、
前記第2領域において前記第2ハードマスクにイオン注入を行う一方前記第1領域はマスクによりイオン注入を防止することにより前記第2領域のウエットエッチングに対するエッチングレートを前記第1領域に比べて変化させるための改質を行う工程と、
前記第2ハードマスクをマスクとして前記第1ハードマスクをエッチングする工程と、
前記第2領域の前記第2ハードマスクを残存させつつ前記第1領域の前記第2ハードマスクを選択的にウエットエッチングにより除去する工程と、
前記第1ハードマスクの側壁に側壁膜を形成する工程と、
前記第1領域において前記第2ハードマスクに覆われず上部が露出している第1ハードマスクを選択的にエッチング除去する工程と、
前記側壁膜及び前記第1ハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程と
を備えたことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device, comprising: a first region in which a plurality of semiconductor layers linearly extending in a first direction are formed in parallel; and a second region in which two adjacent semiconductor layers are formed in a second direction. There,
Forming a first hard mask on the member to be etched;
Forming a second hard mask extending linearly in a first direction on the first hard mask in parallel at a plurality of locations;
Ion implantation is performed on the second hard mask in the second region, while the first region prevents the ion implantation by the mask, thereby changing the etching rate for wet etching of the second region as compared with the first region. A process for reforming for
Etching the first hard mask using the second hard mask as a mask;
Selectively removing the second hard mask in the first region by wet etching while leaving the second hard mask in the second region;
Forming a sidewall film on the sidewall of the first hard mask;
Selectively etching away the first hard mask that is not covered by the second hard mask and exposed at the top in the first region;
And a step of etching and removing the member to be etched using the side wall film and the first hard mask as a mask.
配線につながるコンタクトを形成可能な前記第1方向の幅を有し、隣接する前記直線部同士の間を第2方向に接続する接続部とを有する半導体層を備え、
前記接続部の端部は、前記第2方向と平行な第1直線に揃って形成されている
ことを特徴とする半導体装置。 A plurality of straight linear portions provided in parallel in the first direction;
A semiconductor layer having a width in the first direction capable of forming a contact connected to the wiring, and having a connection portion connecting the adjacent linear portions in the second direction;
An end portion of the connection portion is formed so as to be aligned with a first straight line parallel to the second direction.
ことを特徴とする請求項4記載の半導体装置。 The semiconductor device according to claim 4, wherein the straight line portion is formed from a straight side wall film along a side wall of a hard mask formed in parallel.
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