JP4271243B2 - Method for forming integrated circuit pattern - Google Patents
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- 238000000034 method Methods 0.000 title claims description 176
- 238000005530 etching Methods 0.000 claims description 66
- 238000001459 lithography Methods 0.000 claims description 46
- 238000012545 processing Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 14
- 230000007261 regionalization Effects 0.000 claims description 4
- 239000012528 membrane Substances 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 description 30
- 239000000463 material Substances 0.000 description 16
- 238000005286 illumination Methods 0.000 description 12
- 239000010410 layer Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 238000004380 ashing Methods 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
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- Semiconductor Memories (AREA)
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Description
本発明は、半導体集積回路のパターン形成法に関し、特に側壁残しプロセスを用いて微細パターンを精度よく形成する方法に関する。 The present invention relates to a pattern forming method for a semiconductor integrated circuit, and more particularly to a method for forming a fine pattern with high accuracy using a sidewall leaving process.
半導体集積回路開発におけるパターン寸法微細化の加速は留まるところを知らない。微細化の推進は光リソグラフィ技術が担っており、今後も暫く続くものと考えられる。ハーフピッチで表わされたパターンサイズ(HP)と、それを実現するのに用いられる露光装置の波長(λ)とレンズ開口数(NA)との関係はレーリーの式(HP=k1 *λ/NA)で記述される。パターンサイズが市場の要求(コスト、デバイス性能)で決定されるとすると、この式に含まれるk1ファクタはそれを実現するリソグラフィ技術の困難度を示す値となる(k1 ファクタが小さいとリソグラフィが困難となる)。 Acceleration of pattern dimension miniaturization in the development of semiconductor integrated circuits is unknown. Miniaturization is promoted by optical lithography technology, and it will continue for some time. The relationship between the pattern size (HP) expressed in half pitch, the wavelength (λ) of the exposure apparatus used to realize the pattern size, and the lens numerical aperture (NA) is expressed by the Rayleigh equation (HP = k 1 * λ / NA). If the pattern size is determined by market requirements (cost, device performance), the k 1 factor included in this equation is a value indicating the difficulty level of the lithography technology that realizes it (if the k 1 factor is small, lithography is performed). Is difficult).
一般に、リソグラフィによるパターン寸法の解像限界はk1=0.25で、k1 が0.275を下回るとリソグラフィによるパターン形成は極めて困難になる。k1<0.275の領域でのリソグラフィは、瞳面の最外周2点のみを通過した光がウエハ上で結像する強い変形照明による2光束干渉となる。この2光束干渉を生むための照明絞りがいわゆる二重極である。このような強い変形照明の条件下では、対象となる最小パターンピッチ以外のパターンの解像性が極端に悪くなる。このため2重極照明のような強い変形照明は二重露光技術とともに用いられることが多い。 In general, the resolution limit of the pattern dimension by lithography is k 1 = 0.25, and if k 1 is less than 0.275, pattern formation by lithography becomes extremely difficult. Lithography in the region of k 1 <0.275 results in two-beam interference due to strong deformation illumination in which light that has passed through only two outermost peripheral points of the pupil plane forms an image on the wafer. The illumination stop for producing this two-beam interference is a so-called dipole. Under such strong deformation illumination conditions, the resolution of patterns other than the target minimum pattern pitch is extremely deteriorated. For this reason, strong deformation illumination such as dipole illumination is often used with double exposure technology.
二重露光の場合、最小パターンピッチの形成は二重極照明を用い、最小ピッチ以外のパターンの形成は輪帯照明のような弱い変形照明を用いて、LSIパターン全体を形成する。このような二重露光技術は、パターンのランダム性が強いロジックデバイスよりも、最小パターンピッチがメモリセル部だけに規定されるメモリデバイスの方が適用しやすい。この場合、メモリセル部を二重極照明のような強い変形照明で形成し、それ以外は輪帯照明のような弱い変形照明技術でパターンを形成する。 In the case of double exposure, formation of the minimum pattern pitch uses dipole illumination, and formation of patterns other than the minimum pitch uses weak modified illumination such as annular illumination to form the entire LSI pattern. Such a double exposure technique is more easily applied to a memory device in which the minimum pattern pitch is defined only in the memory cell portion than a logic device having a strong pattern randomness. In this case, the memory cell portion is formed by strong deformation illumination such as dipole illumination, and the other pattern is formed by weak deformation illumination technology such as annular illumination.
しかし、半導体デバイスの微細化の加速は、k1<0.25を下回るパターン寸法をも要求してきている。この領域では、リソグラフィで形成可能となる最小パターンピッチよりも微細なパターンピッチの形成が求められる。そのような手法の一つとして、側壁残しプロセスによるパターン形成技術が知られている(例えば、特許文献1参照)。特許文献1のFIG.1からFIG.8に示されるように、後にダミーパターンとなる第1の膜上に、リソグラフィ工程によりレジストパターンを形成する。レジストパターンをマスクに第1の膜をエッチングし、ダミーパターンを形成後、レジストを剥離する。次に、ダミーパターン上に側壁となる材料である第2の膜を堆積させる。その後、第2の膜をRIEによりエッチングすると、ダミーパターンの側壁に側壁パターンが形成される。ダミーパターン剥離後、側壁パターンをマスクに、被加工膜をエッチングする。このとき被加工膜としてハードマスクを選択し、ハードマスクのスリミング(ライン幅を狭くすること)によって更に微細なパターンを形成することもできる。最後に側壁パターンを剥離し、側壁残しプロセスによるパターン形成が完成する。ハードマスクを用いた場合は、下地膜をエッチングしたあとハードマスクを剥離することになる。 However, the acceleration of miniaturization of semiconductor devices has required pattern dimensions lower than k 1 <0.25. In this region, it is required to form a pattern pitch finer than the minimum pattern pitch that can be formed by lithography. As one of such methods, a pattern forming technique based on a sidewall leaving process is known (for example, see Patent Document 1). FIG. 1 to FIG. As shown in FIG. 8, a resist pattern is formed on the first film, which will later become a dummy pattern, by a lithography process. The first film is etched using the resist pattern as a mask to form a dummy pattern, and then the resist is peeled off. Next, a second film that is a material to be a sidewall is deposited on the dummy pattern. Thereafter, when the second film is etched by RIE, a sidewall pattern is formed on the sidewall of the dummy pattern. After the dummy pattern is removed, the film to be processed is etched using the sidewall pattern as a mask. At this time, a hard mask is selected as a film to be processed, and a finer pattern can be formed by slimming the hard mask (narrowing the line width). Finally, the side wall pattern is peeled off to complete pattern formation by the side wall leaving process. When a hard mask is used, the hard mask is peeled off after etching the base film.
側壁残しプロセスの特徴として、次の点が挙げられる。
1)リソグラフィで形成するパターンはデザインピッチの倍ピッチとなる、即ち2〜3世代前の露光装置でパターン形成が可能となる。
The following points can be cited as features of the sidewall leaving process.
1) A pattern formed by lithography has a pitch twice the design pitch, that is, a pattern can be formed by an exposure apparatus two to three generations before.
2)設計パターンとリソグラフィターゲットパターン(ダミーパターン)が異なる。 2) The design pattern and the lithography target pattern (dummy pattern) are different.
3)全面同じパターンサイズが形成される。 3) The same pattern size is formed on the entire surface.
4)閉ループパターンとなる。 4) Closed loop pattern.
5)寸法精度は側壁パターンの膜厚のみで決まり、寸法制御性が高い。 5) The dimensional accuracy is determined only by the film thickness of the sidewall pattern, and the dimensional controllability is high.
6)ラインエッジラフネスが小さい。 6) Line edge roughness is small.
集積回路パターンは最小線幅のみならず、様々な線幅のパターンから形成される。そのため、上記の3)は複雑な集積回路パターンを形成する上でデメリットとなる。側壁残しプロセスで最小線幅からなるパターンサイズを形成し、かつ最小線幅以外のパターンを形成するプロセスとして、様々な提案が為されている(例えば、特許文献2参照)。 The integrated circuit pattern is formed from patterns having various line widths as well as the minimum line width. Therefore, the above 3) is disadvantageous in forming a complicated integrated circuit pattern. Various proposals have been made as a process of forming a pattern size having a minimum line width by a sidewall leaving process and forming a pattern other than the minimum line width (see, for example, Patent Document 2).
然しながら、これらの提案では何れも最小線幅パターンとそれ以外のパターンとを分割し、別マスクでリソグラフィを行なうプロセス(2度露光プロセス)となっている。このため、最小線幅パターンとそれ以外のパターンとの間に合わせずれが生じることになる。この合わせずれがデバイスに影響を及ぼさないように、両パターン間に十分な距離(合わせずれ余裕)を確保して設計を行う必要がある。この合わせずれ余裕はそのままデバイスのチップサイズに影響を及ぼし、不必要に大きなチップとなり、高コストのプロセスとなる。
上記のように、側壁残しパターン形成法には種々の利点がある一方、全面同じパターンサイズで形成されるため、種々なサイズのパターンが混在する場合には、サイズ毎に露光する必要があり、その際の合わせずれを考慮すると、パターン設計においてマージンをとり必要があり、チップサイズを大きくする原因となっていた。また、同一トランジスタが繰り返し形成されるパターンにおいて合わせずれが生じた場合には、形成されるトランジスタ間に特性の不均衡が生じ、特性不良による歩留り低下を惹き起こしていた。 As described above, while the side wall remaining pattern forming method has various advantages, since the entire surface is formed with the same pattern size, when patterns of various sizes are mixed, it is necessary to expose for each size, Considering the misalignment at that time, it is necessary to take a margin in the pattern design, which is a cause of increasing the chip size. In addition, when misalignment occurs in a pattern in which the same transistor is repeatedly formed, a characteristic imbalance occurs between the formed transistors, causing a decrease in yield due to a characteristic defect.
本発明は上記事情に鑑みて為されたもので、合わせずれに基づく特性不均衡とチップ面積上の無駄発生を抑制し、且つプロセスの簡略化が可能な集積回路パターンの形成方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and provides an integrated circuit pattern forming method capable of suppressing characteristic imbalance due to misalignment and waste generation on a chip area and simplifying the process. With the goal.
上記課題を解決するために、本発明の集積回路パターン形成方法の第1は、処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成する工程と、
前記レジストパターンをマスクに前記積層膜最上層の第1の膜を加工し、第1の膜からなるパターンを形成する工程と、前記第1の膜からなるパターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、前記露出された第1の膜からなるパターンをエッチングプロセスにより選択的に細らせる工程と、前記第1の膜をマスクに前記第1の膜の下の第2の膜を加工し、前記第1及び第2の膜からなる積層パターンを形成する工程と、前記第1及び第2の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、前記露出された第1の膜をエッチングにより除去し、前記第2の膜を露出する工程と、前記第1及び第2の膜の積層パターン、及び前記第2の膜のパターンの側壁部に第3の膜からなる側壁パターンを形成する工程と、前記側壁パターンを形成後、前記露出された第2の膜の部分を除去する工程と、前記露出された第2の膜の部分を除去した後、前記第1、第2、第3の膜のパターンをマスクにして、前記第1、第2、第3の膜の下の第4の膜を加工する工程と、前記第1、第2、第3の膜を除去する工程とを具備することを特徴とする。
In order to solve the above problems, a first method of forming an integrated circuit pattern according to the present invention includes a step of forming a resist pattern on a laminated film formed on a processing substrate by a lithography process,
Using the resist pattern as a mask, the first film of the uppermost layer of the laminated film is processed to form a pattern made of the first film, and the pattern made of the first film is partially formed by forming a resist pattern by a lithography process A step of selectively exposing, a step of selectively narrowing the pattern of the exposed first film by an etching process, and a second under the first film using the first film as a mask Processing the film to form a laminated pattern composed of the first and second films; partially exposing the laminated pattern of the first and second films by forming a resist pattern by a lithography process; Removing the exposed first film by etching and exposing the second film; a laminated pattern of the first and second films; and a sidewall portion of the pattern of the second film Forming a sidewall pattern made of a third film; removing the exposed second film portion after forming the sidewall pattern; and removing the exposed second film portion. A step of processing a fourth film below the first, second, and third films using the patterns of the first, second, and third films as a mask; and And a step of removing the third film.
また、本発明の集積回路パターン形成方法の第2は、処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成する工程と、前記レジストパターンをマスクに前記積層膜最上層の第1の膜を加工し、前記第1の膜からなるパターンを形成する工程と、前記露出された第1の膜からなるパターンをエッチングプロセスにより細らせる工程と、前記第1の膜をマスクに前記第1の膜の下の第2の膜を加工し、前記第1及び第2の膜の積層パターンを形成する工程と、前記第1及び第2の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、前記露出された第1の膜をエッチングにより除去し、前記第2の膜を露出する工程と、前記第1及び第2の膜の積層パターン、及び前記第2の膜のパターンの側壁部に第3の膜からなる側壁パターンを形成する工程と、前記側壁パターンを形成後、前記露出された第2の膜の部分を除去する工程と、前記露出された第2の膜の部分を除去した後、前記第1、第2、第3の膜のパターンをマスクにして、前記第1、第2、第3の膜の下の第4の膜を加工する工程と、前記第1、第2、第3の膜を除去する工程とを具備することを特徴とする。 A second method of forming an integrated circuit pattern according to the present invention includes a step of forming a resist pattern on a laminated film formed on a processing substrate by a lithography process, and a step of forming the uppermost layer of the laminated film using the resist pattern as a mask. Processing the first film, forming a pattern made of the first film, thinning the exposed pattern made of the first film by an etching process, and using the first film as a mask Processing a second film under the first film to form a stacked pattern of the first and second films; and forming a stacked pattern of the first and second films by a lithography process. A step of partially exposing the film, a step of removing the exposed first film by etching to expose the second film, a laminated pattern of the first and second films, Forming a sidewall pattern made of a third film on a sidewall portion of the second film pattern; removing the exposed second film portion after forming the sidewall pattern; and exposing the exposed portion. After the second film portion is removed, the fourth film under the first, second, and third films is processed using the pattern of the first, second, and third films as a mask. And a step of removing the first, second, and third films.
また、本発明の集積回路パターン形成方法の第3は、処理基板上に形成された積層膜上にリソグラフィ工程によりレジストパターンを形成する工程と、前記レジストパターンをエッチングプロセスにより細らせる工程と、前記細らせたレジストパターンをマスクに前記積層膜最上層の第1の膜を加工し、第1膜からなるパターンを形成する工程と、前記第1の膜をマスクに前記第1の膜の下の第2の膜を加工し、前記第1及び第2の膜からなる積層パターンを形成する工程と、前記第1及び第2の膜の積層パターンの側壁部に第3の膜からなる側壁パターンを形成する工程と、前記側壁パターン形成後、前記第1、第2、第3の膜からなるパターンをリソグラフィ工程によるレジストパターン形成で部分的に露出する工程と、前記レジストパターン形成後、前記露出された第1及び第2の膜をエッチングにより除去する工程と、前記第1、第2、第3の膜のパターンをマスクにして、前記第1、第2、第3の膜の下の第4の膜を加工する工程と、前記第1、第2、第3の膜を除去する工程とを具備することを特徴とする。 Further, a third method of forming an integrated circuit pattern according to the present invention includes a step of forming a resist pattern by a lithography process on a laminated film formed on a processing substrate, a step of thinning the resist pattern by an etching process, Processing the first film of the uppermost layer of the laminated film using the thinned resist pattern as a mask to form a pattern made of the first film; and forming the pattern of the first film using the first film as a mask. Processing the second film below to form a laminated pattern comprising the first and second films, and sidewalls comprising a third film on the side walls of the laminated pattern of the first and second films A step of forming a pattern, a step of partially exposing the pattern made of the first, second, and third films by forming a resist pattern by a lithography process after forming the sidewall pattern; and And forming the exposed first and second films by etching, and using the patterns of the first, second, and third films as a mask. A step of processing a fourth film below the third film, and a step of removing the first, second, and third films.
本発明によれば、合わせずれに基づく特性不均衡とチップ面積上の無駄発生を抑制し、且つプロセスの簡略化が可能な集積回路パターンの形成方法を提供することが可能になる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the formation method of the integrated circuit pattern which can suppress the characteristic imbalance based on misalignment and the waste generation on a chip area, and can simplify a process.
本発明の実施形態を説明する前に、2度露光プロセスの側壁残しパターン形成法の問題点をNAND型フラッシュメモリを例にとり、より詳細に説明する。図1は、NAND型フラッシュメモリの1ストリング分の等価回路図である。選択トランジスタST1,ST2の間に、直列接続された複数のメモリセルMCを設けた構造になっている。選択トランジスタST1、ST2のゲートには選択ゲート線SG1,SG2が夫々接続されており、メモリセルMCの制御ゲートには、ワード線(制御ゲート線)WL1〜WLnが接続されている。選択トランジスタST1のソース・ドレインの一方はビット線BLに接続され、選択トランジスタST2のソース・ドレインの一方はソース線SLに接続されている。 Before describing the embodiment of the present invention, the problem of the method for forming a sidewall pattern in the double exposure process will be described in more detail using a NAND flash memory as an example. FIG. 1 is an equivalent circuit diagram of one string of a NAND flash memory. A plurality of memory cells MC connected in series are provided between the select transistors ST1 and ST2. Selection gate lines SG1 and SG2 are connected to the gates of the selection transistors ST1 and ST2, respectively, and word lines (control gate lines) WL1 to WLn are connected to the control gate of the memory cell MC. One of the source and the drain of the selection transistor ST1 is connected to the bit line BL, and one of the source and the drain of the selection transistor ST2 is connected to the source line SL.
実際のメモリICでは、メモリセル部に複数の上記NANDストリングが行列状に配列されており、メモリセル部に隣接した周辺回路部に、メモリセルの制御回路等が配置されている。図2は、その一部を断面図で示したものであり、2つのNANDストリング(但し、相対する端部のみを図示)が端部の選択トランジスタSTを対峙させるように配置されており、破線部の右側には、周辺回路部の1トランジスタのゲート電極が描かれている。これらのトランジスタのゲート構造は、周知のように同一層構成を有している。即ち、半導体基板1上に、第1のゲート絶縁膜2、第1のポリシリコンゲート電極膜(浮遊ゲート)3、第2のゲート絶縁膜(ゲート電極間絶縁膜)4、第2のポリシリコンゲート電極膜(制御ゲート)5を積層したものを、フォトリソグラフィで加工し、切り離し形成したものである。
In an actual memory IC, a plurality of NAND strings are arranged in a matrix in the memory cell portion, and a memory cell control circuit and the like are arranged in a peripheral circuit portion adjacent to the memory cell portion. FIG. 2 shows a part thereof in a sectional view, in which two NAND strings (only the opposite ends are shown) are arranged so as to oppose the selection transistors ST at the ends, On the right side of the part, the gate electrode of one transistor of the peripheral circuit part is drawn. The gate structures of these transistors have the same layer configuration as is well known. That is, on the
前述のように、側壁残しで積層ゲートを形成しようとすると、同一のパターンサイズのものしかできない。そのため、ワード線部(WL部)を構成するメモリセルMCの形成と、選択トランジスタSTや、周辺トランジスタの形成とを、リソグラフィ工程を分けて形成しなければならない。即ち、露光プロセスが2度になるため、フォトリソグラフィの合わせずれ余裕を見ておく必要がある。合わせずれが発生する箇所は、図2に示すように、WL部と選択ゲート部(SG部)間と、WL部と周辺部との間となる。 As described above, when the stacked gate is formed with the side wall remaining, only the same pattern size can be formed. For this reason, the formation of the memory cells MC constituting the word line portion (WL portion) and the formation of the selection transistor ST and the peripheral transistor must be formed separately in the lithography process. That is, since the exposure process is performed twice, it is necessary to look at a margin for misalignment in photolithography. As shown in FIG. 2, the misalignment occurs between the WL portion and the selection gate portion (SG portion), and between the WL portion and the peripheral portion.
このように、NANDフラッシュメモリのゲート層のように、メモリセルアレイ内にWL部とSG部という線幅が異なるパターンが存在するデバイスへ、側壁残しプロセスを適用する場合は、前述の問題は非常に深刻となる。それはチップの中で面積占有率が高いメモリセルアレイ部(通常60〜80%の面積占有率)の中にも、合わせずれ余裕を確保しておかなければならず、メモリセル面積の増大はそのままチップサイズの増大となるからである。 As described above, when the sidewall-remaining process is applied to a device in which a pattern having different line widths such as a WL portion and an SG portion exists in the memory cell array, such as a gate layer of a NAND flash memory, the above-described problem is very difficult. Become serious. It is necessary to ensure a misalignment margin even in a memory cell array portion (usually 60 to 80% area occupancy) having a high area occupancy in the chip, and an increase in the memory cell area remains as it is. This is because the size increases.
ここで、メモリセル内に合わせずれ余裕を確保していない場合を想定してみる。図3に示すように、隣接する選択ゲートSTa、STb(この2つは同一マスクで作られるので、相互の位置ずれは無い)があり、選択ゲートSTaと隣接するメモリセルMCaが規定の間隔よりも狭く、また選択ゲートSTbと隣接するメモリセルMCbが規定の間隔よりも広く合わせずれが生じた場合を考える。積層ゲートST,MCをマスクにして、イオン注入によりソース/ドレイン拡散層d1、d2、d3等を形成する。マスク間の間隔が広いほどイオン注入は深く入るので、拡散層の深さはd1<d2、d3となる。拡散層の深さと積層ゲート下への拡散長は比例するので、WL部のメモリセルMCaの実効チャネル長LeffとメモリセルMCbの実効チャネル長Leffを比較すると、MCa>MCbとなる。一方、選択トランジスタMTa、MTbの実効チャネル長Leffについては、STa>STbとなる。 Here, it is assumed that a misalignment margin is not secured in the memory cell. As shown in FIG. 3, there are adjacent select gates STa and STb (they are made of the same mask, so there is no mutual misalignment), and the memory cell MCa adjacent to the select gate STa is closer than a specified interval. Suppose that the memory cell MCb adjacent to the select gate STb is wider than the specified interval and misalignment occurs. Using the stacked gates ST, MC as a mask, source / drain diffusion layers d1, d2, d3, etc. are formed by ion implantation. Since the ion implantation becomes deeper as the distance between the masks is wider, the depth of the diffusion layer is d1 <d2 and d3. Since the depth of the diffusion layer and the diffusion length under the stacked gate are proportional, comparing the effective channel length Leff of the memory cell MCa in the WL portion with the effective channel length Leff of the memory cell MCb, MCa> MCb. On the other hand, the effective channel length Leff of the selection transistors MTa and MTb is STa> STb.
以上は、実効チャネル長についてのみ考えた場合であるが、2度露光プロセスの問題点としては、次の事項が挙げられる。
1)左右選択トランジスタ(STa,STb)の特性(Vth,Ion,Ioff)が非対称となる。
2)左右1つ目のメモリセル(MCa、MCb)のトランジスタ特性(Vth,Ion,Ioff)が非対称となる。
3)上記を回避するためには、セル内の面積増大が生じる(SG−WL間距離を大きくとる必要がある)。
4)MCaのトランジスタ特性を他のMCと合わせるためには、イオン注入プロセスのチューニングが必要になる(イオン注入2度打ちなどプロセスが複雑になる)。
5)WL部と周辺部の合わせずれに関しても、これを避けようとすると面積の増大となる。
The above is a case where only the effective channel length is considered, but the following matters can be cited as problems of the double exposure process.
1) The characteristics (Vth, Ion, Ioff) of the left and right select transistors (STa, STb) are asymmetric.
2) The transistor characteristics (Vth, Ion, Ioff) of the left and right first memory cells (MCa, MCb) are asymmetric.
3) In order to avoid the above, the area in the cell increases (the SG-WL distance needs to be increased).
4) In order to match the transistor characteristics of MCa with other MCs, it is necessary to tune the ion implantation process (the process becomes complicated such as double ion implantation).
5) Regarding the misalignment between the WL portion and the peripheral portion, if it is attempted to avoid this, the area increases.
このうち、1)、2)では、MCbの実効チャネル長Leffが小さいことによりMCbの閾値電圧が下がり、過書き込みセルとなる。これが読み出し時の閾値電圧を上げNANDストリングがオンせず、読み出しができない。それを回避するために4)のような複雑なプロセスが必要になり、高コストのプロセスとなってくる。本発明は、このような問題に解決策を与えるものである。 Among these, in 1) and 2), the MCb threshold voltage decreases due to the small effective channel length Leff of MCb, resulting in overwritten cells. This raises the threshold voltage at the time of reading, and the NAND string does not turn on, and reading cannot be performed. In order to avoid this, a complicated process such as 4) is required, which results in an expensive process. The present invention provides a solution to such problems.
以下、図面を参照しつつ本発明の実施形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第1の実施形態)
図4〜17に本発明の第1の実施形態に係る半導体集積回路装置のプロセスフローを示す。本実施形態では、NANDフラッシュメモリのプロセスフローを例に説明する。まず、被処理基板であるシリコン基板1上に、第1の膜としてトンネル酸化膜2、フローティングゲートとなる第1のポリシリコン膜3、高誘電膜(ゲート間絶縁膜)4、コントロールゲートとなる第2のポリシリコン膜5が積層され、さらに犠牲膜となるシリコン酸化膜(第2の膜)6、ハードマスク材(第3の膜)7を堆積させる(図4)。
(First embodiment)
4 to 17 show process flows of the semiconductor integrated circuit device according to the first embodiment of the present invention. In the present embodiment, a process flow of the NAND flash memory will be described as an example. First, a
ここでは、高誘電膜4としてAl2O3を、シリコン酸化膜6としてボロン入りガラス(BSG)膜を使用している。ハードマスク7として、BSG膜に対してエッチング選択比が取れる膜、たとえば窒化シリコン膜(SiN膜)などが考えられる。図中EIとは、後に選択ゲート(SG)部となる箇所において、フローティングゲート3とコントロールゲート5の電気的導通をとるためのスペースで、予めリソグラフィー工程とエッチング工程で形成しておく。
Here, Al 2 O 3 is used as the
まず、第1のリソグラフィー工程にてWL(ワード線)部、SG部、周辺回路部にレジストパターン(第1のマスクパターン)を形成する(図5)。WL部におけるレジストパターンのパターンピッチP1とレジスト寸法L1は、共に最終的なWLとなるMCトランジスタパターンのピッチP2とトランジスタゲート長L2の約2倍とする(後述の図17参照)。即ちWL部で55nmゲート長のトランジスタが必要なときには、WL部のレジスト幅は約110nm、レジストパターンピッチは約220nmとなる。SG部におけるレジストパターンはWLトランジスタ寸法の約1.5〜4倍程度である。周辺回路部のレジストパターンは回路パターンに応じてランダムなパターン寸法となる。またレジストの膜厚は200〜400nm程度である。 First, a resist pattern (first mask pattern) is formed in a WL (word line) portion, an SG portion, and a peripheral circuit portion in a first lithography process (FIG. 5). The pattern pitch P1 and the resist dimension L1 of the resist pattern in the WL portion are both about twice the pitch P2 and the transistor gate length L2 of the MC transistor pattern that will be the final WL (see FIG. 17 described later). That is, when a 55 nm gate length transistor is required in the WL portion, the resist width of the WL portion is about 110 nm and the resist pattern pitch is about 220 nm. The resist pattern in the SG portion is about 1.5 to 4 times the WL transistor size. The resist pattern in the peripheral circuit portion has a random pattern size according to the circuit pattern. The resist film thickness is about 200 to 400 nm.
このレジストパターン8をマスクに下地のハードマスク材をエッチングし、ハードマスク7のパターン(第2のマスクパターン)を形成する(図6)。エッチングプロセスとしては異方性エッチング(RIE)が一般的である。図ではハードマスク7のエッチング後、レジスト8を剥離している状態を示している。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス(O2アッシャー)等が一般的である。
Using this resist
次に、第2のリソグラフィー工程にて、SG部、周辺回路部のハードマスクパターンをレジスト9で覆い、WL部のハードマスクパターンのみを露出させる(図7)。このときのレジスト9の膜厚は第1のリソグラフィ工程でのレジスト8の膜厚よりも厚くなる。次に、露出されたハードマスクパターン7をエッチングプロセスでスリミングを行う(図8)。
Next, in the second lithography step, the hard mask pattern of the SG portion and the peripheral circuit portion is covered with the resist 9, and only the hard mask pattern of the WL portion is exposed (FIG. 7). At this time, the film thickness of the resist 9 is larger than the film thickness of the resist 8 in the first lithography process. Next, the exposed
このときのエッチングプロセスは、CDE法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料、スリミング量の制御性などによって決定される。例えばハードマスクとしてSiN膜を選択した場合、ホットリン酸によるウェットエッチングなどが挙げられる。スリミングにより細らせる量は、WL部において最終的なゲート長の約1/2程度(片側辺り)である。即ち55nmのWLトランジスタの寸法が必要なときには、スリミング量は片側辺り約27.5nmとなる。 The etching process at this time is generally an isotropic etching process such as a CDE method or a wet method, and the process is determined by the hard mask material, controllability of the slimming amount, and the like. For example, when a SiN film is selected as the hard mask, wet etching with hot phosphoric acid can be used. The amount to be thinned by slimming is about ½ (around one side) of the final gate length in the WL portion. That is, when a 55 nm WL transistor size is required, the slimming amount is about 27.5 nm per side.
WL部のハードマスクのスリミングプロセスが終了した後、SG部、周辺回路部のレジストパターン9を剥離する(図9)。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス(O2アッシャー)等が一般的である。
After the slimming process of the hard mask in the WL portion is completed, the resist
次に、ハードマスクパターン7をマスクに下地のBSGマスクをエッチングする(図10)。エッチングプロセスとしては異方性エッチング(RIE)が一般的である。このときSG部及び周辺回路部は第1のリソグラフィ工程で形成されたレジストパターン8とほぼ同じ寸法のBSGパターン6が、WL部は第1のリソグラフィ工程で形成されたレジストパターン8の約1/2の寸法分のBSGパターン6´が形成されることになる。BSG膜6のエッチングの際には、BSG膜6上にハードマスク7が残る条件(ハードマスク7に対するBSG膜6のエッチング選択性が高いエッチング条件)でエッチングを行う。
Next, the underlying BSG mask is etched using the
次に、第3のリソグラフィー工程にて、SG部、周辺回路部のハードマスク7/BSG膜6積層パターンをレジスト(第3のマスクパターン)10で覆い、WL部のハードマスク7/BSG膜6´積層パターンのみを露出させる(図11)。このときのレジスト10の膜厚は第1のリソグラフィ工程でのレジスト8の膜厚よりも厚くなる。また、第3のマスクパターンは、前記第2のマスクパターンと同一露光マスクを使用することができる。
Next, in the third lithography step, the
次に、露出されたハードマスク7/BSG膜6´積層パターン上のハードマスク7のみをエッチングプロセスで除去する(図12)。このときのエッチングプロセスはCDE法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料などによって決定される。例えばハードマスク7としてSiN膜を選択した場合、ホットリン酸によるウェットエッチングなどが挙げられる。
Next, only the
WL部のハードマスク除去後、レジストパターン10を剥離する(図13)。レジスト10剥離プロセスとしては、酸素雰囲気での灰化プロセス(O2アッシャー)等が一般的である。ここまでの工程で、WL部にBSGパターン6´が最終的なトランジスタパターンピッチの約2倍のピッチで形成される。更にSG部と周辺回路部には、ハードマスク7/BSG膜6の積層パターンが形成されることになる。
After removing the hard mask in the WL portion, the resist
次に、これらのパターンの側壁に側壁パターン(第4の膜)11を形成する(図14)。側壁パターン形成方法の詳細は省略するが、側壁材となるシリコン酸化膜やシリコン窒化膜などの絶縁膜をCVD法など用いてパターン上に堆積させ、RIEによるエッチングで側壁のみにパターンを残す方式が一般的である。 Next, sidewall patterns (fourth film) 11 are formed on the sidewalls of these patterns (FIG. 14). Although details of the side wall pattern forming method are omitted, there is a method in which an insulating film such as a silicon oxide film or a silicon nitride film as a side wall material is deposited on the pattern using a CVD method or the like, and the pattern is left only on the side wall by etching by RIE. It is common.
側壁パターン11の寸法は、側壁材の堆積膜厚にほぼ一致し、その世代のNANDフラッシュメモリのWL寸法と同じ値になるように設定する。例えば55nmのWLトランジスタ寸法が必要なときは、堆積膜厚を55nmとする。側壁パターン11の寸法は側壁膜の堆積膜にほぼ一致するため、寸法制御性は極めて高い。次に、表面に露出されているBSG膜6´をエッチングによって除去する。このエッチングはVPC法などが一般的に知られている。このときBSG膜はWL部のみ除去され、SG部と周辺回路部のBSG膜6はハードマスク7で覆われえているため、BSG膜6は除去されない(図15)。
The dimension of the
次に、下地となるNANDフラッシュメモリのゲート構造(トンネル酸化膜2/第1ポリシリコン層3/Al2O3層4/第2ポリシリコン層5)を、WL部は側壁パターン11をマスクに、SG部と周辺回路部は側壁パターン11、ハードマスクパターン7、BSG膜6をマスクにエッチング加工する(図16)。
Next, the gate structure of the NAND flash memory (
最後に、マスクとなった側壁パターン11、ハードマスクパターン7、BSG膜6をエッチングにより除去する(図17)。SG部とWL部、周辺回路部とWL部に合わせずれがないパターンが完成する。上記の工程を採ることにより、WL部とSG部、あるいは周辺部との間の合わせずれ余裕を見る必要の無く、個々のメモリセルの特性が均一なNANDフラッシュメモリの製造が可能となる。
Finally, the
(第2の実施形態)
第2の実施形態も、NANDフラッシュメモリを例にとり、他のプロセスフローについて説明する。まず、第1の実施形態の図4、図5と同様な加工をシリコン基板(被処理基板)1上に行なう。即ち、WL部におけるレジストパターン(第1のマスクパターン)8のパターンピッチとレジスト寸法は、共に最終的なWLとなるトランジスタパターンのピッチとトランジスタ(ゲート長)寸法の約2倍である。即ち55nmのWLトランジスタの寸法が必要なときには、WL部のレジスト寸法は約110nm、レジストパターンピッチは約220nmとする。SG部におけるレジストパターン8はWLトランジスタ寸法の約1.5〜4倍程度である。周辺回路部のレジストパターン8は回路パターンに応じてランダムなパターン寸法となる。またレジストの膜厚は200〜400nm程度である。
(Second Embodiment)
In the second embodiment, another process flow will be described using a NAND flash memory as an example. First, the same processing as in FIGS. 4 and 5 of the first embodiment is performed on the silicon substrate (substrate to be processed) 1. That is, the pattern pitch and the resist dimension of the resist pattern (first mask pattern) 8 in the WL portion are both about twice the pitch of the transistor pattern and the transistor (gate length) dimension that will be the final WL. That is, when a 55 nm WL transistor size is required, the resist size of the WL portion is about 110 nm and the resist pattern pitch is about 220 nm. The resist
次いで、図18に示すように、このレジストパターン8をマスクに下地のハードマスク材(第3の膜)をエッチングし、ハードマスク7のパターンを形成する。エッチングプロセスとしては異方性エッチング(RIE)が一般的である。図ではハードマスクのエッチング後、レジストを剥離している状態を示している。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス(O2アッシャー)等が一般的である。
Next, as shown in FIG. 18, the underlying hard mask material (third film) is etched using the resist
次に、露出されたハードマスクパターン7をエッチングプロセスでスリミングを行う(図19)。このときのエッチングプロセスはCDE法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料、スリミング量の制御性などによって決定される。例えばハードマスクとしてSiN膜を選択した場合、ホットリン酸によるウェットエッチングなどが考えられる。スリミングにより細らせる量は最終的なWLとなるトランジスタ寸法の約1/2程度(片側辺り)である。即ち55nmのWLトランジスタの寸法が必要なときには、スリミング量は片側辺り約27.5nmとなる。
Next, the exposed
次に、ハードマスクパターン7をマスクに下地のBSG膜(第2の膜)6をエッチングする(図20)。エッチングプロセスとしては異方性エッチング(RIE)が一般的である。このときWL部は第1のリソグラフィ工程で形成されたレジストパターン8の約1/2の寸法分のBSGパターン6が形成されることになる。BSG膜6のエッチングの際には、BSG膜6上にハードマスク7が残る条件(ハードマスク7に対するBSG膜6のエッチング選択性が高いエッチング条件)でエッチングを行う。
Next, the underlying BSG film (second film) 6 is etched using the
次に、第2のリソグラフィー工程にて、SG部、周辺回路部のハードマスク7/BSG膜6の積層パターンをレジスト(第2のマスクパターン)9で覆い、WL部のハードマスク7/BSG膜6´積層パターンのみを露出させる(図21)。このときのレジスト9の膜厚は第1のリソグラフィ工程でのレジスト8の膜厚よりも厚くなる。
Next, in the second lithography step, the laminated pattern of the
次に、露出されたハードマスク7/BSG膜6´の積層パターン上のハードマスク7のみをエッチングプロセスで除去する(図22)。このときのエッチングプロセスはCDE法やウェット法などの等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料などによって決定される。例えばハードマスク7としてSiN膜を選択した場合、ホットリン酸によるウェットエッチングなどが考えられる。WL部のハードマスク除去後、レジストパターンを剥離する(図23)。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス(O2アッシャー)等が一般的である。ここまでの工程で、WL部にBSGパターンが最終的なトランジスタパターンピッチの約2倍のピッチで形成される。更にSG部と周辺回路部には、ハードマスク7/BSG膜6の積層パターンが形成されることになる。
Next, only the
次に、これらのパターンの側壁に側壁パターン(第4の膜)11を形成する(図24)。側壁パターン11の形成方法については、第1の実施形態と同じである。次に、表面に露出されているBSG膜6´をエッチングによって除去する。このエッチングはVPC法などが一般的に知られている。このときBSG膜はWL部のみ除去され、SG部と周辺回路部のBSG膜6はハードマスク7で覆われえているため、BSG膜6は除去されない(図25)。
Next, sidewall patterns (fourth film) 11 are formed on the sidewalls of these patterns (FIG. 24). The method for forming the
次に、下地となるNANDフラッシュメモリのゲート構造(トンネル酸化膜2/第1ポリシリコン電極3/Al2O3膜4/第2ポリシリコン電極5)を、WL部は側壁パターン11をマスクに、SG部と周辺回路部は側壁パターン11、ハードマスクパターン7、BSG膜6をマスクに加工する(図26)。最後に、マスクとなった側壁パターン11、ハードマスクパターン7、BSG膜6をエッチングにより除去する(図27)。SG部とWL部、周辺回路部とWL部に合わせずれがないパターンが完成する。
Next, the gate structure of the NAND flash memory (
第2の実施形態によれば、第1の実施形態より簡略なプロセスで、同等な効果を奏することができる。 According to the second embodiment, an equivalent effect can be achieved with a simpler process than in the first embodiment.
ここで、上述の実施形態において、最初に形成するレジストパターンのサイズと最終的なパターンサイズとの関係を、平面図的に説明する。図28(a)は、図5におけるレジスト8の摸式的平面図で、幅L1、ピッチP1で形成されている。図28(b)は、図8のWL部におけるスリミング後のハードマスク7の平面形状を示し、幅L1/2,ピッチP1となっている。図28(c)は、図14において側壁11が形成された平面図であり、側壁11、BSG膜6の幅、隣接する側壁11の間隔は、全てL1/2となるように加工される。図28(d)は、図17においてWL部の積層ゲート構造が形成された状態の平面図で、側壁ゲートの幅(ゲート長)はL2=L1/2,ピッチP2=P1/2となる。
Here, in the above-described embodiment, the relationship between the size of the resist pattern formed first and the final pattern size will be described in plan view. FIG. 28A is a schematic plan view of the resist 8 in FIG. 5, which is formed with a width L1 and a pitch P1. FIG. 28B shows a planar shape of the
一般に、ゲート長とゲート間隔の比率は、設計として1:1とすることが多いが、実製品レベルにおいては、P2/P1=0.4〜0.6の範囲で制御するのが好ましい。 In general, the ratio between the gate length and the gate interval is often 1: 1 as a design. However, in the actual product level, it is preferable to control in the range of P2 / P1 = 0.4 to 0.6.
(第3の実施形態)
第3の実施形態も、NANDフラッシュを例にとり、さらに他のプロセスフローを説明する。先ず、第1の実施形態の図4、5と同様な加工をシリコン基板1上に行なう。
(Third embodiment)
In the third embodiment, a NAND flash is taken as an example, and still another process flow is described. First, the same processing as in FIGS. 4 and 5 of the first embodiment is performed on the
次に、図29に示すように、レジストパターン8に対して、エッチングプロセスでスリミングを行なう。このときのエッチングプロセスは、CDE法やウェット法などの等方エッチングプロセスが一般的で、反射防止膜材料(下地からの反射を抑える目的でレジストの直下に形成するもの、図示せず)のエッチングに用いられるRIE法のオーバーエッチングによっても可能である。そのプロセスは反射防止膜材料、スリミング量の制御性などによって決定される。スリミングにより細らせる量は最終的なWLと成るトランジスタ寸法の約1/2程度(片側当たり)である。即ち55nmのWLトランジスタの寸法が必要なときには、スリミング量は片側当たり約27.5nmとなる。
Next, as shown in FIG. 29, the resist
次に、図30に示すように、このスリミングされたレジストパターン8をマスクに下地のハードマスク材7をエッチングし、ハードマスクのパターンを形成する。エッチングプロセスとしては異方性エッチング(RIE)が一般的である。図30では、ハードマスクのエッチング後、レジストを剥離した状態を示している。レジスト剥離プロセスとしては、酸素雰囲気での灰化プロセス(O2アッシャー)等が一般的である。
Next, as shown in FIG. 30, the underlying
次に、図31に示すように、ハードマスク7をマスクに下地のBSG層6をエッチングする。エッチングプロセスとしては異方性エッチング(RIE)が一般的である。このときSG部及び周辺回路部は第1のリソグラフィ工程で形成されたレジストパターン8にスリミングにより細り分を差し引いた寸法のBSGパターン6が、WL部は第1のリソグラフィ工程で形成されたレジストパターン8の約1/2の寸法分のBSGパターン6が形成されることになる。BSGパターン6のエッチングの際には、BSG膜上にハードマスクが残る条件(ハードマスクに対するBSG膜のエッチング選択性が高いエッチング条件)でエッチングを行なう。
Next, as shown in FIG. 31, the underlying
次に、図32に示すように、これらのパターンの側壁に側壁スペーサ11を形成する。側壁スペーサの形成方法の詳細は省略するが、側壁材となる酸化膜や窒化膜等の絶縁膜をCVD法等を用いてBSGパターン6を覆うように堆積させ、RIEによるエッチングでBSGパターン6の側壁のみに絶縁膜を残す方式が一般的である。側壁スペーサの水平方向の膜厚は、側壁材の堆積膜厚にほぼ一致し、その世代のNANDフラッシュメモリのWL寸法と同じ値になるように設定する。側壁スペーサの水平方向の膜厚は側壁膜の堆積膜にほぼ一致するため、寸法制御性は極めて高い。
Next, as shown in FIG. 32,
次に、図33に示すように、第2のリソグラフィ工程にて、SG部、周辺回路部のハードマスクパターン7を含む領域をレジスト9で覆い、WL部のハードマスクパターン7を含む領域のみを露出させる。このときのレジスト9の膜厚は、一般的に第1のリソグラフィ工程でのレジスト8の膜厚よりも厚くなる。
Next, as shown in FIG. 33, in the second lithography process, the region including the
次に、図34に示すように、露出された領域のハードマスク7/BSG膜6´の積層パターンのみをエッチングプロセスで除去する。このときのエッチングプロセスはCDE法やウェット法等の等方エッチングプロセスが一般的で、そのプロセスはハードマスク材料等によって決定される。例えば、ハードマスク7としてSiN膜を選択した場合、ホットリン酸によるウェットエッチング等が考えられる。WL部のハードマスク7除去後、レジストパターン9を剥離する。レジスト9の剥離プロセスとしては、酸素雰囲気での灰化プロセス(O2アッシャー)等が一般的である。ここまでの工程で、WL部に側壁パターン11が最終的なトランジスタパターンピッチの約2倍のピッチで形成される。さらに、SG部と周辺回路部には、ハードマスク7/BSG膜6の積層+側壁スペーサ11が形成されることになる。
Next, as shown in FIG. 34, only the laminated pattern of the
次に、図35に示すように、下地となるNANDフラッシュメモリのゲート構造(トンネル酸化膜2/第1ポリシリコン膜3/高誘電膜(Al2O3)4/第2ポリシリコン膜5)を、WL部は側壁パターン11をマスクに、SG部と周辺回路部は側壁パターン11、ハードマスクパターン7、BSG膜6をマスクに加工する。最後に、図36に示すように、マスクとなった側壁スペーサ11、ハードマスクパターン7、BSG膜6をエッチングにより除去する。
Next, as shown in FIG. 35, the gate structure of the NAND flash memory as a base (
以上述べたように、第3の実施形態によっても、第2の実施形態と同様に、SG部とWL部、周辺回路部とWL部に合わせずれが無いパターンが完成する。 As described above, according to the third embodiment, similarly to the second embodiment, a pattern without misalignment between the SG portion and the WL portion and the peripheral circuit portion and the WL portion is completed.
(第4の実施形態)
図37に本発明の第4の実施形態に係る集積回路パターン形成方法を示す。側壁残しプロセスで形成されるパターンは閉ループパターンとなるので、集積回路パターンとするにはライン終端部のパターンを切断しなければならない。
(Fourth embodiment)
FIG. 37 shows an integrated circuit pattern forming method according to the fourth embodiment of the present invention. Since the pattern formed by the sidewall leaving process is a closed loop pattern, the line termination pattern must be cut to obtain an integrated circuit pattern.
上記の切断方法には2種類ある。一つは、図37に示すように、WL部側壁終端部とそれ以外(SG部、周辺回路部)のライン終端部を、リソグラフィ工程によるレジストパターン12の形成で、両方とも露出する方法である。このリソグラフィ工程を導入するタイミングは、第1及び第2の実施形態に記載した工程フローの中で、WL部のBSG膜マスク6´を除去した後が望ましい。側壁パターン11の露出した部分ははエッチングによって除去される。
There are two types of cutting methods. One is a method of exposing both the WL end portion of the sidewall and the other end portions (SG portion and peripheral circuit portion) by forming a resist
他の一つは、図38に示すように、リソグラフィ工程によるレジストパターン13の形成で、WL部側壁終端部のみを露出し、それ以外(SG部、周辺回路部)のライン終端部はレジストパターンで覆う方法である。WL部以外はハードマスク7が残ることにより閉ループパターンとならないので、WL部以外のライン終端部をレジストパターン13で覆ってもかまわない。このような終端部処理を行った後、層間絶縁膜15で配線パターン14を埋め込んだ後、配線パターン14にコンタクト16を接続する工程を経て、終端部パターンが形成される(図39)。
As shown in FIG. 38, the other one is the formation of a resist
図40に2度露光手法(Type A)と、第1の実施形態(Type B)、第2あるいは第3の実施形態(Type C)の手法とのNANDストリング長の比較を行った。横軸はハーフピッチ(HP)で表わした世代である。 In FIG. 40, the NAND string lengths of the double exposure method (Type A) and the method of the first embodiment (Type B) and the second or third embodiment (Type C) are compared. The horizontal axis represents the generation expressed in half pitch (HP).
微細化が加速するに従い、Type AとType B、Type CとのNANDストリング長の差が大きくなっている。この理由は以下のように考えられる。NANDフラッシュメモリのゲートパターンには、寸法の微細化は加速するが縦方向(高さ)の微細化は進まないという特徴があり、アスペクト比は微細化とともに高くなっていく。このため、イオン注入によるデバイス特性の非対称性が大きくなるが、この影響を無くすためのWL1−SG間距離のシュリンクは、世代が進んでもなされないからである。 As miniaturization accelerates, the difference in NAND string length between Type A, Type B, and Type C increases. The reason is considered as follows. The gate pattern of the NAND flash memory has a feature that the dimensional miniaturization accelerates, but the vertical (height) miniaturization does not advance, and the aspect ratio becomes higher with the miniaturization. For this reason, the asymmetry of the device characteristics due to ion implantation increases, but shrinking of the distance between WL1 and SG to eliminate this influence is not performed even if the generation progresses.
図40より、12nm世代では、本実施形態の手法(Type B、Type C)は2度露光手法(Type A)と比べ、約25%のストリング長が短くなっていくことが分かる。この差はそのままメモリセル面積の差となり、メモリセル占有率(通常60〜80%)を乗じれば、チップサイズの差となる。本手法を用いることでチップサイズが小さく、所望のデバイス特性が得られ、かつコストの低いプロセスでの半導体集積装置が実現できる。 From FIG. 40, it can be seen that in the 12 nm generation, the string length of about 25% becomes shorter in the method (Type B, Type C) of this embodiment than in the double exposure method (Type A). This difference is the difference in memory cell area as it is, and if it is multiplied by the memory cell occupation ratio (usually 60 to 80%), it becomes a difference in chip size. By using this technique, it is possible to realize a semiconductor integrated device with a small chip size, desired device characteristics, and a low cost process.
以上本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。 Although the present invention has been described above through the embodiments, the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the components without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine the component covering different embodiment suitably.
ST…選択トランジスタ
MC…メモリセル
SG…選択ゲート
WL…ワード線
1…シリコン基板(被処理基板)
2…ゲート絶縁膜(トンネル酸化膜)(第1の膜の一部)
3…ポリシリコン膜(フローティングゲート)(第1の膜の一部)
4…ゲート間絶縁膜(第1の膜の一部)
5…ポリシリコン膜(コントロールゲート)(第1の膜の一部)
6…シリコン酸化膜(BSG膜)(第2の膜)
7…ハードマスク(第3の膜)
8,8,10、12,13…レジスト膜(マスクパターン)
11…側壁絶縁膜(第4の膜)
14…電極
15…層間絶縁膜
ST ... selection transistor MC ... memory cell SG ... selection gate WL ...
2 ... Gate insulating film (tunnel oxide film) (part of the first film)
3 ... polysilicon film (floating gate) (part of the first film)
4 ... Inter-gate insulating film (part of the first film)
5 ... Polysilicon film (control gate) (part of the first film)
6 ... Silicon oxide film (BSG film) (second film)
7. Hard mask (third film)
8, 8, 10, 12, 13... Resist film (mask pattern)
11: Side wall insulating film (fourth film)
14 ...
Claims (5)
前記レジストパターンをマスクに前記積層膜最上層の第1の膜を加工し、第1の膜からなるパターンを形成する工程と、
前記第1の膜からなるパターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、
前記露出された第1の膜からなるパターンをエッチングプロセスにより選択的に細らせる工程と、
前記第1の膜をマスクに前記第1の膜の下の第2の膜を加工し、前記第1及び第2の膜からなる積層パターンを形成する工程と、
前記第1及び第2の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、
前記露出された第1の膜をエッチングにより除去し、前記第2の膜を露出する工程と、
前記第1及び第2の膜の積層パターン、及び前記第2の膜のパターンの側壁部に第3の膜からなる側壁パターンを形成する工程と、
前記側壁パターンを形成後、前記露出された第2の膜の部分を除去する工程と、
前記露出された第2の膜の部分を除去した後、前記第1、第2、第3の膜のパターンをマスクにして、前記第1、第2、第3の膜の下の第4の膜を加工する工程と、
前記第1、第2、第3の膜を除去する工程と、
を具備することを特徴とする集積回路パターン形成方法。 Forming a resist pattern by a lithography process on a laminated film formed on the processing substrate;
Processing the first film of the uppermost layer of the laminated film using the resist pattern as a mask to form a pattern made of the first film;
Partially exposing the pattern of the first film by forming a resist pattern by a lithography process;
Selectively thinning the exposed pattern of the first film by an etching process;
Processing the second film below the first film using the first film as a mask to form a laminated pattern composed of the first and second films;
Partially exposing the laminated pattern of the first and second films by forming a resist pattern by a lithography process;
Removing the exposed first film by etching and exposing the second film;
Forming a side wall pattern composed of a third film on the side wall portion of the laminated pattern of the first and second films and the pattern of the second film;
Removing the exposed portion of the second film after forming the sidewall pattern;
After removing the exposed portion of the second film, the fourth film under the first, second, and third films is formed using the pattern of the first, second, and third films as a mask. Processing the membrane;
Removing the first, second and third films;
An integrated circuit pattern forming method comprising:
前記レジストパターンをマスクに前記積層膜最上層の第1の膜を加工し、前記第1の膜からなるパターンを形成する工程と、
前記露出された第1の膜からなるパターンをエッチングプロセスにより細らせる工程と、
前記第1の膜をマスクに前記第1の膜の下の第2の膜を加工し、前記第1及び第2の膜の積層パターンを形成する工程と、
前記第1及び第2の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出する工程と、
前記露出された第1の膜をエッチングにより除去し、前記第2の膜を露出する工程と、
前記第1及び第2の膜の積層パターン、及び前記第2の膜のパターンの側壁部に第3の膜からなる側壁パターンを形成する工程と、
前記側壁パターンを形成後、前記露出された第2の膜の部分を除去する工程と、
前記露出された第2の膜の部分を除去した後、前記第1、第2、第3の膜のパターンをマスクにして、前記第1、第2、第3の膜の下の第4の膜を加工する工程と、
前記第1、第2、第3の膜を除去する工程と、
を具備することを特徴とする集積回路パターン形成方法。 Forming a resist pattern by a lithography process on a laminated film formed on the processing substrate;
Processing the first film of the uppermost layer of the laminated film using the resist pattern as a mask, and forming a pattern comprising the first film;
Narrowing the pattern of the exposed first film by an etching process;
Processing the second film below the first film using the first film as a mask to form a laminated pattern of the first and second films;
Partially exposing the laminated pattern of the first and second films by forming a resist pattern by a lithography process;
Removing the exposed first film by etching and exposing the second film;
Forming a side wall pattern composed of a third film on the side wall portion of the laminated pattern of the first and second films and the pattern of the second film;
Removing the exposed portion of the second film after forming the sidewall pattern;
After removing the exposed portion of the second film, the fourth film under the first, second, and third films is formed using the pattern of the first, second, and third films as a mask. Processing the membrane;
Removing the first, second and third films;
An integrated circuit pattern forming method comprising:
前記レジストパターンをエッチングプロセスにより細らせる工程と、
前記細らせたレジストパターンをマスクに前記積層膜最上層の第1の膜を加工し、第1膜からなるパターンを形成する工程と、
前記第1の膜をマスクに前記第1の膜の下の第2の膜を加工し、前記第1及び第2の膜からなる積層パターンを形成する工程と、
前記第1及び第2の膜の積層パターンの側壁部に第3の膜からなる側壁パターンを形成する工程と、
前記側壁パターン形成後、前記第1、第2、第3の膜からなるパターンをリソグラフィ工程によるレジストパターン形成で部分的に露出する工程と、
前記レジストパターン形成後、前記露出された第1及び第2の膜をエッチングにより除去する工程と、
前記第1、第2、第3の膜のパターンをマスクにして、前記第1、第2、第3の膜の下の第4の膜を加工する工程と、
前記第1、第2、第3の膜を除去する工程と、
を具備することを特徴とする集積回路パターン形成方法。 Forming a resist pattern by a lithography process on a laminated film formed on a processing substrate;
Thinning the resist pattern by an etching process;
Processing the first film of the uppermost layer of the laminated film using the thinned resist pattern as a mask, and forming a pattern comprising the first film;
Processing the second film below the first film using the first film as a mask to form a laminated pattern composed of the first and second films;
Forming a sidewall pattern made of a third film on a sidewall portion of the laminated pattern of the first and second films;
A step of partially exposing a pattern formed of the first, second, and third films by forming a resist pattern by a lithography process after the sidewall pattern is formed;
Removing the exposed first and second films by etching after forming the resist pattern;
Processing the fourth film below the first, second, and third films using the patterns of the first, second, and third films as a mask;
Removing the first, second and third films;
An integrated circuit pattern forming method comprising:
前記露出された側壁パターンを除去する工程と、
を具備することを特徴とする請求項1、3又は4のいずれかに記載の集積回路パターン形成方法。 After the sidewall pattern formation, a step of partially exposing the end portion of the sidewall pattern by resist pattern formation by a lithography process;
Removing the exposed sidewall pattern;
5. The integrated circuit pattern forming method according to claim 1, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007077390A JP4271243B2 (en) | 2006-04-11 | 2007-03-23 | Method for forming integrated circuit pattern |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006108940 | 2006-04-11 | ||
JP2007077390A JP4271243B2 (en) | 2006-04-11 | 2007-03-23 | Method for forming integrated circuit pattern |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007305970A JP2007305970A (en) | 2007-11-22 |
JP4271243B2 true JP4271243B2 (en) | 2009-06-03 |
Family
ID=38839600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007077390A Expired - Fee Related JP4271243B2 (en) | 2006-04-11 | 2007-03-23 | Method for forming integrated circuit pattern |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4271243B2 (en) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4996155B2 (en) * | 2006-07-18 | 2012-08-08 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
US7790360B2 (en) * | 2007-03-05 | 2010-09-07 | Micron Technology, Inc. | Methods of forming multiple lines |
JP4384199B2 (en) | 2007-04-04 | 2009-12-16 | 株式会社東芝 | Manufacturing method of semiconductor device |
JP2009152243A (en) * | 2007-12-18 | 2009-07-09 | Toshiba Corp | Manufacturing method for semiconductor device |
KR100966976B1 (en) * | 2007-12-28 | 2010-06-30 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
JP5315689B2 (en) | 2007-12-28 | 2013-10-16 | 東京エレクトロン株式会社 | Pattern forming method, semiconductor manufacturing apparatus, and storage medium |
JP5269428B2 (en) * | 2008-02-01 | 2013-08-21 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
JP4630906B2 (en) * | 2008-02-29 | 2011-02-09 | 株式会社東芝 | Manufacturing method of semiconductor device |
KR101468028B1 (en) | 2008-06-17 | 2014-12-02 | 삼성전자주식회사 | Method of forming fine patterns of semiconductor device |
KR101435520B1 (en) | 2008-08-11 | 2014-09-01 | 삼성전자주식회사 | Semiconductor device and method of forming patterns for semiconductor device |
KR101540083B1 (en) * | 2008-10-22 | 2015-07-30 | 삼성전자주식회사 | Method of forming patterns for semiconductor device |
KR101532012B1 (en) * | 2008-12-24 | 2015-06-30 | 삼성전자주식회사 | Semiconductor device and method of forming patterns for semiconductor device |
KR101565796B1 (en) | 2008-12-24 | 2015-11-06 | 삼성전자주식회사 | Semiconductor device and method of forming patterns for semiconductor device |
KR101566405B1 (en) | 2009-01-07 | 2015-11-05 | 삼성전자주식회사 | Method of forming patterns of semiconductor device |
US8138092B2 (en) | 2009-01-09 | 2012-03-20 | Lam Research Corporation | Spacer formation for array double patterning |
KR20100104861A (en) | 2009-03-19 | 2010-09-29 | 삼성전자주식회사 | Method of forming patterns for semiconductor device |
KR20120001339A (en) | 2010-06-29 | 2012-01-04 | 삼성전자주식회사 | Method of forming a micropattern for semiconductor devices |
JP5389075B2 (en) * | 2011-03-03 | 2014-01-15 | 株式会社東芝 | Method for manufacturing nonvolatile semiconductor memory device |
JP5330440B2 (en) * | 2011-03-23 | 2013-10-30 | 株式会社東芝 | Manufacturing method of semiconductor device |
JP5606388B2 (en) * | 2011-05-13 | 2014-10-15 | 株式会社東芝 | Pattern formation method |
JP5659135B2 (en) * | 2011-12-19 | 2015-01-28 | 株式会社東芝 | Pattern formation method |
JP5899082B2 (en) | 2012-08-08 | 2016-04-06 | 富士フイルム株式会社 | Pattern forming method and electronic device manufacturing method using the same |
JP2014053436A (en) | 2012-09-06 | 2014-03-20 | Toshiba Corp | Semiconductor storage device manufacturing method |
JP2014053565A (en) | 2012-09-10 | 2014-03-20 | Toshiba Corp | Semiconductor memory device and method of manufacturing the same |
CN110544688A (en) * | 2018-05-29 | 2019-12-06 | 长鑫存储技术有限公司 | Active array, method for manufacturing active array, and random access memory |
-
2007
- 2007-03-23 JP JP2007077390A patent/JP4271243B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2007305970A (en) | 2007-11-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090212 |
|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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