KR100923763B1 - Method for fabricating contact hole of semiconductor device - Google Patents
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Abstract
본 발명의 반도체 소자의 콘택홀 형성 방법은, 반도체 기판에 게이트 및 소오스/드레인을 포함하는 트랜지스터를 형성하는 단계와, 트랜지스터가 형성된 반도체 기판 전면에 버퍼 산화막을 형성하는 단계와, 버퍼 산화막 위에 HSG 실리콘층을 형성하는 단계와, HSG 실리콘층을 식각마스크로 버퍼 산화막의 노출부분을 제거하여 게이트 및 소오스/드레인의 일부 표면을 노출시키는 단계와, 게이트 및 소오스/드레인의 노출 표면을 일정 깊이로 식각하여 굴곡이 있는 형상으로 만드는 단계와, HSG 실리콘층 및 버퍼 산화막을 제거하는 단계와, 굴곡이 있는 표면 형상의 게이트 및 소오스/드레인 위에 살리사이드층을 형성하는 단계와, 소오스/드레인 위의 살리사이드층을 노출시키는 개구부를 갖는 층간 절연층을 형성하는 단계와, 그리고 개구부 내부를 플러그로 채우는 단계를 포함한다.A method for forming a contact hole in a semiconductor device according to the present invention includes forming a transistor including a gate and a source / drain in a semiconductor substrate, forming a buffer oxide film over the semiconductor substrate on which the transistor is formed, and forming HSG silicon on the buffer oxide film. Forming a layer, removing an exposed portion of the buffer oxide layer using an HSG silicon layer as an etch mask to expose a portion of the gate and source / drain surfaces, and etching the exposed surface of the gate and the source / drain to a predetermined depth Forming a curved shape, removing the HSG silicon layer and the buffer oxide layer, forming a salicide layer on the curved surface shape of the gate and the source / drain, and forming the salicide layer on the source / drain Forming an interlayer insulating layer having an opening exposing the opening; And a step to fill.
HSG, micro morphology, 살리사이드, 콘택 저항, SAESHSG, micro morphology, salicide, contact resistance, SAES
Description
도 1a내지 도 1f는 본 발명에 따른 반도체 소자의 콘택홀 형성을 위한 공정 단면도
1A to 1F are cross-sectional views of a process for forming a contact hole in a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
11. 반도체 기판 12. 소자 격리층11.
13. 게이트 폴리층 14. 소오스/드레인13.
15. 스페이서 16. 버퍼 산화막15.
17. HSG 실리콘층 18. 살리사이드층17. HSG
19. BLC 절연층 20. 층간 절연층19.
21. 플러그
21. Plug
본 발명은 반도체 소자에 관한 것으로, 구체적으로 소오스/드레인 영역의 실리콘의 마이크로 모폴로지(Micro-Morphology)를 증가시킨 후에 살리사이드 공정을 진행하여 콘택 저항을 감소시킬 수 있도록 한 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device. Specifically, a method of forming a contact hole in a semiconductor device in which a contact resistance is reduced by performing a salicide process after increasing the micro-morphology of silicon in a source / drain region. It is about.
반도체 제조 기술은 고집적화와 고성능화를 위해 부단한 연구를 필요로 한다.Semiconductor manufacturing technology requires constant research for high integration and high performance.
이에 부응키 위해 게이트 선폭의 축소 및 구리 배선 공정의 채용등 많은 발전이 있어 왔으며, 소오스/드레인/게이트와 금속 배선의 연결 부위인 콘택홀의 경우는 보더리스(borderless) 콘택 기술을 이용하여 고집적화 및 고성능화를 이루고 있다.To cope with this, there have been many developments such as reduction of gate line width and adoption of copper wiring process.In the case of contact hole, which is a connection point between source / drain / gate and metal wiring, borderless contact technology is used for high integration and high performance. To achieve.
반도체 소자가 고집적화되어 감에 따라 각 단위 소자가 차지하는 면적은 줄어들고 있으며, 콘택이 형성되는 영역 또한 줄어들고 있다. 이로 인하여, 콘택 저항이 증가될 뿐만 아니라 콘택 공정 마진의 확보가 어려워지고 있다.As semiconductor devices are highly integrated, the area occupied by each unit device is decreasing, and the area where contacts are formed is also decreasing. As a result, not only the contact resistance is increased but it is also difficult to secure the contact process margin.
콘택 저항의 증가를 보상하기 위하여, 콘택 부분에 금속-실리사이드층을 적용하고 있다. 또한, 콘택 공정 마진의 확보를 위하여, 소위 보더리스 콘택(Borderless Contace; BLC)이라는 방법을 적용하고 있다.In order to compensate for the increase in contact resistance, a metal-silicide layer is applied to the contact portion. In addition, in order to secure a contact process margin, a so-called borderless contact (BLC) method is applied.
즉, 트랜지스터의 소오스나 드레인 영역에 반도체 소자의 선폭이 미세화 되면서 단위 트랜지스터 소자의 배선 연결을 위한 콘택 형성은 BLC 방법을 적용하여 콘택이 형성되는 영역을 따로 구분하지 않고 직접 트랜지스터의 소오스나 드레인 영역에 콘택을 형성시키므로 칩 크기를 더욱 줄이는 효과를 얻을 수 있다.That is, as the line width of the semiconductor device becomes finer in the source or drain region of the transistor, the contact formation for wiring connection of the unit transistor element is applied directly to the source or drain region of the transistor without applying the BLC method. By forming contacts, the chip size can be further reduced.
그러나 이와 같은 종래 기술의 반도체 소자의 콘택 형성 공정은 다음과 같은 문제점이 있다.However, the contact forming process of the semiconductor device of the prior art has the following problems.
소자가 고집적화 될수록 보더리스 콘택 기술은 소오스/드fp인 영역과 소자 분리 영역의 적층 한계를 넘어서게 되고, 현재의 일반적인 0.13㎛ 정도에서의 콘택홀의 임계 치수(critical demension)는 0.16㎛ 정도에 불과하다. 콘택 - 폴리 오버랩과 콘택 - 액티브 오버랩, 즉 리소그래피(lithography) 측면에서의 OPC(Optical Proxymity Correction)등의 작업을 적용하더라도 0.1㎛ 이하가 되는 부분이 발생한다.As devices become more integrated, borderless contact technology goes beyond the stacking limit of source / defp and device isolation regions, and the critical dimension of contact holes in the current 0.13µm range is only 0.16µm. Even when applying operations such as contact-poly overlap and contact-active overlap, that is, optical proxymity correction (OPC) in terms of lithography, a portion of 0.1 μm or less occurs.
액티브 - 콘택 오버레이 등의 정확도에 따라 그 접촉 면적의 변화는 예측하기 어렵다. 이는 동일 셀 내에서의 콘택 저항이 부분적 위치별로 차이를 보일 수 있고, 따라서 소자의 동작에 치명적인 결함이 될 수 있다.
Depending on the accuracy of the active-contact overlay, the change in its contact area is difficult to predict. This may cause the contact resistance in the same cell to be different for each partial position, which may result in a fatal defect in the operation of the device.
본 발명은 이와 같은 종래 기술의 반도체 소자의 콘택 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 소오스/드레인 영역의 실리콘의 마이크로 모폴로지(Micro-Morphology)를 증가시킨 후에 살리사이드 공정을 진행하여 콘택 저항을 감소시킬 수 있도록 한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the problem of the contact forming process of the semiconductor device of the prior art, and after increasing the micro-Morphology of silicon in the source / drain region, proceed with the salicide process to contact resistance SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of reducing the number of layers.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택홀 형성 방법은, 반도체 기판에 게이트 및 소오스/드레인을 포함하는 트랜지스터를 형성하는 단계; 상기 트랜지스터가 형성된 반도체 기판 전면에 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막 위에 HSG 실리콘층을 형성하는 단계; 상기 HSG 실리콘층을 식각마스크로 상기 버퍼 산화막의 노출부분을 제거하여 상기 게이트 및 소오스/드레인의 일부 표면을 노출시키는 단계; 상기 게이트 및 소오스/드레인의 노출 표면을 일정 깊이로 식각하여 굴곡이 있는 형상으로 만드는 단계; HSG 실리콘층 및 버퍼 산화막을 제거하는 단계; 상기 굴곡이 있는 표면 형상의 게이트 및 소오스/드레인 위에 살리사이드층을 형성하는 단계; 상기 소오스/드레인 위의 살리사이드층을 노출시키는 개구부를 갖는 층간 절연층을 형성하는 단계; 상기 개구부 내부를 플러그로 채우는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact hole in a semiconductor device, the method including: forming a transistor including a gate and a source / drain in a semiconductor substrate; Forming a buffer oxide film over the semiconductor substrate on which the transistor is formed; Forming an HSG silicon layer on the buffer oxide film; Removing the exposed portion of the buffer oxide layer using the HSG silicon layer as an etch mask to expose a portion of the surface of the gate and the source / drain; Etching the exposed surfaces of the gate and the source / drain to a predetermined depth to form a curved shape; Removing the HSG silicon layer and the buffer oxide film; Forming a salicide layer over said curved surface-shaped gate and source / drain; Forming an interlayer insulating layer having an opening that exposes a salicide layer over said source / drain; And filling the inside of the opening with a plug.
본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the method for forming a contact hole in a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1a내지 도 1f는 본 발명에 따른 반도체 소자의 콘택홀 형성을 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a process for forming contact holes in a semiconductor device according to the present invention.
본 발명은 보더리스 콘택 형성시에 HSG 기술을 이용하여 폴리실리콘 게이트 지역과 소오스/드레인 지역의 실리콘의 표면적을 증가시킨 후에 살리사이드 공정을 진행하는 것이다.In the present invention, the salicide process is performed after increasing the surface area of the silicon in the polysilicon gate region and the source / drain region using HSG technology in forming the borderless contact.
얕은 접합 형성 기술은 저전력 고성능 반도체 소자의 기본적인 접합 형성 기술이다.The shallow junction formation technique is a basic junction formation technique for low power, high performance semiconductor devices.
또 그에 따른 매우 작은 설계 법칙으로 인해 콘택 홀 형성기술은 보덜스(borderless) 콘택을 채택하지 않을 수 없다. In addition, due to the very small design rule, the contact hole forming technique is forced to adopt borderless contacts.
BLC의 형성기술은 DRAM의 자기 정렬 콘택홀 형성기술과 거의 흡사하며, 산화막 건식식각시 C/F 비를 높이는 방법을 사용하여 하지막인 질화막과의 선택비를 높이는 방법을 사용해 오고 있다.BLC formation technology is almost similar to DRAM self-aligned contact hole formation technology, and has been using a method of increasing the selectivity with the nitride film as the underlying film by increasing the C / F ratio during oxide dry etching.
먼저, 도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 STI 공정으로 소자 격리층(12)을 형성하고 게이트 폴리층(13), 소오스/드레인(14), 나이트라이드 스페이서(15) 그리고 버퍼 산화막(16)을 20 ~ 500Å 두께로 형성한다.First, as shown in FIG. 1A, the
이는 살리사이드 등이 형성되지 않을 부분을 위하여 살리사이드 블록킹 식각을 진행한 후, 살리사이드가 형성될 지역을 보여준다. This shows the region where the salicide will be formed after the salicide blocking etching is performed for the portion where the salicide is not formed.
그리고 도 1b에서와 같이, 버퍼 산화막(16)위에 HSG(Hemi Spherical Grain) 방법을 이용하여 HSG 실리콘층(17)을 형성한다.As shown in FIG. 1B, the
이어, 도 1c에서와 같이, HSG 실리콘층(17)을 식각마스크로 이용하여 HSG 실리콘층(170)에 의해 노출되는 버퍼산화막(16)의 일부를 제거한다. 이와 같은 식각에 의해 HSG 실리콘층(170) 및 남은 버퍼산화막(160) 사이로 게이트 폴리층(13)의 일부 표면과 반도체 기판(11)의 일부 표면이 노출된다. 상기 식각은 건식식각방법 또는 습식식각방법을 사용하여 수행할 수 있다. 다음에 Cl2 가스 또는 HBr 가스를 주 식각 가스로 이용하여 반도체 기판(11) 및 게이트 폴리층(13)의 노출부분에 대한 식각을 수행한다. 이 식각은 반도체 기판(11) 및 게이트 폴리층(13)의 노출부분이 30 ~ 400Å 깊이로 제거되도록 수행한다. 다음에 HF 또는 BOE를 이용하여 HSG 실리콘층(17)을 제거하면, 도 1c에 나타낸 바와 같이, 반도체 기판(11)의 표면, 특히 소오스/드레인(14)에 굴곡이 있는 형상이 나타나며, 동시에 게이트 폴리층(13) 상부 표면도 굴곡이 있는 형상이 나타난다.Subsequently, as shown in FIG. 1C, a portion of the
여기서, 반도체 기판(11) 및 게이트 폴리층(13)을 CxHyFz(x,y,z 는 0보다 큰 자연수)를 주 식각 가스로 한 식각으로 HSG 실리콘층(17) 및 반도체 기판(11)이 동시에 식각되도록 할 수 있다. 이 경우 별도의 HSG 실리콘층(17) 제거를 위한 식각은 생략될 수 있다. 어느 경우이던지, Cl2/HBr 또는 CxHyFz(x,y,z 는 0보다 큰 자연수) 가스를 이용하여 반도체 기판(11) 및 게이트 폴리층(13)에 대한 식각시 Ar, He, N2, 및 O2 중의 적어도 어느 하나의 불활성기체 원자 또는 분자를 첨가할 수 있다.Here, the
별도로 HSG 실리콘층(17)을 제거하는 경우, HF 또는 BOE 등의 습식 식각 용액을 사용하지 않고, NH4OH와 같은 암모늄 베이스 케미컬(ammonium base chemical) 또는 HCl을 이용하여 제거하거나, HF, BOE, NH4OH, 및 HCl의 케미컬 중에서 2가지 이상 복합적으로 사용하여 제거하는 것도 가능하다.Separately, when removing the
그리고 도 1d에서와 같이, 코발트 살리사이드 공정으로 표면에 살리사이드층(18)을 형성한다.As shown in FIG. 1D, a
이어, 도 1e에서와 같이, 보더리스 컨택(borderless contact ;BLC)을 형성하기 위하여 BLC 절연층(19)를 100 ~ 500Å 두께 증착한 후, BPSG 산화막 또는 PE-TEOS 산화막을 증착 및 평탄화하여 층간 절연층(20)을 형성한다.Subsequently, as shown in FIG. 1E, the
여기서, BLC 절연층(19)은 SiN막, SiC막 및 SiON막 중 적어도 어느 하나가 포함되도록 형성한다.Here, the
그리고 도 1f에서와 같이, BLC 콘택이 형성될 부분을 노출시키는 감광막 패턴(미도시)을 층간 절연층(20) 위에 형성한 후, 이 감광막 패턴을 식각마스크로 층간 절연층(20)의 노출 부분을 제거한다. 그리고 감광막 패턴을 제거한다. 그러면 층간 절연층(20)을 관통하여 BLC 콘택이 형성될 반도체 기판(11) 표면이 노출된다. 다음에 반도체 기판(11)의 노출 표면 위에 Ti/TiN막을 형성하고, 이어서 텅스텐막으로 나머지를 채워서 텅스텐 플러그(21)를 형성한다.1F, a photoresist pattern (not shown) for exposing a portion where the BLC contact is to be formed is formed on the
이와 같은 본 발명은, 도 1b 및 도 1c를 참조하여 설명한 바와 같이, HSG(Hemi Spherical Grain) 실리콘층(17)을 식각마스크로 게이트 폴리층(13) 및 소오스/드레인(14)의 노출부분을 일정 깊이로 식각함으로써, 게이트 폴리층(13) 및 소오스/드레인(14)의 표면적을 확장시킬 수 있으며, 최종적으로 소오스/드레인(14)과 텅스텐 플러그(21)가 접촉하는 면적이 증가된다.As described above with reference to FIGS. 1B and 1C, the present invention may use an HSG (Hemi Spherical Grain)
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
이상에서 설명한 본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 다음과 같은 효과가 있다.The above-described method for forming a contact hole in a semiconductor device according to the present invention has the following effects.
본 발명은 HSG(Hemi Spherical Grain) 공정을 이용하여 게이트 폴리층 및 소오스/드레인 지역의 표면적을 확장시킴으로써 최종적으로 콘택홀의 접촉 면적을 증가시켜 공정의 안정성을 확보하는 효과가 있다.The present invention has the effect of securing the stability of the process by finally increasing the contact area of the contact hole by expanding the surface area of the gate poly layer and the source / drain region by using a Hemi Spherical Grain (HSG) process.
본 발명에 의한 콘택홀 형성 방법을 이용할 경우, 0.13㎛이하의 기술에서 극히 미세한 콘트롤이 필요한 트랜치 패터닝 공정, OPC 공정, 콘택-게이트 폴리, 콘택-액티브 오버랩시에 평면적 접촉 면적이 부족하더라도 확장된 콘택 접촉면적을 넓히게 됨으로써 낮은 콘택 저항등을 확보할 수 있는 효과가 있다.When the contact hole forming method according to the present invention is used, even in the case of a trench patterning process, an OPC process, a contact-gate poly, and a contact-active overlap that require extremely fine control in a technology of 0.13 μm or less, even if the contact area is insufficient, the expanded contact is expanded. By increasing the contact area, it is possible to secure a low contact resistance.
Claims (5)
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| KR100301821B1 (en) | 1999-07-06 | 2001-11-01 | 김영환 | Semiconductor device and method of manufacturing the same |
| US20020070452A1 (en) | 1998-07-31 | 2002-06-13 | Stmicroelectronics Inc. | Formation of micro rough polysurface for low sheet resistance salicided sub-quarter micron polylines |
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2002
- 2002-12-28 KR KR1020020086143A patent/KR100923763B1/en not_active IP Right Cessation
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