JP2008252058A5 - - Google Patents
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Claims (6)
- 第1の表面に半導体素子の第1の電極が配設され、前記第1の表面と対向する第2の表面に前記半導体素子の第2の電極が配設された半導体チップと、
前記半導体チップの第1の表面に接続された第1の導電性部材と、
前記半導体チップの第2の表面に接続された第2の導電性部材と、
前記第1の導電性部材と接続され、前記第1の導電性部材よりも大きな接続面積を有する第1の外部電極と、
前記第2の導電性部材と接続され、前記第2の導電性部材よりも大きな接続面積を有する第2の外部電極と、
前記第1の外部電極及び前記第2の外部電極の間において、加熱により溶融、硬化することで前記半導体チップ、前記第1の導電性部材及び前記第2の導電性部材を封止する封止材と、
を備えることを特徴とする半導体装置。 - 第1の表面に半導体素子の第1の電極が配設され、前記第1の表面と対向する第2の表面に前記半導体素子の第2の電極が配設された半導体チップと、
前記半導体チップの第1の表面に接続された第1の導電性部材と、
前記半導体チップの第2の表面に接続された第2の導電性部材と、
前記第1の導電性部材と第2の導電性部材との間において、加熱により溶融、硬化することで前記半導体チップを封止する封止材と、を備え、
前記第1の導電性部材と前記第2の導電性部材は、前記半導体チップの表面に配設された電極と接する一端が前記半導体チップの表面積よりも小さな面積を有しており、他端が前記半導体チップの表面積よりも大きな面積を有していることを特徴とする半導体装置。 - 第1の表面に半導体素子の第1の電極が配設され、前記第1の表面と対向する第2の表面に前記半導体素子の第2の電極が配設された半導体チップと、
前記半導体チップの構成面のうち前記第1の表面と前記第2の表面を除く4つの面を封止し、前記第1の表面と前記第2の表面とそれぞれ同一平面を形成する封止材と、
前記第1の表面の全面と接続され、前記第1の表面の一端部から前記第1の表面の他端部を越えて前記第1の表面と同一平面を形成する前記封止材の終端部まで延ばして形成された第1の導電性部材と、
前記第2の表面の全面と接続され、前記第1の表面の他端部と同一平面を形成する前記第2の表面の一端部から前記第2の表面の他端部を越えて前記第2の表面と同一平面を形成する前記封止材の終端部まで延ばして形成された第2の導電性部材と、
前記第1の導電性部材及び前記半導体チップの第1の表面と同一平面を形成する前記封止材の表面であって前記第1の導電性部材に覆われない領域を封止する第1のシート状封止材と、
前記第2の導電性部材及び前記半導体チップの第2の表面と同一平面を形成する前記封止材の表面であって前記第2の導電性部材に覆われない領域を封止する第2のシート状封止材と、
同一平面を形成する前記第1のシート状封止材、前記第1の導電性部材、前記第1の導電性部材に覆われる封止材及び前記第2のシート状封止材の表面とこの表面との垂直面に形成される第1のめっき膜と、
同一平面を形成する前記第2のシート状封止材、前記第2の導電性部材、前記第2の導電性部材に覆われる封止材及び前記第1のシート状封止材の表面とこの表面との垂直面に形成される第2のめっき膜と、
を備えることを特徴とする半導体装置。 - 第1の表面に半導体素子の第1の電極が配設され、前記第1の表面と対向する第2の表面に前記半導体素子の第2の電極が配設された半導体チップと、
前記半導体チップの構成面のうち前記第1の表面と前記第2の表面を除く4つの面を封止し、前記第1の表面と前記第2の表面とそれぞれ同一平面を形成する封止材と、
前記第1の表面の全面と接続され、前記第1の表面の一端部から前記第1の表面の他端部を越えて前記第1の表面と同一平面を形成する前記封止材の終端部まで延ばして形成された第1の金属箔と、
前記第2の表面の全面と接続され、前記第1の表面の他端部と同一平面を形成する前記第2の表面の一端部から前記第2の表面の他端部を越えて前記第2の表面と同一平面を形成する前記封止材の終端部まで延ばして形成された第2の金属箔と、
前記第1の金属箔及び前記半導体チップの第1の表面と同一平面を形成する前記封止材の表面であって前記第1の金属箔に覆われない領域を封止する第1のシート状封止材と、
前記第2の金属箔及び前記半導体チップの第2の表面と同一平面を形成する前記封止材の表面であって前記第2の金属箔に覆われない領域を封止する第2のシート状封止材と、
同一平面を形成する前記第1のシート状封止材、前記第1の金属箔、前記第1の金属箔に覆われる封止材及び前記第2のシート状封止材の表面及びこの表面との垂直面に形成される第1のめっき膜と、
同一平面を形成する前記第2のシート状封止材、前記第2の金属箔、前記第2の金属箔に覆われる封止材及び前記第1のシート状封止材の表面及びこの表面との垂直面に形成される第2のめっき膜と、
を備えることを特徴とする半導体装置。 - 第1の表面に第1の電極が設けられ、前記第1の表面と対向する第2の表面に第2の電極が設けられた半導体チップと、
前記半導体チップの前記第1の表面及び前記第2の表面を除く4つの面を封止する封止材と、
前記封止材と接着され、前記半導体チップにおいて前記第1の電極が設けられた領域に該当する位置に貫通孔が設けられた第1の樹脂基板と、
前記封止材と接着され、前記第1の樹脂基板とともに前記半導体チップを挟み、前記半導体チップにおいて前記第2の電極が設けられた領域に該当する位置に貫通孔が設けられた第2の樹脂基板と、
前記第1の樹脂基板の前記貫通孔を充填しその一端が前記第1の電極に接続されるとともに、その他端の表面積は前記半導体チップにおける前記第1の表面の表面積よりも大きな表面積を有する第1の外部電極と、
前記第2の樹脂基板の前記貫通孔を充填しその一端が前記第2の電極に接続されるとともに、その他端の表面積は前記半導体チップにおける前記第2の表面の表面積よりも大きな表面積を有する第2の外部電極と、
前記第1の外部電極の他端を構成する5面及び前記第2の外部電極の他端を構成する5面をそれぞれ覆うめっき膜と、
を備えることを特徴とする半導体装置。 - 第1の表面に第1の電極が設けられ、前記第1の表面と対向する第2の表面に第2の電極が設けられた半導体チップと、
前記半導体チップの前記第1の表面及び前記第2の表面を除く4つの面を封止する封止材と、
前記封止材と接着され、前記半導体チップにおいて前記第1の電極が設けられた領域に該当する位置に貫通孔が設けられた第1の樹脂基板と、
前記封止材と接着され、前記第1の樹脂基板とともに前記半導体チップを挟み、前記半導体チップにおいて前記第2の電極が設けられた領域に該当する位置に貫通孔が設けられた第2の樹脂基板と、
前記第1の樹脂基板の前記貫通孔を充填しその一端が前記第1の電極に接続される第1の導通経路と、前記第1の導通経路の他端と直角に接続して延びる第2の導通経路と、前記第2の導通経路と直角に接続し前記第1の導通経路と並行に延びる第3の導通経路とから構成される第1の外部電極と、
前記第2の樹脂基板の前記貫通孔を充填しその一端が前記第2の電極に接続される第1の導通経路と、前記第1の導通経路の他端と直角に接続して延びる第2の導通経路と、前記第2の導通経路と直角に接続し前記第1の導通経路と並行に延びる第3の導通経路とから構成される第2の外部電極と、
前記第1の外部電極及び前記第2の外部電極のそれぞれ前記第2の導通経路及び前記第3の導通経路から構成される5面を覆うめっき膜と、
を備えることを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007245852A JP2008252058A (ja) | 2007-03-08 | 2007-09-21 | 半導体装置及びその製造方法 |
CN 200810082197 CN101261971B (zh) | 2007-03-08 | 2008-03-07 | 半导体装置及其制造方法 |
US12/044,299 US20080217754A1 (en) | 2007-03-08 | 2008-03-07 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007058564 | 2007-03-08 | ||
JP2007245852A JP2008252058A (ja) | 2007-03-08 | 2007-09-21 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008252058A JP2008252058A (ja) | 2008-10-16 |
JP2008252058A5 true JP2008252058A5 (ja) | 2009-11-12 |
Family
ID=39962312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007245852A Withdrawn JP2008252058A (ja) | 2007-03-08 | 2007-09-21 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2008252058A (ja) |
CN (1) | CN101261971B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4970388B2 (ja) * | 2008-09-03 | 2012-07-04 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
JP2011155082A (ja) * | 2010-01-26 | 2011-08-11 | Toshiba Corp | 半導体装置の製造方法 |
US9373609B2 (en) * | 2012-10-18 | 2016-06-21 | Infineon Technologies Ag | Bump package and methods of formation thereof |
CN105789918B (zh) * | 2016-04-25 | 2018-03-06 | 深圳市熙龙玩具有限公司 | 一种分离电路的元器件堆积式连接实现方法及电路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5438222A (en) * | 1989-08-28 | 1995-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device with plural pad connection of semiconductor chip to leads |
KR100444228B1 (ko) * | 2001-12-27 | 2004-08-16 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
KR100461718B1 (ko) * | 2002-03-18 | 2004-12-14 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
-
2007
- 2007-09-21 JP JP2007245852A patent/JP2008252058A/ja not_active Withdrawn
-
2008
- 2008-03-07 CN CN 200810082197 patent/CN101261971B/zh not_active Expired - Fee Related