JP2008205184A - 実装構造、その実装構造の製造方法、半導体装置、その半導体装置の製造方法 - Google Patents

実装構造、その実装構造の製造方法、半導体装置、その半導体装置の製造方法 Download PDF

Info

Publication number
JP2008205184A
JP2008205184A JP2007039528A JP2007039528A JP2008205184A JP 2008205184 A JP2008205184 A JP 2008205184A JP 2007039528 A JP2007039528 A JP 2007039528A JP 2007039528 A JP2007039528 A JP 2007039528A JP 2008205184 A JP2008205184 A JP 2008205184A
Authority
JP
Japan
Prior art keywords
semiconductor element
mounting structure
cross
circuit board
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007039528A
Other languages
English (en)
Other versions
JP5119678B2 (ja
Inventor
Daisuke Mizutani
大輔 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007039528A priority Critical patent/JP5119678B2/ja
Priority to US12/068,593 priority patent/US7791197B2/en
Publication of JP2008205184A publication Critical patent/JP2008205184A/ja
Application granted granted Critical
Publication of JP5119678B2 publication Critical patent/JP5119678B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827—Tapered, e.g. tapered hole, via or groove
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base

Abstract

【課題】 回路基板と半導体素子との実装信頼性を向上するために接続部材に対する応力を緩和する。
【解決手段】半導体素子４の接続端子４Ａに接続部材１０を介して回路基板３と電気的に接続する実装構造であって、接続部材１０は、柱状部２Ａを有する導電性突起２を有し、半導体素子４の表面に水平な面で切った柱状部２Ａの断面の断面積は、半導体素子４の接続端子４Ａの表面積より小さい。回路基板３と半導体素子４とは、接続部材１０の導電性部材２によって電気的に接合されている。
【選択図】図２

Description

半導体素子の接続端子に接続部材を介して回路基板を電気的に接続する実装構造、その実装構造の製造方法、半導体素子と回路基板とを接続部材を介して電気的に接続する実装構造を有する半導体装置、その半導体装置の製造方法に関する。
半導体素子と回路基板とを電気的に接続する半導体装置に関し、ネットワーク機器の高速化、大容量化が要求されている。そのため、半導体装置の実装密度を上げ、高機能化に伴う入出力ピン数を増加させることが必要となっている。そして、入出力ピンの多ピン化に対応するため、ネットワーク機器において半導体素子を格子状に配列した半田ボールを介して回路基板の表面に接合する技術が開示されている（例えば、特許文献１参照）。
回路基板は半導体素子よりも熱膨張率が大きい。半導体素子と回路基板とを半田ボールの溶融温度で接合するとき、回路基板は熱膨張が大きい状態で、且つ半導体素子は熱膨張が小さい状態で半田により接合されることとなる。そのため、回路基板と半導体素子には、半田の常温冷却プロセスにおいて、回路基板と半導体素子を接合している半田ボールには常温冷却プロセスにおいて応力が発生する。しかし、半田ボールが応力に耐え、あるいは塑性変形によって応力が緩和され、その形状が維持されれば回路基板と半導体素子との接続は維持される。
特開平１１−３３０１６０号公報
一方、近年では鉛フリー半田の適用により、半田付け温度が高くなる傾向にある。そのため、半田付け工程において半導体素子と回路基板との変位が大きくなり、発生する応力が増加する。また、半田ボールの形状は略球状であり、断面積が大きいため、半導体素子と回路基板との変位に伴い半田ボールに大きい応力が発生する。応力は断面積と変位との積で決定されるからである。大きい応力が半田ボールに発生すると、半田ボールは発生する応力に耐えきれずクラック、断線等が発生する。そのため、半導体素子と回路基板との実装信頼性が低下するという問題がある。
本発明に係る半導体素子の実装構造は、半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造であって、前記接続部材は、柱状部を有する導電性突起を有し、前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記半導体素子の接続端子の表面積より小さいことを特徴とする。
本発明に係る半導体装置は、半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造を有する半導体装置であって、前記接続部材は、柱状部を有する導電性突起を有し、前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記半導体素子の接続端子と前記柱状部との接触面積より小さいことを特徴とする。
本発明に係る半導体装置の製造方法は、半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造を有する半導体装置の製法方法であって、前記接続部材を形成する工程と、前記接続部材と前記回路基板とを接続する工程と、前記接続部材と前記半導体素子とを接続する工程と、からなり、前記接続部材を形成する工程は、絶縁層上に導電層を有する部材の前記絶縁層を貫通する導電性突起を形成する工程と、前記導電層をパターニングして電極部を形成する工程と、を有することを特徴とする。
本発明に係る実装構造、半導体装置によれば、半導体素子と回路基板との実装面方向の熱膨張率差によって発生する接続部の応力を低減させることができる。そのため、実装構造、半導体装置における実装信頼性を向上させることができる。
以下、本発明の半導体素子の実装構造、半導体装置に係る第１の実施形態、半導体素子の実装構造の製造方法、半導体装置の製造方法に係る第２の実施形態について説明する。ただし、本発明は各実施形態に限定されるものではない。
本発明の第１の実施例を、半導体装置を例に、図１、図２を用いて詳細に説明する。第１の実施例に係る半導体装置は、導電性突起を接合部材に用いることによって、半導体素子と回路基板との実装信頼性を向上させることを特徴とするものである。
図１は、第１の実施例に係る接続部材１０の要部断面拡大図である。
接続部材１０は、絶縁性シート１、テーパー孔１Ａ、導電性突起２、柱状部２Ａ、テーパー部２Ｂ、電極部２Ｃからなる。
絶縁性シート１は、ポリイミド樹脂からなり、絶縁性、耐熱性、機械的強度に優れる。絶縁性シート１の厚みは５〜２０μｍである。本実施例における絶縁性シート１の厚みは２０μｍである。絶縁性シート１の熱膨張率は７ｐｐｍであり、後に説明する半導体素子４の熱膨張率である３ｐｐｍと、回路基板３の熱膨張率である１２ｐｐｍとの中間の値となる。テーパー孔１Ａは、絶縁性シート１にグリッド状に配置されている。テーパー孔１Ａをグリッド状に配置することにより、導電性突起２の実装密度を高めることができ、多ピン化に対応することができる。テーパー孔１Ａの上側の直径は６０〜１００μｍであり、下側の直径は４０〜８０μｍである。本実施例におけるテーパー孔１Ａの上側の直径は８０μｍであり、下側の直径は６０μｍである。
導電性突起２は、柱状部２Ａ、テーパー部２Ｂ、電極部２Ｃからなる。導電性突起２は銅製である。柱状部２Ａの直径は、６０〜１００μｍである。柱状部２Ａの直径は一定である。柱状部２Ａの高さは、例えば５０μｍである。
テーパー部２Ｂは、前述したテーパー孔１Ａと同一の形状を有する。テーパー部２Ｂの上側の直径は６０〜１００μｍであり、下側の直径は４０〜８０μｍである。柱状部２Ａとテーパー部２Ａの上側の直径は略同じである。本実施例におけるテーパー部２Ｂの上側の直径は８０μｍであり、下側の直径は６０μｍである。テーパー部２Ａの高さは、例えば２０μｍである。テーパー部２Ｂは、柱状部２Ａに接する端部から電極部２Ｃに接続する端部に向けて小さくなる断面積を有する。導電性突起２は、絶縁性シート１に形成されたテーパー孔１Ａで保持されている。なお、本実施例におけるテーパー孔１Ａ、テーパー部２Ａの断面形状は円形であるが、例えば三角形、四角形、星型でもよく、円形に限定されない。
電極部２Ｃの厚みは、例えば１０μｍである。電極部２Ｃは、絶縁性シート１の一方の面に形成されており、かつパターニングされている。接続部材１０は、いわゆるポスト・グリッド・アレイ・フィルムであり、導電性突起２が絶縁性シート１に所定の間隔で格子状に配置されている。各々の導電性突起２は、絶縁性シート１に、１８０μｍピッチで形成されている。なお、導電性突起２は柱状部２Ａ、テーパー部２Ｂ、電極部２Ｃから形成されている。導電性突起２のテーパー部２Ｂと電極部２Ｃは、絶縁性シート１を挟み込んで固定されている。そのため、接続部材１０のハンドリング時に、導電性突起２が絶縁性シート１から抜け落ちるのを防止することができる。
図２は、第１の実施形態に係る半導体装置の要部拡大断面図である。半導体装置２０は、図１に図示した接続部材１０の絶縁性シート１、テーパー孔１Ａ、導電性突起２、柱状部２Ａ、テーパー部２Ｂ、電極部２Ｃに加えて、回路基板３、回路基板３の接続端子３Ａ、半導体素子４、半導体素子４の接続端子４Ａ、半田５Ａ、半田５Ｂからなる。なお、図２中、先の図１で記した構成要素と完全に同一である構成要素には、同一の参照番号を付す。
図２に示すように、回路基板３は、ガラスエポキシ基板、又は絶縁層と配線層を積み上げてなるビルドアップ基板である。回路基板３の熱膨張率は例えばビルドアップ基板を用いた場合、略１２ｐｐｍである。回路基板３の一方の面には接続端子３Ａが形成されている。接続端子３Ａは銅、ニッケルからなる。
半導体素子４は、シリコンウエハからチップ形状に切り出したものである。半導体素子４の接続端子４Ａは、半導体素子４に電圧を印加するパッドであり、例えばアルミニウム（Ａｌ）からなる。接続端子４Ａは、半導体素子４の一方の表面に形成されている。半導体素子４の表面に水平な面で切った柱状部２Ａの断面の断面積は、前記半導体素子４の接続端子４Ａの表面積より小さい。回路基板３と半導体素子４とは、接続部材１０の導電性部材２によって電気的に接合されている。
半田５Ａ、５Ｂは鉛フリー半田であり、例えばスズ（Sn）−銀（Ag）−銅（Cu）からなる。半田５Ａ、５Ｂの融点は例えば２１８℃である。半田５Ａの弾性率は、例えば４１．６ＧＰａである。半田５Ａは、導電性突起２の電極部２Ｃと半導体素子４の接合端子４Ａとを電気的に接合する接着部材である。同様に、半田５Ｂは、導電性突起２の柱状部２Ａと接続端子４Ａとを電気的に接続する接着部材である。
なお、導電性突起２にかかる応力は、主に導電性突起２の断面積、導電性突起２の形成材料の弾性率、回路基板３と半導体素子４を熱処理した際に実装面方向で異なる寸法変化を生じた場合に発生する変位との積により決定する。したがって、半導体素子４の表面に水平な面で切った柱状部２Ａの断面の断面積が小さければ、導電性突起２に発生する応力も小さくなる。一方、導電性突起２の形成材料が半田よりも高い弾性率を有する場合も想定される。このような場合は、柱状部２Ａの断面積が導電性部材２の形成材料の弾性率を半田５Ａ、５Ｂの弾性率で除した値に反比例することによって、導電性突起２の応力を低減できる。一例として、導電性突起２の形成材料を銅によって形成した場合は、導電性突起２の弾性率は７０ＧＰａとなる。これは、鉛フリー半田の弾性率である４１．６ＧＰａの約１．７倍である。しかし、前述した導電性突起２を形成すると、鉛フリー半田で半田ボールを形成して接続した場合の半導体素子４の表面に水平な面で切った断面積と比較して、半導体素子４の表面に水平な面で切った柱状部２Ａの断面の断面積を１／４以下にすることができる。そのため、導電性突起２に印加される応力は、約４０％に低減することができる。そうすれば、回路基板３と半導体素子４を熱処理した際に実装面方向で異なる寸法変化を生じた場合でも、導電性突起２の応力を緩和できる。そのため、回路基板３と半導体素子４との実装信頼性を向上させることができる。
また、半導体素子４の表面に水平な面で切った柱状部２Ａの断面の断面積は、半導体素子４の接続端子４Ａの表面積よりも小さく、導電性突起２と半導体素子４の接続端子４Ａは半田５Ｂによって接続する後に発生する導電性突起２の両端の変位によっても導電性突起２の形状が維持される。半導体素子４の表面に水平な面で切った柱状部２Ａの断面の断面積は、回路基板３と半導体素子４を熱処理した際に実装面方向で異なる寸法変化を生じた際、導電性突起２が破壊されない程度に設計されている。そのため、接続端子４Ａと導電性突起２との接触面積を低減でき、導電性突起２に印加される応力を低減させることができる。導電性突起２に印加される応力を低減させることができれば、実装信頼性を向上させることができる。
また、絶縁性シート１の熱膨張率は、回路基板３の熱膨張率と半導体素子４の熱膨張率との値の間にある。そのため、回路基板３と半導体素子４を熱処理した際に実装面方向で異なる寸法変化が発生した際、絶縁性シート１の寸法変化は回路基板３と半導体素子４の寸法変化の中間であるため、絶縁性シート１に応力がたまるのを低減することができる。
本発明の第２の実施例である半導体装置の製造方法を、図３（ａ）〜図３（ｆ）、図４（ａ）〜図４（ｃ）を用いて詳細に説明する。
図３（ａ）〜図３（ｆ）は、第２の実施例に係る半導体装置の製造工程の要部断面拡大図である。
図３（ａ）、（ｂ）は、一方の面に導電層を有する絶縁性シートの他方の面に導電層が露出するようにテーパー孔を形成する孔形成工程を示す要部拡大断面図である。図３（ａ）は、絶縁性シート１、導電層２Ｃ´を示す。
絶縁性シート１は、図１の絶縁性シート１と同様である。絶縁性シート１は、宇部興産のユーピレックス（商標）を用いている。導電層２Ｃ´は、銅箔からなる。導電層２Ｃ´の厚みは、例えば１０μｍである。導電層２Ｃ´は、絶縁性シート１の一方の面に形成されている。
次に、図３（ｂ）に示すように、本実施例におけるテーパー孔１Ａの上方の直径は６０〜１００μｍであり、下方の直径は４０〜６０μｍである。例えば炭酸ガスレーザー又はＹＡＧレーザーにより、テーパー孔１Ａを１８０μｍピッチで形成する。なお、テーパー孔１Ａの大きさ又は形状は、例えばレーザーの照射条件によって適宜変更可能である。
次に、図３（ｃ）に示すように、例えばフォトエッチング剤を絶縁性シート１に塗布することにより、めっきレジスト６を形成する。そして、めっきレジスト６上に感光性ドライフィルムを貼り付け、露光現像することで孔６Ａを形成する。めっきレジスト６の厚みは例えば５０μｍである。なお、孔６Ａはテーパー孔１Ａの断面積の大きい側と同様の開口面積を有する。
次に、図３（ｄ）に示すように、導電性突起２は、電極層２Ｃ´を電極として電解銅めっきをして導電性突起２を形成する。
次に、図３（ｅ）に示すように、導電層２Ｃ´をパターニングして、電極部２Ｃを形成する。
次に、図３（ｆ）に示すように、例えば有機溶剤によってめっきレジスト６を除去することにより、図１に示すような接続部材１０が形成される。
図４（ａ）〜図４（ｃ）は、第２の実施例に係る半導体装置の製造工程の要部断面拡大図である。
図４（ａ）は、回路基板３を準備する工程である。回路基板３は、例えばガラスエポキシ基板、ビルドアップ基板からなる。本実施例ではビルドアップ基板を用いており、熱膨張率は例えば１２ｐｐｍである。回路基板３の一方の面には接続端子３Ａが形成されている。接続端子３Ａは例えば銅、ニッケルからなる。
次に、図４（ｂ）に示すように、接合部材１０は、回路基板３の接続端子３Ａと、図３（ａ）〜図３（ｆ）の工程で作製した接合部材１０の電極部２Ｃとを位置合わせする。接合端子３Ａの表面には、図示しない半田が塗布してある。その後、リフロー処理を行い、半田５Ａを介して接続端子３Ａと電極部２Ｃとを電気的かつ機械的に接合する。
次に、図４（ｃ）に示すように、接合部材１０の導電性突起２と半導体素子４の接続端子４Ａとを位置合わせする。その後、リフロー処理を行い、半田５Ｂを介して接続端子４Ａと導電性突起２とを電気的かつ機械的に接合する。このようにして、半導体装置２０が形成される。
なお、回路基板や半導体素子には接続方法や使用される環境により様々な規則があり、回路基板や半導体素子における接続端子の表面積が一定とは限らない。そこで、図３、図４に示すような半導体素子の表面に水平な面で切った柱状部の断面の断面積が一定である導電性突起を備える接続部材を用いれば、その断面積が小さい導電性突起を介して接続端子に接続する図１、図２に示すような構造を容易に実現できる。
また、本発明に係る実装構造の製造方法及び半導体装置の製造方法によれば、導電性突起２を絶縁性シート１で保持した状態で形成できる。そのため、導電性突起２の製造時のハンドリング性を向上させることができ、かつ製造工程を簡略化できる。
また、半導体素子４の表面に水平な面で切った柱状部２Ａの断面の断面積は、半導体素子４の接続端子４Ａの表面積よりも小さい。その柱状部２Ａの断面の断面積は、回路基板３と半導体素子４を熱処理した際に実装面方向で異なる寸法変化を生じた際、導電性突起２が破壊されない程度に設計されている。そのため、接続端子３Ａと導電性突起２との接触面積を低減でき、導電性突起２に印加される応力を低減させることができる。導電性突起２に印加される応力を低減させることができれば、実装信頼性を向上させることができる。
なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
（付記１）
半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造であって、
前記接続部材は、
柱状部を有する導電性突起を有し、
前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記半導体素子の接続端子の表面積より小さいことを特徴とする実装構造。
（付記２）
前記導電性突起は、更に、テーパー部、電極部を有し、
前記テーパー部は、前記柱状部に接する端部から前記電極部に接続する端部に向けて小さくなる前記半導体素子の表面に水平な面で切った断面の断面積を有することを特徴とする付記１に記載の実装構造。
（付記３）
前記導電性突起と前記半導体素子は半田により接続されていることを特徴とする付記１又は付記２に記載の実装構造。
（付記４）
前記導電性突起は、絶縁性シートに担持されていることを特徴とする付記１乃至付記３のいずれかに記載の実装構造。
（付記５）
前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記導電性部材の弾性率を前記半田の弾性率で除した値に反比例することを特徴とする付記１乃至付記４のいずれかに記載の実装構造。
（付記６）
前記絶縁性シートの熱膨張率は、前記半導体素子の熱膨張率と前記回路基板の熱膨張率との値の間にあることを特徴とする付記１乃至付記５のいずれかに記載の実装構造。
（付記７）
半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造の製造方法であって、
前記接続部材を形成する工程と、
前記接続部材と前記回路基板とを接続する工程と、
前記接続部材と前記半導体素子とを接続する工程と、からなり、
前記接続部材を形成する工程は、
絶縁層上に導電層を有する部材の前記絶縁層を貫通する導電性突起を形成する工程と、
前記導電層をパターニングして電極部を形成する工程と、
を有することを特徴とする実装構造の製造方法。
（付記８）
半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造を有する半導体装置であって、
前記接続部材は、
柱状部を有する導電性突起を有し、
前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記半導体素子の接続端子と前記柱状部との接触面積より小さいことを特徴とする半導体装置。
（付記９）
前記導電性突起は、更に、テーパー部、電極部を有し、
前記テーパー部は、前記柱状部に接する端部から前記電極部に接続する端部に向けて小さくなる前記半導体素子の表面に水平な面で切った断面の断面積を有することを特徴とする付記８に記載の半導体装置。
（付記１０）
前記導電性突起と前記半導体素子は半田により接続されていることを特徴とする付記８又は付記９に記載の半導体装置。
（付記１１）
前記導電性突起は、絶縁性シートに担持されていることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置。
（付記１２）
前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記導電性部材の弾性率を前記半田の弾性率で除した値に反比例することを特徴とする付記８乃至付記１１のいずれかに記載の半導体装置。
（付記１３）
前記絶縁性シートの熱膨張率は、前記半導体素子の熱膨張率と前記回路基板の熱膨張率との値の間にあることを特徴とする付記８乃至付記１２のいずれかに記載の半導体装置。
（付記１４）
半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造を有する半導体装置の製法方法であって、
前記接続部材を形成する工程と、
前記接続部材と前記回路基板とを接続する工程と、
前記接続部材と前記半導体素子とを接続する工程と、からなり、
前記接続部材を形成する工程は、
絶縁層上に導電層を有する部材の前記絶縁層を貫通する導電性突起を形成する工程と、
前記導電層をパターニングして電極部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
第１の実施形態に係る接続部材の要部断面拡大図である。 第１の実施形態に係る半導体装置の要部拡大断面図である。 図３（ａ）〜図３（ｆ）は、第２の実施形態に係る実装構造の製造工程の要部断面拡大図である。 図４（ａ）〜図４（ｃ）は、第２の実施形態に係る半導体装置の製造工程の要部断面拡大図である。
符号の説明
１ 絶縁性シート
１Ａ テーパー孔
２ 導電性突起
２Ａ 柱状部
２Ｂ テーパー部
２Ｃ 電極部
２Ｃ´ 電極層
３ 回路基板
３Ａ 接続端子
４ 半導体素子
４Ａ 接続端子
５Ａ 半田
５Ｂ 半田
６ めっきレジスト
６Ａ 孔
１０ 接続部材
２０ 半導体装置

Claims (10)

  1. 半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造であって、
    前記接続部材は、
    柱状部を有する導電性突起を有し、
    前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記半導体素子の接続端子の表面積より小さいことを特徴とする実装構造。
  2. 前記導電性突起は、更に、テーパー部、電極部を有し、
    前記テーパー部は、前記柱状部に接する端部から前記電極部に接続する端部に向けて小さくなる前記半導体素子の表面に水平な面で切った断面の断面積を有することを特徴とする請求項１に記載の実装構造。
  3. 前記導電性突起と前記半導体素子は半田により接続されていることを特徴とする請求項１又は請求項２に記載の実装構造。
  4. 前記導電性突起は、絶縁性シートに担持されていることを特徴とする請求項１乃至請求項３のいずれかに記載の実装構造。
  5. 前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記導電性部材の弾性率を前記半田の弾性率で除した値に反比例することを特徴とする請求項１乃至請求項４のいずれかに記載の実装構造。
  6. 前記絶縁性シートの熱膨張率は、前記半導体素子の熱膨張率と前記回路基板の熱膨張率との値の間にあることを特徴とする請求項１乃至請求項５のいずれかに記載の実装構造。
  7. 半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造の製造方法であって、
    前記接続部材を形成する工程と、
    前記接続部材と前記回路基板とを接続する工程と、
    前記接続部材と前記半導体素子とを接続する工程と、からなり、
    前記接続部材を形成する工程は、
    絶縁層上に導電層を有する部材の前記絶縁層を貫通する導電性突起を形成する工程と、
    前記導電層をパターニングして電極部を形成する工程と、
    を有することを特徴とする実装構造の製造方法。
  8. 半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造を有する半導体装置であって、
    前記接続部材は、
    柱状部を有する導電性突起を有し、
    前記半導体素子の表面に水平な面で切った前記柱状部の断面の断面積は、前記半導体素子の接続端子と前記柱状部との接触面積より小さいことを特徴とする半導体装置。
  9. 前記導電性突起は、更に、テーパー部、電極部を有し、
    前記テーパー部は、前記柱状部に接する端部から前記電極部に接続する端部に向けて小さくなる前記半導体素子の表面に水平な面で切った断面の断面積を有することを特徴とする請求項８に記載の半導体装置。
  10. 半導体素子の接続端子に接続部材を介して回路基板と電気的に接続する実装構造を有する半導体装置の製法方法であって、
    前記接続部材を形成する工程と、
    前記接続部材と前記回路基板とを接続する工程と、
    前記接続部材と前記半導体素子とを接続する工程と、からなり、
    前記接続部材を形成する工程は、
    絶縁層上に導電層を有する部材の前記絶縁層を貫通する導電性突起を形成する工程と、
    前記導電層をパターニングして電極部を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
JP2007039528A 2007-02-20 2007-02-20 実装構造、接続部材の製造方法、および半導体装置 Expired - Fee Related JP5119678B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007039528A JP5119678B2 (ja) 2007-02-20 2007-02-20 実装構造、接続部材の製造方法、および半導体装置
US12/068,593 US7791197B2 (en) 2007-02-20 2008-02-08 Semiconductor device, connecting member, method for manufacturing a semiconductor device and method for manufacturing a connecting member

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007039528A JP5119678B2 (ja) 2007-02-20 2007-02-20 実装構造、接続部材の製造方法、および半導体装置

Publications (2)

Publication Number Publication Date
JP2008205184A true JP2008205184A (ja) 2008-09-04
JP5119678B2 JP5119678B2 (ja) 2013-01-16

Family

ID=39705943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007039528A Expired - Fee Related JP5119678B2 (ja) 2007-02-20 2007-02-20 実装構造、接続部材の製造方法、および半導体装置

Country Status (2)

Country Link
US (1) US7791197B2 (ja)
JP (1) JP5119678B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015144159A (ja) * 2014-01-31 2015-08-06 日本航空電子工業株式会社 中継部材及び中継部材の製造方法
US9161438B2 (en) 2010-03-31 2015-10-13 Taiyo Yuden Co., Ltd. Stress buffer layer and method for producing same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5644264B2 (ja) * 2009-10-14 2014-12-24 富士通株式会社 半導体装置
US20120055706A1 (en) * 2010-09-03 2012-03-08 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
JP7266508B2 (ja) * 2019-10-21 2023-04-28 ルネサスエレクトロニクス株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151549A (ja) * 2000-11-09 2002-05-24 Nitto Denko Corp 異方導電性フィルム
JP2002313993A (ja) * 2001-04-18 2002-10-25 Casio Micronics Co Ltd 半導体装置およびその製造方法並びにその接合構造
JP2003017529A (ja) * 2001-04-25 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362370B2 (ja) 1998-05-14 2003-01-07 住友ベークライト株式会社 導電性ボール配列シートおよび導電性ボール配列シート製造装置
US6717066B2 (en) * 2001-11-30 2004-04-06 Intel Corporation Electronic packages having multiple-zone interconnects and methods of manufacture
US7097462B2 (en) * 2004-06-29 2006-08-29 Intel Corporation Patch substrate for external connection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151549A (ja) * 2000-11-09 2002-05-24 Nitto Denko Corp 異方導電性フィルム
JP2002313993A (ja) * 2001-04-18 2002-10-25 Casio Micronics Co Ltd 半導体装置およびその製造方法並びにその接合構造
JP2003017529A (ja) * 2001-04-25 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9161438B2 (en) 2010-03-31 2015-10-13 Taiyo Yuden Co., Ltd. Stress buffer layer and method for producing same
JP2015144159A (ja) * 2014-01-31 2015-08-06 日本航空電子工業株式会社 中継部材及び中継部材の製造方法

Also Published As

Publication number Publication date
JP5119678B2 (ja) 2013-01-16
US7791197B2 (en) 2010-09-07
US20080197492A1 (en) 2008-08-21

Similar Documents

Publication Publication Date Title
JP5500870B2 (ja) 接続端子付き基板及び電子部品のソケット等
JP4917874B2 (ja) 積層型パッケージ及びその製造方法
US9326372B2 (en) Semiconductor device manufacturing method and semiconductor mounting substrate
JP2017092094A (ja) 電子装置、電子装置の製造方法及び電子機器
JP4265607B2 (ja) 積層型電子部品および積層型電子部品の実装構造
JP5119678B2 (ja) 実装構造、接続部材の製造方法、および半導体装置
JP2004266074A (ja) 配線基板
JP2015015302A (ja) プリント配線板及びプリント配線板の製造方法
TW201528448A (zh) 配線基板及將半導體元件安裝至配線基板的安裝方法
TWI646639B (zh) 半導體封裝
JP2013030748A (ja) 電子部品
JP2005243761A (ja) 中継基板、中継基板付き樹脂製基板
JP5550102B2 (ja) 電子部品
JP2011061179A (ja) 印刷回路基板及び印刷回路基板の製造方法
JP2008047710A (ja) 半導体基板、半導体装置およびこれらの製造方法
JP2006093290A (ja) 半導体装置およびその製造方法ならびに電子機器
KR101148494B1 (ko) 접속금속층을 갖는 반도체 장치 및 그 제조방법
JP4802679B2 (ja) 電子回路基板の実装方法
JP6920611B2 (ja) 半導体装置及びその製造方法
JP6127403B2 (ja) 電子部品の実装方法及び中間シート
JP2008135483A (ja) 電子部品内蔵基板およびその製造方法
JP2006186094A (ja) 高信頼性プラスチック基板とその製造方法
JP2015159160A (ja) 配線基板及び接続構造
JP2004356619A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005011908A (ja) 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110816

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120822

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120925

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121008

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees