JP2008185444A - プリント基板検査装置 - Google Patents
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Abstract
【解決手段】被検査基板1の全検査ランドとそれに接続するテスト端子を持ち被検査基板1の上または下に位置させるテスタ回路基板24と、被検査基板1とテスタ回路基板24との間に介在し検査ランドとテスト端子間を導通状態にするとともに測定ポイントを変換する測定ポイント変換治具22と、テスト端子によって全検査ランドのうち一箇所の検査ランドのみに電気信号を与え他の検査ランドでの電気信号の有無を検出するテスタ回路と、を備え、テスタ回路は、電気信号を与える被検査プリント基板の検査ランドを切り換えながら他の検査ランドでの電気信号の有無を検出する動作を全検査ランドに渡って繰り返し、全検査ランド間の導通状態を検出してプリント基板パターンの切断と短絡を検査する。
【選択図】図1
Description
上記被検査プリント基板とテスタ回路基板との間に介在し上記検査ランドとテスト端子間を導通状態にするとともに測定ポイントを変換する測定ポイント変換治具と、
テスト端子を有しこのテスト端子によって全検査ランドのうち一箇所の検査ランドのみに電気信号を与え他の検査ランドでの電気信号の有無を検出するテスタ回路と、を備え、
上記テスタ回路は、電気信号を与える被検査プリント基板の検査ランドを切り換えながら他の検査ランドでの電気信号の有無を検出する動作を全検査ランドに渡って繰り返し、全検査ランド間の導通状態を検出することによってプリント基板パターンの切断と短絡の検査を行うことを最も主要な特徴とする。
(1)テスタ回路はFPGAのようなチップを用いて構成することができるので、装置が非常にコンパクトに、スマートに纏められる。従来の検査方式では、スキャナー、抵抗測定器、パーソナルコンピュータ(以下「PC」という)というような機能の異なる多くの機器から構成されており、それらを相互に接続するためにワイヤリング、コネクター等が必要であったが、本発明によれば、スキャナー、抵抗測定器、PCなどに代えてFPGAなどのチップで構成することができ、安価な検査装置を得ることができる。
(2)機能の異なる多くの機器を用いる必要がないため、信頼性が高くなり、メンテナンス性が改善される。また、経年的に生じ易いワイヤリング接続不良は、修理に多くの時間とコストがかかるが、本発明によれば、このような問題から解放される。
(3)被測定基板が大型になり、測定ポイントが増加した場合は、FPGAなどのチップを基板に追加増設できる構造とすることも可能であり、しかも測定装置に大幅な改造などの手間を掛けることなく、ワンタッチでチップを増設することができる。
(4)ストリップ形状のIP基板の検査装置は非常に小型なものでよく、所謂「デスクトップマシン」とすることも可能となり、装置の設置面積を削減できる効果がある。
(5)変換基板の製作が簡単になり、その費用を低減することができる。これによって、検査装置のユニバーサル化を図ることができる。
図1は本発明方式の概念説明図であり、図2は被測定プリント基板とテスタ部との接続関係を更に詳細に説明したものである。図1、図2において、符号1は被測定基板を示す。測定部であるテスタ回路基板24、34は図2に示すようにFPGA26を実装しており、被測定プリント基板1の測定ポイント27は変換基板22と2枚の異方性導電シート21,23を介してテスタ回路基板24接続される構造になっている。図2に示す実施例では、テスタ回路基板24に複数のFPGA26を実装しているが、FPGA26を1個のみ実装することもありえる。図1に示すように、被測定プリント基板1の直上および直下にテスタ回路基板24,34を配置し、テスタ回路基板24,34を回路網解析器として機能させ測定判定機能を有する構造としている。
本発明では、上記一つ目の方法と二つ目の方法を任意に組み合わせることにより、最適な検査システムを実現することができる。
導通テスト時には被検査基板であるIP基板41上面側に一斉導通短絡板45が移動し、かつIP基板41を、異方性導電シート43、変換基板42の介在のもとにテスタ部44に向かって押し付けた状態にする。この一斉導通短絡板45の用途は複数の測定ノードを一つのノードにするためものである。これで被検査基板41の上下面の導通を確認することができる。
S1:全ノードのスイッチをoffして、プルアップ抵抗(図4の符号36)を介して電圧を印加する。
S2:一つだけスイッチをonするノードを決定する。どのグループにも属していないノードのうちで最も若い番号のノードに決める。
S3:そのノードスイッチをonする。全ノードの電圧が安定するまでほんの僅かな時間タイムラグを設ける。
S4:電源電圧の1/2を閾値として、1/2以下は0、1/2以上は1として全電圧を読む。
S5:電圧0ならば、そのノードはスイッチonしたノードと同一グループに属するから、そのグループ番号とフラグ=1をGPMに書き込む。
S6:S2に戻って次にスイッチonするノードを決める。GPMを読み出してフラグ=0の最も若いアドレスをスイッチonするノードとする。
S7:GPMの全アドレスのフラグ=1となれば終了。
以下に説明する内容の前提として、測定ノード数を128個と想定した。実際はその数十倍以上存在するケースもある。このことに対しての対策は別途説明する。
・導通のあるノードを纏めて一つのグループとして番号付けをし、全ノードの導通状態を調べながらグループ番号を付与してゆく。
・メモリーアドレスはノード番号で、データは登録済みフラグ1bitとグループ番号である。
・例えば、検査ノードが128個あれば、アドレスは0〜127で、グループ番号は全ノードがそれぞれ独立した孤立パターンの場合に最も多くなり、0〜127の7bitになり、よってデータはフラグ1bitを含めて8bitとなる。
・例えば、#3ノード、#4ノード、#100ノードが導通していてグループ番号が2なら、アドレス3,4,100のデータはフラグ1bitを含めて130となる。
ODR[open drain with pull−up register]:128個あるFPGAの入出力端子で、テスタの検査端子として被検査プリント基板の検査ノードと接続され、検査ノードを電圧印加またはGNDにスイッチonするオープンドレーンドライバーで次に説明するVSCと接続されている。
VSC[voltage sense circuit]:電圧検出機能を持った入力回路で、ODRと接続されていて、閾値以上で1、未満で0を出力する。
GPM[group memory]:ノード番号をアドレス、グループ番号をデータとして記憶するメモリーである。ノード数は128だから、7bitでノード番号は0〜127である。データは8bitで、最上位の1bitは該ノードがグループ登録済みであれば1、未登録であれば0で、以下の7bitは0〜127のグループ番号を示す。
NC[node counter]:ノード番号を示す7bitのカウンターである。
GC[group counter]:グループ番号を示す7bitのカウンターである。
SAR[switch address register]:スイッチonするODRの番号をNCから受けて保持する7bitのレジスタである。
dec1[decoder1]:SARが最後のノード番号127を示していることを検出するデコーダーである。
dec2[decoder2]:SARの保持する7bitの番号を128個のODRに割振るデコーダーである。
dec3[decoder3]:NCが最後のノード番号127を示していることを検出するデコーダーである。
Mux[multiplexer]:128ノードの電圧検出回路の出力をNCによって選択するマルチプレクサである。
CONT[controller]:コンピュータあるいは押しボタンスイッチ等から動作開始指令を受けて、上記回路の各部を制御して、ネットリスト生成までの行動を実行するシーケンサーである。
0 [idling]:待機状態。外部のコンピュータあるいは押しボタンスイッチ操作などによって、ネットリスト生成開始指示を受けると次の1[clear GPM]へ進む。指示がなければこの状態にとどまる。
1 [clear GPM]:GPMデータを全て0にする。GCとNCを0(クリアー)してから、NCを+1としながらNC=127をdec3で検出するまでGPMに0を書き込み続ける。
2 [read and test GPM]:GNDすべきノードを探してそのノードをGNDにスイッチする。
GPMのデータの最上位が0なら、そのノードは初期状態=未書き込み(=未グループ登録)だから、GNDすべきノードである。最上位が1なら既に書き込み済み(=グループ登録済み)だからGNDして他のノードとの導通を調べる必要はない。
NC=0から+1カウントアップして最上位=0となったらカウントアップを停止してその時のNCをSARにロードする。SARにロードされたNC値は未書き込みのノード番号であるから、これをdec2でデコードしてODRによって該ノードをGNDにスイッチする。
NC=127まで最上位=1だったら、既に全ノードの書き込みが終了しているので、GPM上にネットリストが生成されているので0[idling]に戻る。
3 [delay]:ノードをGNDしてから全ノードの電圧を検出するまで一定時間待つ。
一つのノードをGNDするとそのノードと導通ある全ノードはプルアップ抵抗を通してGND電位になる。電圧検出にはODRの遅延時間と、プリント基板のパターンをGND電位が伝わる伝送時間、反射による振動、などの影響が無視できる程度になるまで時間が必要となる。
例えば、パターン長さが1メートルでは伝送時間を4ns、反射4回として16ns、これにODRの遅延時間を5nsとして、それに余裕を見て、50ns程度の待ち時間となる。
4 [sense V]:ノード電圧を調べ、0なら同一グループとしてGPMに書き込む、1なら書き込まない。動作2におけるNCによってMuxで選択されたノード電圧を調べる。0ならGPMへ書き込むために5[read and write GPM]へ、1なら書き込まずNC値を調べる6[test NC]へ移る。
5 [read and write GPM]:電圧0のノードについて、GPMを読み出し、未書き込みならば書き込む。2[read and test GPM]と同様にGPMを読み出して最上位が0なら未書き込みなので、GPMにグループ番号を書き込む。データは最上位=1、以下7bit=GCとして書き込む。
6 [test NC]:NCが最終127に達したかどうかを調べて、127でなければ+1カウントアップして4[sense V]へ戻り、127なら電圧0の全ノードのGPMへの書き込みは終了したので、次のグループを調べるため、7[test SAR and inc GC]へ移る。
7 [test SAR and inc GC]:GNDするノードが最終値の127に達していれば、全ノードの書き込みが終了し、GPM上にネットリストが生成されているので0に戻る。127未満ならグループ番号を+1カウントアップして2に戻る。
(1)完全に良品と判断している基板を始めに測定し、それをマスターデータとする方法、
(2)プリント基板設計CADソフトから出力されるネットリストを基に外部で作成し、それをマスターデータとする方法、
がある。本発明では上記二通りのいずれを採用してもよい。被検査プリント基板から生成されたネットリストとマスターデータとを比較して、一致なら合格、不一致なら不合格となる。
A:GPM0には良品プリント基板を既述の方法によって検査・生成した結果を正常としたネットリストを書き込む。
B:GPM0には外部(例えばコンピュータ)から書き込まれた正常ネットリストを書き込む。
C:GPM0はFPGA内部には持たないで、例えばコンピュータなどの外部に予め用意しておき、GPM1のデータを外部に送信して、外部で両者の比較判定をする。
いずれの場合の方法も実用上問題ない。任意にして採用すればよい。
1:128個の検査端子・・tp0〜tp127
これは被検査プリント基板の検査ノードに接続される端子である。
2:通信入力端子・・コマンド信号CMおよび確認信号ACKを入力する部分である。
互いに隣接するFPGAはCM信号端子とACK信号端子で接続されている。一つのFPGAから送信された信号CM,ACKは隣のFPGAに入力されるデージーチェーン接続となっていて、隣接するFPGA間では送信側を上流、受信側を下流と呼ぶが、円形一巡接続なので、アプリオリには最上流、最下流は存在しない。
3:検査開始指令入力端子・・S端子
このS端子は検査開始信号Sを入力する端子である。このS信号を任意のFPGAに与えると、このFPGAがこの時点で最上流となって検査が開始される。検査終了までこのFPGAが最上流である事が維持される。最上流FPGAをFPGAsと呼ぶ。S信号はどれか一つのFPGAに与えられねばならず、二つ以上のFPGAに与えられてはならない。
4:検査終了フラグ送信端子・・E端子
検査終了時には最上流のFPGAのE端子に終了フラグ信号が送信される。
5:正常表示送信端子
この端子からフラグが送信される場合は合格品である。
6:不良表示送信端子
この端子からフラグが送信される場合は不合格品である。
1.コマンド信号は、検査開始STR、駆動増加NSI、駆動終了NSE、検査終了ENDがある。これを4本の個別の信号線とするか、2本の2ビットでコード化するか、1本で直列コード化するかは任意である。確認信号は受信コマンドに対する処理の終了を知らせるものである。
2.Sを与えられたFPGAは最上流FPGAsとなって自己のGPMに0を書き込み開始し、同時にSTAコマンドを送信する。
3.下流FPGAはSTA信号を受信すると、自己のGPMに0を書き込み開始し、書き込みが完了するとACKを送信する。
4.FPGAsはACKが戻って来たら全FPGAのGPMがクリアーされたと認識して、自己のtp0をスイッチonしてからNSIを送信する。自己の検査端子をスイッチonしているFPGAはマスターと呼ぶ。この時点ではFPGAsがマスターである。マスター以外のFPGAをスレーブと呼ぶ。
5.FPGAsはnp1〜np127のうちで検出電圧0の検査端子はnp0と導通ありと認識してGPMの該端子アドレスにグループ番号=0、フラグ=1を書き込む。
6.NSIを受信した全スレーブは自己の検査端子のうちで検出電圧0の検査端子はFPGAsのtp0と導通ありと認識して、自己のGPMの該端子アドレスにグループ番号=0、フラグ=0を書き込む。
7.FPGAsはACKを受信するとグループカウンタを+1をしてNSIを停止する。
8.スレーブはNSIが停止されるとACK送信を停止する。
9.FPGAsはACKの停止を受信すると、次にスイッチonする検査端子をGPMから読み出して探索する。GPMをアドレス0〜127に向かって順次読み出して、フラグ=0のアドレスが見つかれば、それが次にスイッチonするべき検査端子である。
10.スイッチonしてからNSIを送信する。
11.NSIを受信したスレーブはグループカウンタを+1をしてから上記6と同様に実行する。
12.FPGAsはこのあと上記4に戻って9まで同様の動作を繰り返す。上記9でフラグ=0のアドレスが見つからない場合は、tp0〜tp127全てが書き込み済みであるからFPGAsがマスターであることを終了する。
13.FPGAsがマスターであることを終了した場合はNSEを送信する。
14.NSEを受信したFPGAは次に自分がマスターであることを認識する。NSEは出力したFPGAに隣接する下流のFPGAだけ受信するので、他のFPGAはスレーブのままである。
15.マスターとなったFPGAは上記4〜11を実行する。
16.上記を繰り返してマスターが下流に移動してゆく。
17.FPGAsがNSEを受信したら、全FPGAがマスタデーであったことを終了したことになるから、これで検査は終了し、各FPGAには検査の結果得られたネットリストが生成されている。これをEND送信し、検査終了フラグEを送信する。
S60:被検査プリント基板の読み込みを開始する。
S61:全G/Vスイッチ(グランドスイッチおよび電圧付加スイッチ)をoffして、全ノード電圧を不安定状態にする。
S62:一つだけG/Vスイッチを交互にonするノードを決定する。どのグループにも属していないノードの中から最も若い番号のノードに決める。
S63:そのノードのG/Vスイッチを交互にonする。
S64:全ノードの電圧を測定する。
S65:G/Vスイッチと同じ電圧パターンが検出されたノードはnと同一グループに属するものとしてメモリーに書き込む。
S66:S22に戻って次にG/Vスイッチを交互にonするノードを決める。
S67:全ノードがグループに登録されている状態となれば終了。
21 異方性導電シート
22 測定ポイント変換治具
23 異方性導電シート
24 テスタ回路基板
26 FPGA
27 測定ポイント
28 変換後グリッド位置
29 グッリト゛パターン位置
31 異方性導電シート
32 測定ポイント変換治具
33 異方性導電シート
34 テスタ回路基板
36 プルアップ抵抗
37 グランドスイッチ
38 検出回路
39 被検査プリント基板の回路パターン
40 検査ノードと検査端子の接触点
Claims (6)
- 被検査プリント基板の全検査ランドとそれに接続するテスト端子を持ち被検査プリント基板の上または下に位置させるテスタ回路基板と、
上記被検査プリント基板とテスタ回路基板との間に介在し上記検査ランドとテスト端子間を導通状態にするとともに測定ポイントを変換する測定ポイント変換治具と、
テスト端子を有しこのテスト端子によって全検査ランドのうち一箇所の検査ランドのみに電気信号を与え他の検査ランドでの電気信号の有無を検出するテスタ回路と、を備え、
上記テスタ回路は、電気信号を与える被検査プリント基板の検査ランドを切り換えながら他の検査ランドでの電気信号の有無を検出する動作を全検査ランドに渡って繰り返し、全検査ランド間の導通状態を検出することによってプリント基板パターンの切断と短絡の検査を行うプリント基板検査装置。 - テスタ回路は、電気信号を与える信号送出機能と電気信号の有無を検出する信号検出機能を併せ持つテスト端子を検査ランド数以上有し、全検査ランド間の導通状態を記憶するメモリーを有し、複数メモリー間でのデータの一致を検査する論理機能と、メモリー内容を外部へ送出する信号送出機能を備えている請求項1記載のプリント基板検査装置。
- 信号送出機能として電源電圧に接続されたプルアップ抵抗と接地へのスイッチ機能を持つソース接地オープンドレーンの駆動回路と、信号検出機能として高入力インピーダンスで閾値を有する電圧検出回路、を持ち、
上記電圧検出回路は、任意の検査ランド一箇所のオープンドレーン駆動回路をオンして接地し、他の検査ランドをオフしてプルアップ抵抗を介し電源電圧を印加して全検査ランドの電圧を検出するように構成され、
オープンドレーン駆動回路をオンして接地させた検査ランドと導通状態にある全検査ランドの電圧は接地レベルに近い低電圧となり、上記ランドと非導通状態にある検査ランドの電圧はプルアップ抵抗による僅かな電圧降下のみによる電源電圧に近い高電圧となるという電子回路理論により、電圧検出回路で検出される電圧の高低によって接地オンした検査ランドと他の全検査ランドとの導通と非導通の状態を知り、接地オン検査を全検査ランドにつき繰り返し行なうことにより全検査ランド間の導通と非導通を知る請求項2記載のプリント基板検査装置。 - 信号送出機能として電源電圧または接地電位のいずれかへのスイッチがオンとなるイネーブル状態と、どちらのスイッチもオフするディスエーブル状態を持つ3ステートのコンプリメンタリ駆動回路と、信号検出機能として高入力インピーダンスで閾値を有する電圧検出回路、を持ち、
上記電圧検出回路は、任意の検査ランド一箇所のコンプリメンタリ駆動回路をイネーブル状態として電源電圧と接地電位へ交互にオンさせ、他の検査ランドの3ステート駆動回路をディスエーブル状態として、全検査ランドの電圧を検出するように構成され、
電源電圧と接地電位へ交互にオンされるイネーブル状態の検査ランドと導通状態にある全検査ランドでは駆動回路によって交互にオンさせた電源電圧と接地電位と同一の時系列パターンの電位が現れ、上記ランドと非導通状態にある検査ランドの電圧は、ディスエーブルされたコンプリメンタリ駆動回路に接続されていることによって上記交互の時系列パターとは相関のない不定電位となり、駆動パターンと電圧検出回路で検出される電圧の時系列パターンの一致あるいは不一致によってイネーブル状態の検査ランドと他の全検査ランドとの導通と非導通の状態を知り、イネーブル検査ランドを全検査ランドにつき繰り返し行なうことにより全検査ランド間の導通と非導通の状態を知る請求項2記載のプリント基板検査装置。 - 請求項3又は4記載のプリント基板検査装置において、請求項3又は4に記載されているテスタ回路と同一構造を持つ複数のFPGA(Field Programmable Gate Array)又はASIC(特定用途向け集積回路)からなるチップに分割し、隣接するチップ間を、検査開始信号、駆動増加信号、駆動終了信号、検査終了信号、の制御信号とそれぞれの信号に対する確認応答信号を伝送するプリント基板検査装置。
- テスト端子と検査ランドの接続後に良品プリント基板から収集したネットリストと被検査プリント基板から収集したネットリストをそれぞれ別のメモリーに記憶させた、両者の比較よって被検査プリント基板の良否判定をすることにより、
全テスト端子数≧全検査ランド数
の条件を満たせば、検査チップの個々のテスト端子と被検査プリント基板の個々のランドとの接続を予め決定することなくプリント基板の良否判定をする請求項6記載のプリント基板検査装置。
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