JP2008166778A - フラッシュメモリ素子の誘電体膜形成方法 - Google Patents

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Abstract

【課題】フラッシュメモリのカップリング比を増加させ、漏洩電流特性を改善して素子の信頼性を改善し得るフラッシュメモリ素子の誘電体膜形成方法を開示する。
【解決手段】フラッシュメモリ素子のフローティングゲートとコントロールゲート間誘電体膜の形成工程時にナノミックス方式を用いて第1の酸化膜１０３、及びTiO2からなる群から選択された１又は複数の酸化物とAl2O3との混合物で形成する高誘電体膜１０４、第2の酸化膜１０５で構成された誘電体膜を形成する。
【選択図】図３

Description

本発明は、フラッシュメモリ素子の誘電体膜形成方法に関するものであり、特に信頼性が向上したフラッシュメモリ素子の誘電体膜形成方法に関するものである。
フラッシュメモリ素子のONO誘電体膜、即ち、酸化膜、シリコン窒化膜及び酸化膜が順次積層された構造の誘電体膜は、フラッシュメモリ素子の動作時にデータを格納するフローティングゲートとコントロールゲートとの間の絶縁膜として用いられている。
一方、カップリング比(Coupling Ratio)を増加させるためには、フローティングゲートの電極面積を増加させる方法と誘電体膜であるフローティングゲートとコントロールゲートとの間の絶縁膜厚さを減らす方法、高誘電率の誘電体膜を用いる方法がある。
ディーラム(DRAM; Dynamic Random Access Memory)素子においてキャパシタの場合、シリンダ型やピン型のような3次元的構造をキャパシタに適用することにより、キャパシタの電極面積を増加させることができるが、フラッシュメモリ素子の場合には、構造的にフローティングゲートにこれを適用し難いという面がある。誘電体膜の膜厚を減らす方法は、現在、その厚さを減らす限界に到達した実情であり、高誘電率の誘電体膜を用いる方法は、新たな誘電物質を開発しなければならないという困難を有している。
本発明がなそうとする技術的課題は、フラッシュメモリ素子の誘電体膜の形成工程時に第1の酸化膜、高誘電体膜、第2の酸化膜で構成された誘電体膜を形成することにより、フラッシュメモリ素子の漏洩電流特性を改善し、素子の信頼性を改善し得るフラッシュメモリ素子の誘電体膜形成方法を提供することにある。
本発明の一実施例によるフラッシュメモリ素子の誘電体膜形成方法は、半導体基板上にトンネル酸化膜、及びフローティングゲート用導電膜を形成する段階と、上記フローティングゲート用導電膜、及び上記トンネル酸化膜をパターニングする段階と、パターニングされた上記フローティングゲート用導電膜を含む全体構造上に第1の酸化膜、高誘電体膜、及び第2の酸化膜を順次積層する段階、及び上記第2の酸化膜を含む全体構造上にコントロールゲート用導電膜を形成する段階を含む。
上記フローティングゲート用導電膜は、不純物が含んでいない非晶質ポリシリコン膜と不純物が含まれたポリシリコン膜で構成された二重膜で形成する。上記フローティングゲート用導電膜は、CVD方式を用いて500〜2000Åの厚さで蒸着する。上記第1の酸化膜は、HTO方式を用いて10〜50Åの厚さで形成する。
上記高誘電体膜はALD方式を用いて形成し、上記高誘電体膜はナノミックス(nano-mixed)方法で形成し、上記高誘電体膜はHfO2、ZrO2、La2O3、Ta2O5、Y2O3、及びTiO2からなる群から選択された１又は複数の酸化物とAl2O3との混合物で形成し、上記高誘電体膜は上記HfO2、上記ZrO2、上記La2O3、上記Ta2O5、上記Y2O3、及び上記TiO2からなる群から選択された１又は複数の酸化物と上記Al2O3との比率を9:1〜2:1として形成する。上記高誘電体膜は30〜500Åの厚さで形成し、上記高誘電体膜はイン・サイュ(in-situ)方式で蒸着して非晶質膜で形成する。
上記第2の酸化膜は、HTO方式を用いて10〜50Åの厚さで形成し、上記コントロールゲート用導電膜は、CVD方式を用いて500〜2000Åの厚さのポリシリコン膜で形成する。
本発明の一実施例によれば、フラッシュメモリ素子の誘電体膜の形成工程時に第1の酸化膜、高誘電体膜、第2の酸化膜で構成された誘電体膜を形成することにより、フラッシュメモリ素子の漏洩電流特性を改善して素子の信頼性を改善し得る。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示された実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
図１〜図３は、本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための素子の断面図である。
図１を参照すれば、半導体基板(100)上にトンネル酸化膜(101)、フローティングゲート用導電膜(102)を順次形成する。フローティングゲート用導電膜(102)は、不純物が含んでいない非晶質ポリシリコン膜と不純物が含まれたポリシリコン膜で構成された二重膜で形成することが望ましい。フローティングゲート用導電膜(102)は、CVD方式を用いて500〜2000Åの厚さで蒸着することが望ましい。その後、ハードマスクを用いたエッチング工程において上記フローティングゲート用導電膜(102)、及びトンネル酸化膜(101)を順次エッチングしてパターニングする。
図２を参照すれば、パターニングされたフローティングゲート用導電膜(102)を含む全体構造上に第1の酸化膜(103)及び高誘電体膜(104)を順次形成する。第1の酸化膜(103)は、HTO方式で形成することが望ましい。第1の酸化膜(103)は、10〜50Åの厚さで形成することが望ましい。高誘電体膜(104)は、ナノミックス(nano-mixed)方法で蒸着することが望ましく、ナノミックス方法は、ステップカバリッジ(step coverage)に優れたALD蒸着方式を用いて形成される結晶サイズをナノスケール単位で形成することが望ましい。ナノミックス方法は、電流特性に優れたHfO2、ZrO2、La2O3、Ta2O5、Y2O3、及びTiO2からなる群から選択された１又は複数の酸化物とAl2O3との混合物で高誘電体膜(104)を形成することが望ましい。ナノミックス方法は、HfO2、ZrO2、La2O3、Ta2O5、Y2O3、及びTiO2からなる群から選択された１又は複数の酸化物とAl2O3との比率を9:1〜2:1にして形成することが望ましい。高誘電体膜(104)は、30〜500Åの厚さで形成することが望ましい。HfO2、ZrO2、La2O3、Ta2O5、Y2O3、及びTiO2からなる群から選択された１又は複数の酸化物とAl2O3との混合物をイン・サイュ(in-situ)方式で蒸着することにより、非晶質の高誘電体膜(104)を形成することができる。このように形成された高誘電体膜(104)は、高温の熱処理を実施して形成されたクリスタルラインより漏洩電流特性に優れてフラッシュメモリ素子の信頼性を向上させることができる。
図３を参照すれば、高誘電体膜(104)を含む全体構造上に第2の酸化膜(105)及びコントロールゲート用導電膜(107)を順次形成する。第2の酸化膜(105)は、HTO方式で形成することが望ましい。第2の酸化膜(105)は、10〜50Åの厚さで形成することが望ましい。誘電体膜(106)は、第1の酸化膜(103)、高誘電体膜(104)、第2の酸化膜(105)で構成される。コントロールゲート用導電膜(107)は、不純物が含まれたポリシリコン膜で形成することが望ましい。コントロールゲート用導電膜(107)は、CVD方式を用いて500〜2000Åの厚さで蒸着することが望ましい。
図４Ａ及び図４Ｂは、図２に示された高誘電体膜(104)を形成する方法を説明するためのガス混合量と誘電定数の関係グラフとガスの注入順序図である。
図４Ａ及び図４Ｂを参照すれば、高誘電体膜(104)の誘電率は、HfOガスとAlOガスの混合比率により調節可能であり、ナノミックス方式の高誘電体形成方法は、Hf、O3、Al、O3ガスを順次注入して形成する。
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものでないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための素子の断面図である。 本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための素子の断面図である。 本発明の一実施例によるフラッシュメモリ素子の素子分離膜形成方法を説明するための素子の断面図である。 図２に示された高誘電体膜を形成する方法を説明するためのガス混合量と誘電定数の関係グラフと混合ガスの注入順序図である。 図２に示された高誘電体膜を形成する方法を説明するためのガス混合量と誘電定数の関係グラフと混合ガスの注入順序図である。
符号の説明
100 :半導体基板
101 :トンネル酸化膜
102 :フローティングゲート用導電膜
103 :第1の酸化膜
104 :高誘電体膜
105 :第2の酸化膜
106 :誘電体膜
107 :コントロールゲート用導電膜

Claims (12)

  1. 半導体基板上に、トンネル酸化膜、及びフローティングゲート用導電膜を形成する段階;
    上記フローティングゲート用導電膜、及び上記トンネル酸化膜をパターニングする段階;
    パターニングされた上記フローティングゲート用導電膜を含む全体構造上に第1の酸化膜、高誘電体膜、及び第2の酸化膜を順次積層する段階;及び
    上記第2の酸化膜を含む全体構造上にコントロールゲート用導電膜を形成する段階を含むフラッシュメモリ素子の誘電体膜形成方法。
  2. 上記フローティングゲート用導電膜は、不純物が含んでいない非晶質ポリシリコン膜と不純物が含まれたポリシリコン膜で構成された二重膜で形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  3. 上記フローティングゲート用導電膜は、CVD方式を用いて500〜2000Åの厚さで蒸着する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  4. 上記第1の酸化膜は、HTO方式を用いて10〜50Åの厚さで形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  5. 上記高誘電体膜は、ALD方式を用いて形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  6. 上記高誘電体膜は、ナノミックス(nano-mixed)方法で形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  7. 上記高誘電体膜は、HfO2、ZrO2、La2O3、Ta2O5、Y2O3、及びTiO2からなる群から選択された１又は複数の酸化物とAl2O3との混合物で形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  8. 上記高誘電体膜は、上記HfO2、上記ZrO2、上記La2O3、上記Ta2O5、上記Y2O3、及び上記TiO2からなる群から選択された１又は複数の酸化物と上記Al2O3との比率を9:1〜2:1として形成する請求項７に記載のフラッシュメモリ素子の誘電体膜形成方法。
  9. 上記高誘電体膜は、30〜500Åの厚さで形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  10. 上記高誘電体膜は、イン・サイュ(in-situ)方式で蒸着して非晶質膜で形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  11. 上記第2の酸化膜は、HTO方式を用いて10〜50Åの厚さで形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
  12. 上記コントロールゲート用導電膜は、CVD方式を用いて500〜2000Åの厚さのポリシリコン膜で形成する請求項１に記載のフラッシュメモリ素子の誘電体膜形成方法。
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