JP2008166388A - 電極回路付キャパシタ層形成材の製造方法 - Google Patents

Abstract

【課題】プリント配線板のキャパシタ層を構成するために用いる電極回路付キャパシタ層形成材に対し、ブラスト処理を用いて、上部電極間に露出した誘電層を除去しても、キャパシタ品質の変化が少ない製造方法を提供する。
【解決手段】上記課題を達成するため、誘電体層の片面に仮上部電極回路を備え、他面側に下部電極回路用の導電体層を備え、仮上部電極回路と仮上部電極回路との間に誘電体層が露出した状態の第１仮上部電極回路付キャパシタ層形成材を準備し、この第１仮上部電極回路と第１仮上部電極回路との間に露出した誘電体層をブラスト処理を用いて除去した第２仮上部電極回路付キャパシタ層形成材を得て、当該第２仮上部電極回路付キャパシタ層形成材の第２仮上部電極回路の外周縁端部をエッチング除去して上部電極回路とすることを特徴とした電極回路付キャパシタ層形成材の製造方法等を採用する。
【選択図】なし

Description

本件出願に係る発明は、電極回路付キャパシタ層形成材の製造方法、その製造方法を用いて得られた電極回路付キャパシタ層形成材及びその電極回路付キャパシタ層形成材を用いて得られた内蔵キャパシタ層を備える多層プリント配線板に関する。

従来から、内蔵キャパシタ層を備える多層プリント配線板は、その内層に位置する絶縁層のうちの１以上の層を誘電体層として用い、その誘電体層の両面に、キャパシタ回路としての上部電極、及び、下部電極が対向する構造をとってきた。従って、このようなキャパシタ回路は、内蔵キャパシタ回路と称されることもある。

このような、内蔵キャパシタ層を備える多層プリント配線板の製造には、図１（ａ）に示すような、誘電体層３の片面側に上部電極回路２ａ備え、他面側に下部電極回路用の導電体層４を備える電極回路付キャパシタ層形成材１０を、そのまま使用して来た。この電極回路付キャパシタ層形成材１０は、上部電極回路２ａを形成した領域以外の部位で誘電体層が露出し、その全面に亘って誘電体層が存在する状態のものである。従って、この電極回路付キャパシタ層形成材１０を、通常の内蔵キャパシタ層を備える多層プリント配線板の製造方法で用いると、内蔵キャパシタ層の全面に亘って誘電体層３が存在する多層プリント配線板になる。このような多層プリント配線板は、キャパシタ回路以外の電源ライン、信号ラインの近傍にも誘電体層が存在することになり、信号の伝送時に浮遊容量が大きくなるという問題があった。また、この誘電体層部分があると、インダクタ等の他の回路素子を埋め込もうとしても埋め込めない場合があり、回路設計に一定の制約を受け、回路設計の自由度が損なわれていた。

そこで、当業者間では、誘電体層を必要な部位にのみ形成する方法が研究されてきた。例えば、特許文献１には、内層用配線板表面の絶縁層を開口処理して、その部位に高誘電材料を埋め込む技術が開示されている。そして、特許文献２には、ガラス基板上に剥離用のＡｌ膜を形成後コンデンサーの上部電極となる金属膜、誘電体膜、下部電極となる金属膜を順に形成し、下部電極となる金属膜上にエッチング用のマスクを形成し、下部電極用金属膜、誘電体、上部電極用金属膜のエッチングを行う方法が開示されている。そして、エッチング用のマスクには有機レジスト膜のコーティング、テープの貼り付け、金属マスクなどを用い、エッチングはサンドブラスト法、ドライエッチング法、ウェットエッチング法のいずれかを用いるとしている。そして、このようにして形成したキャパシタ回路の層を、内層コア材表面に転写して内蔵キャパシタ層を備える多層プリント配線板を得ている。また、特許文献３には、スクリーン印刷法で、誘電体フィラーを含有したペーストを印刷する方法が開示されている。

確かに、特許文献１〜特許文献３に開示された発明を用いれば、不要部に誘電体層が残留した状態は解消できる。しかしながら、誘電体層の膜厚均一性に欠けたり、転写や、スクリーン印刷する際の位置精度に問題が生じる等から、出来上がった内蔵キャパシタ層を備える多層プリント配線板のキャパシタ容量にはバラツキが大きい。

また、誘電体の埋め込みやスクリーン印刷によるキャパシタの形成方法を採用した場合、その製造位置精度に問題があると、形成した上部電極と下部電極との位置関係にズレが生じ、キャパシタの電気容量を直接左右する表面積（実効面積）が減少する可能性が高くなり、工程の管理も複雑で、生産歩留りの向上が困難であった。そして、このような方法を用いて得られた多層プリント配線板の内蔵キャパシタの容量や耐電圧検査は、最終製品で行わざるを得ないものである。

そこで、両面導電体層張り誘電体等を用い、上部電極回路の形成後に、上部電極回路と上部電極回路との間に露出した不要な誘電体層を除去し、同時に良好なキャパシタ回路の位置精度を得ることの出来るキャパシタ層形成材の製造方法が提案されてきた。例えば、特許文献２には、両面導電体層張り誘電体等を用いて上部電極回路を形成し、上部電極回路と上部電極回路との間に露出した不要な誘電体層を除去するためブラスト法を採用する技術が開示されている。

特開平０９−１１６２４７号公報 特開２０００−３２３８４５号公報 特開平０８−１２５３０２号公報 ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ ８７，１３２９０２（２００５），「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｓｏｌ−ｇｅｌ ｄｅｒｉｖｅｄ Ｃａ ｍｏｄｉｆｉｅｄ ＰｂＺｒ０．５２Ｔｉ０．４８Ｏ３ ｆｉｌｍｓ」，Ｓ．Ｅｚｈｉｌｖａｌａｖａｎ ａｎｄ Ｖｉｃｔｏｒ Ｄ．Ｓａｍｐｅｒ

しかしながら、上記特許文献２に記載されているように、ブラスト法を採用して不要な誘電体層の除去を行うと、上部電極形成面に対するブラスト粒子の衝突により、上部電極回路の外周縁端部と、その下に存在する誘電体層の外周縁端部との双方が顕著に損傷を受ける場合がある。

このブラスト処理を用いた場合の問題は、上部電極回路と下部電極との間でのショート現象が発生しやすくなる。即ち、上部電極形成面に対し、ブラスト粒子を衝突させると、如何にブラスト条件を調整しても、上部電極回路の外周縁端部が塑性変形して、伸びてしまう現象が起こる場合がある。例えば、図１（ｂ）に示すように、ブラスト処理後の上部電極回路（図１（ｂ）では、第２仮上部電極２ｂである。）の外周縁端部が塑性変形して展延して伸びて塑性変形部５が形成されると、その上部電極回路２の塑性変形部５が、誘電層３を除去して露出した下部電極用の導電体層４と接触してショートする。このショート現象が発生すると、キャパシタ回路として機能しないため、多層プリント配線板としての品質が大きく低下する。また、ショート現象の発生に至らなくとも、上部電極回路の周辺部に一定の塑性変形を起こすため、キャパシタ回路としての性能のバラツキが大きくなる。

以上のことから理解できるように、前記ブラスト処理は、上部電極間に露出した誘電層を簡便且つ確実に除去できる方法であり、その利用は促進したい。しかし、その結果、得られる電極回路付キャパシタ層形成材の製造歩留りが低下することは避けたいという要求が存在した。

そこで、本件発明者等は鋭意研究の結果、以下に述べる電極回路付キャパシタ層形成材の製造方法を採用することで、ブラスト処理を用いて誘電層を除去しても、上部電極回路と下部電極回路との間で発生するショート現象の発生率を著しく低減できることに想到したのである。即ち、以下の製造方法を用いて電極回路付キャパシタ層形成材を得ると、誘電体層を除去する工程でブラスト法用いて上部電極回路の塑性変形が発生しても、上部電極回路と下部電極回路との間で発生するショート現象を効果的に回避できる。従って、この電極回路付キャパシタ層形成材を用いることで、優れた特性を有する内蔵キャパシタ層を備える多層プリント配線板の提供ができる。

本件発明に係る電極回路付キャパシタ層形成材の製造方法： 本件発明に係る電極回路付キャパシタ層形成材の製造方法は、以下に示す工程ａ〜工程ｃを含むことを特徴としている。なお、本件発明では、この誘電層を除去するためのブラスト処理が終了した後の第１仮上部電極回路を、第２仮上部電極回路と称して区別する。

工程ａ： 誘電体層の片面に第１仮上部電極回路を備え、他面側に下部電極回路用の導電体層を備え、第１仮上部電極回路と第１仮上部電極回路との間に誘電体層が露出した状態の第１仮上部電極回路付キャパシタ層形成材の準備工程。
工程ｂ： 前記第１仮上部電極回路と第１仮上部電極回路との間に露出した誘電体層をブラスト処理を用いて除去して第２仮上部電極回路を備える第２仮上部電極回路付キャパシタ層形成材を得る誘電体層除去工程。
工程ｃ： 前記第２仮上部電極回路付キャパシタ層形成材の第２仮上部電極回路の外周縁端部をエッチング除去して上部電極回路を形成する上部電極形成工程。

そして、前記工程ａの第１仮上部電極回路付キャパシタ層形成材には、最終的に得られる上部電極回路の平面サイズを基準として、その上部電極回路の外周縁端部から２０μｍ〜１ｍｍ広い平面サイズの第１仮上部電極回路を備えるものを用いることが好ましい。

また、前記工程ｃのエッチング加工は、液体レジストを用いてエッチングレジストパターンを形成することが好ましい。

本件発明に係る電極回路付キャパシタ層形成材： 本件発明に係る電極回路付キャパシタ層形成材は、前記製造方法で得られた電極回路付キャパシタ層形成材であることを特徴とする。

本件発明に係る内蔵キャパシタ層を備える多層プリント配線板： 本件発明に係る内蔵キャパシタ層を備える多層プリント配線板は、前記電極回路付キャパシタ層形成材を用いた内蔵キャパシタ層を備える多層プリント配線板であることを特徴とする。

本件発明に係る電極回路付キャパシタ層形成材の製造方法は、キャパシタ回路の上部電極回路の形成の際に、一旦、第１仮上部電極回路を形成し、ブラスト法により不必要な部位の誘電体層を除去する。そして、このブラスト処理過程で第１上部電極回路の外周縁端部が変形し、誘電体層がダメージを受けると、第２上部電極回路と下部電極回路との間でショート現象が発生するため、各第２仮上部電極回路の外周縁端部に存在する変形部をエッチングで除去して、上部電極回路を形成する。その結果、前記製造方法を用いて得られる電極回路付キャパシタ層形成材では、ブラスト法で誘電体層を除去する工程で発生する上部電極回路の変形に起因する上部電極回路と下部電極回路とのショート現象が効果的に回避できる。従って、前記電極回路付キャパシタ層形成材を用いて得られる内蔵キャパシタ層を備える多層プリント配線板は、極めて高品質のものとなる。

＜本件発明に係る電極回路付キャパシタ層形成材の製造形態＞
本件発明に係る内蔵キャパシタ層を備える多層プリント配線板の内蔵キャパシタ層の形成に用いる電極回路付キャパシタ層形成材の製造方法は、工程ａ〜工程ｃを含んでいる。以下、工程ａ〜工程ｃを、工程毎に図面を参照しつつ順次説明することとする。なお、本件発明の説明に用いる模式断面図の各層の厚さは、現実の製品の厚さに対応したものではなく、説明を容易にするためのものであることを明記しておく。

工程ａ：この工程は、誘電体層の片面に第１仮上部電極回路を備え、他面側に下部電極回路用の導電体層を備え、第１仮上部電極回路と第１仮上部電極回路との間に誘電体層が露出した状態の第１仮上部電極回路付キャパシタ層形成材の準備工程である。この第１仮上部電極回路付キャパシタ層形成材１０の模式断面図を図１（ａ）に示す。この図１（ａ）から分かるように、第１仮上部電極回路付キャパシタ層形成材１０は、下部電極回路用の導電体層４上に誘電体層３を備え、当該誘電体層３の上に第１仮上部電極回路２ａを備える構成となっている。

この第１仮上部電極回路付キャパシタ層形成材１０を得る方法として、少なくとも以下に述べる２つの手法を用いることができる。１つは、図４に示すプロセスで製造できる。即ち、図４（１）に示すような、誘電体層３の片面に下部電極回路用の導電体層４を備え、反対側に上部電極回路用の導電体層８を備えた両面導電体層張り誘電体３０を出発材料として用いる。そして、エッチング法やブラスト法等を用いて第１仮上部電極回路２ａを形成し、図４（２）に示すように第１仮上部電極回路付キャパシタ層形成材１０を得る。ここで言う両面導電体層張り誘電体３０の製造に関しても、いくつかの製造方法を適用できる。例えば、誘電体層３の両面に、下部電極回路とする導電体層４を構成する導電体層及び上部電極回路を形成するための導電体層８として金属箔を用いて張り合わせる等して得られる。また、下部電極回路とする導電体層４の上に、物理的薄膜形成法、ゾル−ゲル法、又は、電着法等を用いて誘電体層３を形成し、その上に上部電極回路を形成するための導電体層８を順次形成しても構わない。ここで、導電体層を薄く形成する場合には、スパッタリング蒸着法に代表される物理蒸着法を用いることが好ましい。そして、導電体層を厚く形成する場合には、電解めっき法や無電解めっき法等を用いることが、製造コストの観点から好ましい。更に、このときの導電体層４及び導電体層８を構成する金属材質及び厚さに関しては、特に限定は無く、一般的には銅箔が用いられているが、ニッケル箔や銅箔表面にニッケル層、ニッケル合金層を形成したものなどをより好ましく用いることができる。また、銅箔の表面に亜鉛合金層を形成したものを用いることも好ましい。

次に、両面導電体層張り誘電体の誘電体層３に関して述べる。誘電体層３を構成するための材料に特段の限定はない。キャパシタとして使用可能な誘電材料であればよい。例えば、誘電樹脂フィルム又はセラミックスで構成された層、誘電体フィラーと有機剤とからなる層等である。中でも、セラミックス材料を誘電体として用いる場合には、大きな誘電率を得るためＰｂ（Ｚｒ，Ｔｉ）Ｏ_３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３、Ｂａ_ＸＳｒ_{（１−Ｘ）}ＴｉＯ_３（０≦Ｘ≦１）、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ_３等のペロブスカイト構造を持つ複合酸化物を用いるのが好ましい。そして、誘電体フィラーと有機剤とを組み合せて混合して用いる場合、当該有機剤は誘電体層と導電体層との張り合わせを可能とし、誘電体層の形状を維持できるものであれば、特に限定を要するものではない。そして、有機剤と誘電体フィラーとの配合割合は、誘電体フィラーの含有率を７５ｗｔ％〜８５ｗｔ％、残部有機剤とすることが望ましい。誘電体フィラーの含有率は、高すぎると導電体層との密着性が損なわれ、低すぎると高誘電率の確保の観点から妥当性を欠くこととなる。誘電体フィラーと有機剤とを組み合わせて用いる場合の誘電体フィラーも、誘電体がセラミックス単体の場合に用いたのと同様の、ペロブスカイト構造を持つ複合酸化物の誘電体粉を用いるのが好ましい。更に、誘電体フィラーは、平均粒径が０．１〜１．０μｍの範囲の粉体を用いることが好ましい。

そして、両面導電体層張り誘電体を用い、エッチング法を用いて第１仮上部電極回路２ａを形成する方法に関して説明する。この場合には、片面プリント配線板の製造方法と同様の方法を用いることができる。すなわち、ドライフィルムや液体レジスト等を用いて導電体層８の上にエッチングレジスト層を設け、そのエッチングレジスト層にエッチングレジストパターンを露光して現像し、不要部分を剥離除去してエッチングレジストパターンを形成する。その後、塩化第二銅などのエッチング液を用いて導電体層８の不要部を溶解除去し、第１仮上部電極回路２ａを形成して、図４（２）に示すような第１仮上部電極回路付キャパシタ層形成材１０を得る。

また、上記エッチング法に代えて、ブラスト法を用いて第１仮上部電極回路を形成する事も好ましい。なお、ブラスト処理は、上部電極回路用の導電体層の上に、第１仮上部電極回路を形成する部位を被覆するためのメタルマスクを載置するか、又はエッチングレジストパターンを形成して行うことが好ましい。このようにブラスト処理を用いて第１仮上部電極回路を形成することで、仮上部電極回路の形成に引き続き、仮上部電極回路と仮上部電極回路との間に露出した誘電体層の除去を実施して、第２仮上部電極回路付キャパシタ層形成材を得ることも可能になる。この場合には、工程ａと工程ｂとを連続的に実施することになる。

もう１つの第１仮上部電極回路付キャパシタ層形成材１０を得る方法について述べる。図５（１）に示すように、下部電極回路用の導電体層４を準備する。そして、その導電体層４の上に誘電体層３を形成し、図５（２）の状態とする。その後、物理蒸着法を用いて、当該誘電体層３の上に第１仮上部電極回路を直接形成し、図５（３）に示すように第１仮上部電極回路付キャパシタ層形成材１０を得る方法である。この場合、誘電体層の上に第１仮上部電極回路を形成するための蒸着用マスクを載置して、スパッタリング蒸着法等の物理蒸着法で第１仮上部電極回路を直接形成する。なお、係る場合の誘電体層３には、上述と同様の材料の使用が可能である。

そして、この工程ａの第１仮上部電極回路付キャパシタ層形成材の第１仮上部電極回路のサイズに関して説明する。この第１仮上部電極回路の平面サイズは、最終的に得られる上部電極回路の平面サイズを基準として、その上部電極回路の外周縁端部から２０μｍ〜１ｍｍ広い幅（以下、単に「増加幅」と称する。）の平面サイズとすることが好ましい。第１仮上部電極回路付キャパシタ層形成材に形成された第１仮上部電極回路２ａは、後述する上部電極形成工程において、内蔵キャパシタ層を備える多層プリント配線板の上部電極回路の設計値に合わせて、外周縁端部を除去することになる。このとき増加幅が２０μｍ未満になると、製造過程におけるエッチングレジストパターン形成等の位置精度に欠けると、第１仮上部電極回路の縁端部を均一に除去することが出来なくなる。その結果、上部電極回路と下部電極回路との間でのショート現象の発生を防止する効果が不十分になる。一方、前記増加幅が１ｍｍを超えると、第１仮上部電極回路の縁端部を除去した後のキャパシタ回路の上部電極回路の周辺に残留する誘電体の占める面積が広くなりすぎる。その結果、露出した誘電体層の近傍に信号線が配置される確率が高くなり、誘電体層を除去する意義が没却する確率が高くなる。なお、この仮上部電極回路の平面形状は、特段の制限はないが、例えば、正方形、長方形、６角形などの多角形の他、略円形等が採用される。この形状に応じた上部電極回路の形成が可能となる。

工程ｂ： この工程は、前記第１仮上部電極回路と第１仮上部電極回路との間に露出した誘電体層を、ブラスト処理を用いて除去して、図１（ｂ）に示すような、第２仮上部電極回路付キャパシタ層形成材２０を得る誘電体層除去工程である。即ち、工程ａで準備した第１仮上部電極回路付キャパシタ層形成材１０（図１（ａ））を用いて、第１仮上部電極回路２ａと第１仮上部電極回路２ａとの間に露出した誘電体層３をブラスト処理で除去する。

ここで言うブラスト処理とは、ドライブラスト処理及びウエットブラスト処理の双方を意図している。しかしながら、ブラスト処理を行った後の処理面の損傷の軽減化を考慮する観点から言えば、ウエットブラスト処理を採用することが好ましい。このウエットブラスト処理とは、溶媒に微粒粉体である研磨剤を分散させたスラリー液を、高速で処理面に衝突させる手法であり、微細領域の処理に適している。

また、エッチングレジストパターンを形成して、溶液を用いたエッチング法で第１仮上部電極回路２ａを形成した場合には、形成した第１仮上部電極回路２ａの間に露出した誘電体層３をブラスト処理して除去する際に、当該エッチングレジストパターンを剥離すること無く残しておくことが好ましい。ブラスト処理によって、第１仮上部電極回路２ａが受けるダメージを、当該エッチングレジストパターンが存在することで軽減する効果があるからである。

上述のブラスト処理を用いて、第１仮上部電極回路２ａと第１仮上部電極回路２ａとの間に露出した誘電体層３を除去すると、一部の第１仮上部電極回路２ａの外周縁端部が塑性変形して、展延した塑性変形部５が形成され、図１（ｂ）に示すような第２仮上部電極回路付キャパシタ層形成材２０になる。その結果、その第２仮上部電極回路２ｂの塑性変形部５の先端部が、誘電層３を除去して露出した下部電極用の導電体層４と接触してショートする箇所が多くなる。なお、ここで明記しておくが、第１仮上部電極回路２ａの外周縁端部の除去とは、外周縁端部を必ずしも均一に除去するというものではなく、少なくともショート現象の起こっている部分又はショート現象の確認できる第１仮上部電極回路の外周縁端部のみを効率よく除去すればよい。

工程ｃ： この工程は、前記第２仮上部電極回路付キャパシタ層形成材２０の第２仮上部電極回路２ｂの外周縁端部をエッチング除去し、上部電極回路を形成するための上部電極形成工程である。このときの第２仮上部電極回路２ｂの外周縁端部を除去する方法は、ショート現象の起こりやすい領域を除去できるのであれば、どのような方法を用いてもよい。しかし、ここでの外周縁端部の除去には、エッチング法を用いて、第２仮上部電極回路２ｂの外周縁端部を溶解除去することが好ましい。この当該外周縁端部の除去を行う際に、物理的な力が加わらず、第２仮上部電極回路２ｂの外周縁端部に再度の塑性変形を発生させないからである。

第２仮上部電極回路２ｂの外周縁端部を、溶液を用いてエッチング除去する場合、第２仮上部電極回路付キャパシタ層形成材２０の第２仮上部電極回路２ｂを形成することで、凹凸を有することになった表面上に、エッチングレジスト層を形成しなければならない。従って、このエッチングレジスト層６の形成には、フィルム状のドライフィルムを用いるよりは、液体レジストを用いて、図２（ｃ）に示すように、第２仮上部電極回路２ｂの表面及び露出した下部電極回路用の導電体層４の全面を被覆することが好ましい。液体レジストを用いる場合には、まず、第２仮上部電極回路２ｂ側の全面に液体レジスト皮膜を形成し、乾燥することで面全体をエッチングレジスト層６で被覆した状態にする。このとき下部電極回路用の導電体層４が、上部電極回路用の導電体層８と同種金属の場合には、導電体層４がエッチングされないように、同じエッチングレジストを用いる等して保護層を導電体層４の表面に設けることが好ましい。この保護層に関して、図面での記載は省略している。

次に、当該エッチングレジスト層６にエッチングパターンを露光し、現像し、不要部分を剥離除去して、図２（ｄ）に示すような第２仮上部電極回路２ｂの外周縁端部のみが開口したエッチングレジストパターン７を形成する。その後、塩化第二銅などのエッチング液を用いて、図３（ｅ）のように、第２仮上部電極回路２ｂの外周縁端部を溶解除去して、最終的な上部電極回路２を形成する。更に、エッチングレジストパターン７を剥離除去して、図３（ｆ）に示すような、電極回路付キャパシタ層形成材１を得る。

以上に述べてきた下部電極回路用の導電体層４としては、例えば、ニッケル箔、ニッケル合金、銅、銅合金等を用いることができる。しかし、下部電極回路用の導電体層４にニッケル、上部電極回路用の導電体層８に銅を用いた場合、一般的な塩化第二銅エッチング液又はアルカリ銅エッチング液を用いることで、銅のみの選択エッチングが可能となる。この場合は、上記保護層を下部電極回路用の導電体層４の表面に設ける必要がなくなる等の利点がある。従って、上部電極回路用の導電体層と下部電極回路用の導電体層との組み合わせを考慮して、ニッケルと銅との組み合わせとしてニッケル選択エッチング液を用いる場合、アルミニウムと銅との組み合わせとして塩酸又はアルカリ溶液を使用してアルミニウム選択エッチング液を用いる場合等、異種金属同士の選択エッチング性能を利用した、種々の第２仮上部電極回路の外周縁端部のエッチング除去方法を採用できる。

以上に述べた製造プロセスにより、上部電極回路２と下部電極回路用の導電体層４とが、薄い誘電体層３を介して対向していても、ショート現象の発生頻度の少ない電極回路付キャパシタ層形成材１を製造できる。

＜本件発明に係る電極回路付キャパシタ層形成材及び多層プリント配線板の形態＞
本件発明に係る電極回路付キャパシタ層形成材は、上述の電極回路付キャパシタ層形成材の製造方法を用いて得られたものである。また、本件発明に係る電極回路付キャパシタ層形成材は、上部電極回路間に露出する誘電体層をブラスト処理で除去したとき、上部電極回路と下部電極回路との間で発生するショート現象の発生確率が高くなるのを効果的に抑制している。従って、キャパシタ回路の良品率が飛躍的に向上する。

そして、本件発明に係る内蔵キャパシタ層を備える多層プリント配線板は、前記電極回路付キャパシタ層形成材を用いて得られる事を特徴とする多層プリント配線板である。この電極回路付キャパシタ層形成材は、キャパシタ回路の上部電極回路と下部電極回路との間で発生するショート現象を効果的に抑制している。従って、この電極回路付キャパシタ層形成材を用いて、内蔵キャパシタ層を備える多層プリント配線板を製造すると、良好な品質のキャパシタ回路を含んだ多層プリント配線板の生産歩留りが高くなる。また、この電極回路付キャパシタ層形成材は、上部電極回路間の不必要な部位に余分な誘電体層がないため、キャパシタ回路を形成した同一面内に信号回路を形成しても、信号伝送時の浮遊容量が大きくならずに済む。また、インダクタ等の他の回路素子を埋め込むことも可能になる。従って、本件発明に係る内蔵キャパシタ層を備える多層プリント配線板の場合には、回路設計の制約条件が大幅に緩和されることになる。なお、本件発明に係る電極回路付キャパシタ層形成材を用いた多層プリント配線板の製造方法に関して、特段の限定はなく、公知のいかなる方法を用いても構わない。

実施例では、両面導電体層張り誘電体を出発材料として、電極回路付キャパシタ層形成材を製造した。

＜両面導電体層張り誘電体の製造＞
実施例では、３５μｍ厚さの電解銅箔の両面に２μｍ厚さのＮｉ層を形成した後、Ｎｉ層の上に、更に１μｍ厚さのＮｉ−Ｐ層を形成したもの（以下、単に「ニッケル層付銅箔」と称する。）を、下部電極回路用の導電体層４として用いた。そして、この導電体層４（＝ニッケル層付銅箔）のＮｉ−Ｐ層の上に、ゾル−ゲル法を用いて誘電体層３を形成し、その誘電体層の上に、上部電極回路用の導電体層８を形成して、図４（１）に示した如き両面導電体層張り誘電体３０を製造した。

ここで、誘電層の形成に関して述べる。ゾル−ゲル法で誘電体層を形成する前に、表面の清浄化を目的として、ニッケル層付銅箔に対し、紫外線の１分間照射を行った。そして、誘電層の形成に用いたゾル−ゲル溶液は、上述の非特許文献１に記載の方法に準じて調製したＰＣＺＴ系ゾル−ゲル溶液を用いた。このゾル−ゲル溶液は、スピンコーターを用いて、前記ニッケル層付銅箔の表面に塗布し、２５０℃×５分の大気雰囲気で乾燥し、５００℃×１５分の大気雰囲気下で熱分解を行うことで予備酸化物皮膜を形成した。この塗布工程を６回繰り返して膜厚調整を行った。そして、この予備酸化物皮膜が形成されたニッケル層付銅箔を、６００℃の窒素置換雰囲気で３０分間の焼成処理を行い、厚さ３００ｎｍの誘電体層を形成した。このときの誘電体層の組成は、Ｐｂ：Ｃａ：Ｚｒ：Ｔｉ＝１．１：０．０５：０．５２：０．４８の成分比を備えるものである。

次に、上記誘電体層の上全面に、スパッタリング蒸着法により１０μｍ厚さの銅層を形成し、上部電極回路用の導電体層８とした。この結果、図４（１）に模式的に示したような、上部電極回路となる銅層８と下部電極回路となるニッケル層付銅箔４との間に誘電体層３が配置された層構成の、両面導電体層張り誘電体３０を得た。以下、加工工程毎に説明する。

工程ａ： 上述のようにして得られた、両面導電体層張り誘電体の下部電極回路用の導電体層４にプリプレグを支持体としてプレス成形して張り合わせた。この後、上部電極回路用の導電体層表面にドライフィルム（ニチゴー・モートン株式会社製ＡＬＰＨＯ）を張り合わせて、エッチングレジスト層を形成した。そして、この上部電極形成用の導電体層のエッチングレジスト層に、第１仮上部電極回路を形成するためのエッチングパターンを露光し、現像し、エッチングレジスト層の不要部分を剥離除去し、５ｍｍ×５ｍｍサイズのエッチングレジストパターンを形成した。この結果、下部電極形成用の導電体層４の全面に、保護層としてのエッチングレジスト層が存在し、上部電極形成用の導電体層８の表面にエッチングレジストパターンが載置された構成とした。

これを、塩化第二銅エッチング液を用いてエッチングし、エッチングレジストパターンを剥離し、水洗し、乾燥し、図１（ａ）に示した模式断面の如き、５ｍｍ×５ｍｍサイズの第１仮上部電極回路２ａを備える第１仮上部電極回路付キャパシタ層形成材１０を得た。

この段階で、３２個の第１仮上部電極回路を用いてショート現象の有無をチェックした。このとき、３２個の第１仮上部電極の中で、１個の仮上部電極にショート現象が検出された。ショート不良率とすれば３％であった。この評価結果は、その後の工程における評価結果と併せて表１に掲載する。そして、ショート現象の無かった３１個の第１仮上部電極におけるキャパシタとしての容量密度を測定した。その結果、容量密度のバラツキは４％以内に収まっていた。

工程ｂ： この誘電体層除去工程では、工程ａで得られた第１仮上部電極回路付キャパシタ層形成材１０の、第１仮上部電極回路２ａと第１仮上部電極部２ａとの間に露出した誘電体層を、ウエットブラスト処理を用いて除去した。このウェットブラスト処理は、中心粒径が１４μｍのアルミナ研磨剤を水に分散させた処理液を用い、０．２５ＭＰａのエアー圧を用いて行った。このウエットブラスト処理が終了すると、水洗し、乾燥した。その結果、図１（ｂ）に示すような、第２仮上部電極回路２ｂ間にニッケル層付銅箔４の表面が露出した状態の第２仮上部電極回路付キャパシタ層形成材２０を得た。ここで得られた第２仮上部電極回路２ｂの目視観察では、外観上の大きな変化は認められなかった。

そして、工程ａの終了後に実施したと同様にして、３２個の第２仮上部電極回路について、第２仮上部電極回路と下部電極回路であるニッケル層付銅箔との間のショート現象の有無をチェックした。その結果、５個の第２仮上部電極でショート現象が確認された。従って、不良率としては、１６％になっていた。この結果は、他の不良率と対比可能とするために、表１に掲載する。

工程ｃ： 上述のようにして得られた第２仮上部電極回路付キャパシタ層形成材２０の第２仮上部電極回路２ｂが形成されている表面に、ドライフィルム（ニチゴー・モートン株式会社製ＡＬＰＨＯ）をラミネートし、図２（ｃ）に示すように、エッチングレジスト層６を形成した。このエッチングレジスト層６に、第２仮上部電極回路２ｂの４辺のそれぞれから５００μｍ幅分の端部を除去した上部電極回路が形成できるよう、エッチングパターンを露光し、現像し、不要部分を剥離除去した。この結果、図２（ｄ）に示すような状態で、４ｍｍ×４ｍｍサイズのエッチングレジストパターン７を第２仮上部電極回路２ｂの上及び第２仮上部電極回路２ｂ間に形成した。このとき、第２仮上部電極回路２ｂの上には、第２仮上部電極サイズよりも一回り小さな平面サイズのエッチングレジストパターン７が存在する状態となる。

そして、この第２仮上部電極回路付キャパシタ層形成材２０を、塩化第二銅エッチング液を用いてエッチングして、第２仮上部電極２ｂの外周縁端部の除去を行い、図３（ｅ）に示す状態になり、この段階で上部電極２が形成される。その後、エッチングレジストパターンを剥離し、水洗し、乾燥して、図３（ｆ）に示すように、上部電極回路２の外周縁端部の誘電体層３が露出している状態の電極回路付キャパシタ層形成材１を得た。

そして、工程ａ及び工程ｂの後に実施したと同様にして、上部電極回路２と下部電極回路である導電体層４との間のショート現象の有無をチェックした。その結果、３２個の上部電極の内、２個にショート現象が確認された。従って、不良率とすれば６％であった。この結果は、他の不良率と対比可能とするために、表１に掲載する。また、ショート現象の無かった３０個の上部電極を用いて、キャパシタとしての容量密度を測定したところ、容量密度のバラツキは４％以内に収まっていた。

上記評価結果から、工程ｂのウェットブラスト処理後に第２仮上部電極回路と下部電極回路との間でショート現象が増加したのは、ブラスト粒子の衝突により第２仮上部電極回路の外周縁端部が塑性変形し、図１（ｂ）に模式的に示したような状態が発生したからと考えられる。従って、本実施例で製造した電極回路付キャパシタ層形成材が備える上部電極は、上部電極形成過程において、工程ｃが存在することで、当該ショート現象の発生部位を取り除くことが出来ていると判断できる。

本件発明に係る電極付キャパシタ層形成材の製造方法は、特殊な手法、特殊な製造装置等を用いるものではないため、既存設備の使用が可能であり、高額の設備投資を必要としないという利点がある。しかも、本件発明に係る製造方法で得られる電極回路付キャパシタ層形成材は、両面導電体層張り誘電体を出発材として上部電極回路を形成し、不必要な部分の誘電体層をブラスト法で除去しても、上部電極回路と下部電極回路との間で発生するショート現象を効果的に回避したものになる。更に、上部電極回路と下部電極回路との間でショート現象が発生していないため、現実の製品である内蔵キャパシタ層を備える多層プリント配線板のキャパシタ回路品質が、設計品質と大きく異なることもなくなる。従って、該電極回路付キャパシタ層形成材を用いて得られる内蔵キャパシタ層を備える多層プリント配線板は、安定した電気特性を有する高品質なものになる。

電極回路付キャパシタ層形成材の製造フローを説明するための模式図である。 電極回路付キャパシタ層形成材の製造フローを説明するための模式図である。 電極回路付キャパシタ層形成材の製造フローを説明するための模式図である。 第１仮上部電極付キャパシタ層形成材の製造フローを説明するための概念図である。 第１仮上部電極付キャパシタ層形成材の製造フローを説明するための概念図である。

符号の説明

１ 電極回路付キャパシタ層形成材
２ 上部電極回路
２ａ 第１仮上部電極回路
２ｂ 第２仮上部電極回路
３ 誘電体層
４ 下部電極回路用の導電体層
５ 塑性変形部
６ エッチングレジスト層
７ エッチングレジストパターン
８ 上部電極回路用の導電体層
１０ 第１仮上部電極回路付キャパシタ層形成材
２０ 第２仮上部電極回路付キャパシタ層形成材
３０ 両面導電体層張り誘電体

Claims (5)

1. 電極回路付キャパシタ層形成材の製造方法であって、
   以下に示す工程ａ〜工程ｃを含むことを特徴とした電極回路付キャパシタ層形成材の製造方法。
   工程ａ： 誘電体層の片面に第１仮上部電極回路を備え、他面側に下部電極回路用の導電体層を備え、第１仮上部電極回路と第１仮上部電極回路との間に誘電体層が露出した状態の第１仮上部電極回路付キャパシタ層形成材の準備工程。
   工程ｂ： 前記第１仮上部電極回路と第１仮上部電極回路との間に露出した誘電体層をブラスト処理を用いて除去して第２仮上部電極回路を備える第２仮上部電極回路付キャパシタ層形成材を得る誘電体層除去工程。
   工程ｃ： 前記第２仮上部電極回路付キャパシタ層形成材の第２仮上部電極回路の外周縁端部をエッチング除去して上部電極回路を形成する上部電極形成工程。
2. 前記工程ａの第１仮上部電極回路付キャパシタ層形成材は、最終的に得られる上部電極回路の平面サイズを基準として、その上部電極回路の外周縁端部から２０μｍ〜１ｍｍ広い平面サイズの第１仮上部電極回路を備えるものを用いる請求項１に記載の電極回路付キャパシタ層形成材の製造方法。
3. 前記工程ｃのエッチング加工は、液体レジストを用いてエッチングレジストパターンを形成するものである請求項１又は請求項２に記載の電極回路付キャパシタ層形成材の製造方法。
4. 請求項１〜請求項３のいずれかに記載の電極回路付キャパシタ層形成材の製造方法で得られた電極回路付キャパシタ層形成材。
5. 請求項４に記載の電極回路付キャパシタ層形成材を用いた内蔵キャパシタ層を備える多層プリント配線板。

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