JP2008159967A

JP2008159967A - 半導体装置の製造方法

Info

Publication number: JP2008159967A
Application number: JP2006348923A
Authority: JP
Inventors: Masashi Kanamori; 正志金森
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-12-26
Filing date: 2006-12-26
Publication date: 2008-07-10

Abstract

【目的】Ａｌ−Ｓｉ膜をスパッタ成膜する場合に、Ｓｉノジュールが形成されない半導体装置の製造方法を提供することである。
【解決手段】シリコンウェハ１上に形成した酸化膜２に５０ｎｍ〜１００ｎｍの厚さでＴｉ膜３を形成し、シリコンウェハ１の温度を４２０℃〜４８０℃にして、Ｔｉ膜３上に１ｗｔ％のＳｉを含有したＡｌ−Ｓｉ膜４を３μｍ〜７μｍの厚さでスパッタ成膜することで、Ａｌ−Ｓｉ膜４中の余剰ＳｉがＴｉ膜３と反応してＴｉＳｉ_２膜５となり、Ａｌ−Ｓｉ膜４中にＳｉノジュールが形成されるのを防止できる。
【選択図】図１

Description

この発明は、シリコンウェハ上にＴｉ膜を形成し、その上にＡｌ−Ｓｉ膜を形成した半導体装置の製造方法に係わり、特にＡｌ−Ｓｉ膜内にＳｉノジュール（シリコンの小塊）が形成されるのを防止できる半導体装置の製造方法に関する。

パワー半導体装置の配線などの電極膜を形成する工程で、アルミ合金膜をスパッタ成膜していた。アルミ合金の成分は、Ｓｉ（シリコン）を１．０ｗｔ％含有させたＡｌ（アルミニウム）−Ｓｉである。このアルミ合金膜であるＡｌ−Ｓｉ膜の下地として、酸化膜（ＳｉＯ_２等）や窒化膜（ＳｉＮ等）がシリコンウェハ上に形成されている。
図３に示すように、シリコンウェハ２１の温度を３００℃程度にして、酸化膜２２（もしくは窒化膜）の上に１ｗｔ％のＳｉが含有されたＡｌ−Ｓｉ膜２３を数μｍの厚さでスパッタ成膜すると、酸化膜２２（もしくは窒化膜）の界面に余剰ＳｉによるＳｉの小塊（以下Ｓｉ）ノジュール（ともいう）２４が形成される。これは酸化膜２２（もしくは窒化膜）にスパッタの初期に被着したＳｉが核となり、その後のスパッタで形成されたＡｌ−Ｓｉ膜２３中のＳｉの一部（余剰Ｓｉ）が酸化膜２２（もしくは窒化膜）の界面に移動してその核に達してＳｉの小塊に成長することで形成されると考えられる。

特許文献１によれば、シリコン基板上にシリサイド層を形成し、このシリサイド層上にＡｌ−Ｓｉ膜を形成し、このＡｌ−Ｓｉ膜上にＴｉ層もしくはチタン化合物層を形成することで、Ｓｉノジュールの発生が抑制されて、シリコン基板とＡｌ−Ｓｉ膜におけるヒロックの発生およびエレクトロマイグレーションを防止できることが開示されている。
また、特許文献２では、Ｔｉ膜上にＴｉＯＮ膜を形成し、このＴｉＯＮ膜上にＡｌ−Ｓｉ膜を形成し、このＡｌ−Ｓｉ膜上にＴｉ膜を形成し、熱処理することで、Ｓｉノジュールの発生を抑制できることが開示されている。
特開昭６４−６４２５５号公報特開平８−２７４０９９号公報

このＳｉノジュール２４が形成されると次のような不具合を生じる。
・Ｓｉノジュール２４の導電率はＡｌ−Ｓｉの導電率より低いため、Ａｌ−Ｓｉ膜２３を微細加工した配線では電気抵抗が増大する。
・Ｓｉノジュール２４の硬度はＡｌ−Ｓｉ膜２３の硬度より高いため、半導体装置の組み立て工程であるワイヤボンディングのときには、下地膜である酸化膜２２（もしくは窒化膜）さらにはシリコンウェハ２１にクラックを発生させる。
・Ｓｉノジュール２４のエッチングレートはＡｌ−Ｓｉ膜２３のエッチングレートより小さいため、Ａｌ−Ｓｉ膜２３のパターニング形成時においてエッチング処理を行うと、Ｓｉノジュール２４ａが残渣として残りＡｌ−Ｓｉ膜２３で形成された配線間の電気的な絶縁が確保できなくなる（図４）。

また、前記の特許文献１、２では、いずれもＳｉノジュールの発生を抑制するＴｉ膜がＡｌ−Ｓｉ膜の表面側に成膜されており、Ａｌ−Ｓｉ膜が露出した場合については言及されていない。さらに、特許文献２ではＳｉノジュールの発生を抑制するための熱処理工程を別個に設けており製造コストが増大する。
この発明の目的は、前記の課題を解決して、Ａｌ−Ｓｉ膜が露出した場合において、Ｓｉノジュールが形成されない半導体装置の製造方法を提供することである。

前記の目的を達成するために、シリコンウェハ上にＴｉ膜を５０ｎｍ〜１００ｎｍの厚さで形成する工程と、前記シリコンウェハの温度を４２０℃〜４８０℃とし前記Ｔｉ膜上にＡｌ−Ｓｉ膜を３μｍ〜７μｍの厚さでスパッタ成膜する工程とを含む半導体装置の製造方法とする。
また、前記Ａｌ−Ｓｉ膜が１ｗｔ％のＳｉを含むアルミ合金膜であるとよい。

また、前記Ｔｉ膜を形成する前にＴｉＮ膜をバリアメタルとして形成する工程を含む製造方法とするとよい。
また、前記Ｔｉ膜と前記Ａｌ−Ｓｉ膜の成膜が、真空搬送連続スパッタ法で形成されるとよい。

この発明によれば、シリコンウェハ上に形成した酸化膜２（もしくは窒化膜）上に５０ｎｍ〜１００ｎｍの厚さでＴｉ膜を形成し、シリコンウェハの温度を４２０℃〜４８０℃にして、Ｔｉ膜上に１ｗｔ％のＳｉを含有したＡｌ−Ｓｉ膜を３μｍ〜７μｍの厚さでスパッタ成膜することで、Ａｌ−Ｓｉ膜中の余剰ＳｉがＴｉ膜と反応してＴｉＳｉ_２膜となり、Ａｌ−Ｓｉ膜中にＳｉノジュールが形成されるのを防止できる。尚、このＡｌ−Ｓｉ膜の表面は露出しているが、Ｓｉノジュールの形成は防止されている。

前記のシリコンウェハとＴｉ膜の間にバリアメタルであるＴｉＮ膜を挟んで形成すると、Ｓｉノジュールの形成が防止され、さらにシリコンウェハにＡｌ−Ｓｉ膜のＡｌが到達してＡｌスパイクが形成されるのを防止できる。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例の半導体装置の製造方法を示し、同図（ａ）および同図（ｃ）は工程順に示した要部製造工程断面図である。
シリコンウェハ１上に酸化膜２（もしくは窒化膜）を形成する（同図（ａ））。
つぎに、酸化膜２（もしくは窒化膜）上に、Ｔｉ膜３を５０ｎｍの厚さにスパッタ成膜する（同図（ｂ））。

つぎに、連続してＡｌ（アルミニウム）−Ｓｉ（シリコン）膜４を５μｍの厚さにスパッタ成膜する。スパッタ成膜時間は５分程度である。このときシリコンウェハ１は４５０℃に加熱している。続いてＡｌ−Ｓｉ膜をパターンエッチングする（同図（ｃ））。このＴｉ膜３とＡｌ−Ｓｉ膜４を真空搬送連続スパッタ法で成膜してもよい。これはシリコンウェハ１を真空搬送してＴｉ膜３の成膜した後、大気圧雰囲気に戻すことなく連続してＡｉ−Ｓｉ膜４の成膜をスパッタで行う方法のことである。

シリコンウェハ１は４５０℃に加熱されているため、Ａｌ−Ｓｉターゲットから飛来したスパッタ粒子は、シリコンウェハ１表面へ付着した直後から堆積したＡｌ−Ｓｉ膜４中を流動しはじめる。Ａｌ−Ｓｉ膜４中を流動する際、Ａｌと合金化されず余剰となったＳｉは、下地のＴｉ膜３と合金化する。その結果Ｔｉ膜３とＡｌ−Ｓｉ膜４との界面にはＴｉＳｉ_２膜５が形成されてＳｉノジュールは形成されない。

シリコンウェハ１の温度とＴｉ膜３の膜厚について実験したところ、スパッタ成膜時のシリコンウェハ１の温度を４２０〜４８０℃として処理した場合で、Ｔｉ膜３が５０〜１００ｎｍの厚さにした場合において、Ｓｉノジュールの形成は抑制された。シリコンウェハ１の温度が４２０℃未満の場合はＳｉがＴｉ膜３に十分溶け込まずＳｉノジュールが形成される。４８０℃を超えるとＡｌ−Ｓｉ中のＡｌ原子がＴｉ膜３を突き抜けてＡｌスパイクを発生させる。また、Ｔｉ膜３が５０ｎｍ未満ではＴｉ量がＳｉ量に比べて不足してＳｉノジュールを発生させたり、Ａｌ−Ｓｉ中のＡｌ原子がＴｉ膜３を突き抜けてＡｌスパイクを発生させる。また、Ｔｉ膜３の厚さは１００ｎｍあればＳｉノジュールの発生を防止するのに十分であるので、これ以上厚くする必要はないことが判明した。逆にＴｉ膜３が厚すぎるとパターン形成に時間が掛かるので１００ｎｍ以下が実用的であることが判った。シリコンウェハ１の温度とＴｉ膜３の厚さについての上記範囲は、１ｗｔ％Ｓｉを含有したＡｌ−Ｓｉ膜４の膜厚が５μｍ程度の場合である。しかし、実験の結果、このＡｌ−Ｓｉ膜４の膜厚は３μｍ〜７μｍ程度までは上記範囲が適用できることが判った。Ａｌ−Ｓｉ膜４の膜厚が７μｍを超えるとＡｌ−Ｓｉ膜４の上部に含有されているＳｉがＴｉ膜３まで達することができずＳｉノジュールを発生させる。また、Ａｌ−Ｓｉ膜３の膜厚が３μｍ未満ではボンディングパッドとして使用した場合にはワイヤをボンディングするときの応力で下地の酸化膜２（もしくは窒化膜）やシリコンウェハ１にダメージ（クラックなど）が発生してしまう。

本発明をまとめると、１．０ｗｔ％のＳｉを含有したＡｌ−Ｓｉ膜４を３〜７μｍの厚さでスパッタ成膜する場合、シリコンウェハ１の温度を４２０〜４８０℃に加熱しながらスパッタすると、その下層にＴｉ膜３を５０〜１００ｎｍの厚さで形成しておけば、Ｔｉ膜３とＡｌ−Ｓｉ中の余剰Ｓｉが反応し、ＴｉＳｉ_２膜５が形成されＳｉノジュールの発生を防止することができる。つまり前記した特許文献１、２のようにＡｌ−Ｓｉ膜４の表面をＴｉ膜などのキャップ層で被覆しなくてもＳｉノジュールの発生を防止できる。また、特許文献２のように個別の熱処理工程がないので製造コストを小さくすることができる。

図２は、この発明の第２実施例の半導体装置の製造方法を示す要部製造断面図である。
図１との違いは、Ｔｉ膜３の下地にバリアメタルであるＴｉＮ膜６を形成した場合であり、シリコンウェハ１上にＴｉＮ膜６を形成し、その後でこのＴｉＮ膜６上にＴｉ膜３を形成した点である。この場合にも図１と同様にＳｉノジュールの発生を防止できる。
また、バリア効果が小さいＴｉ膜３の下地にバリア効果が大きいＴｉＮ膜６を形成することで、Ａｌ−Ｓｉ膜４のＡｌがシリコンウェハ１に達してＡｌスパイクの発生を確実に防止することができる。

この発明の第１実施例の半導体装置の製造方法を示し、（ａ）および（ｃ）は工程順に示した要部製造工程断面図この発明の第２実施例の半導体装置の製造方法を示す要部製造断面図従来の半導体装置の製造方法を示す要部製造工程図エッチングで残渣として残ったＳｉノジュールの図

符号の説明

１シリコンウェハ
２酸化膜
３Ｔｉ膜
４Ａｌ−Ｓｉ膜（１ｗｔ％のＳｉを含有）
５ＴｉＳｉ_２膜

Claims

シリコンウェハ上にＴｉ膜を５０ｎｍ〜１００ｎｍの厚さで形成する工程と、前記シリコンウェハの温度を４２０℃〜４８０℃とし前記Ｔｉ膜上にＡｌ−Ｓｉ膜を３μｍ〜７μｍの厚さでスパッタ成膜する工程とを含む半導体装置の製造方法。
前記Ａｌ−Ｓｉ膜が１ｗｔ％のＳｉを含むアルミ合金膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記Ｔｉ膜を形成する前にＴｉＮ膜をバリアメタルとして形成する工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記Ｔｉ膜と前記Ａｌ−Ｓｉ膜の成膜が、真空搬送連続スパッタ法で形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。