JP2008129029A - ソースドライバ、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】 高精度に設定可能なプリチャージ電圧でソース線のプリチャージを実現するソースドライバ、電気光学装置及び電子機器を提供する。
【解決手段】 ＬＣＤパネル２０のソース線を駆動するためのソースドライバは、各ソース出力ブロックがソース線を駆動する出力回路を有し第１の方向に配列される第１〜第ｐのソース出力ブロックを含む第１のドライバブロックと、各ソース出力ブロックがソース線を駆動する出力回路を有し第１の方向に配列される第（ｐ＋１）〜第ｑのソース出力ブロックとを含む第２のドライバブロックと、出力回路の出力をプリチャージするためのプリチャージ電圧を供給するプリチャージ線とを含む。第ｐのソース出力ブロック端までの負荷と第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられたプリチャージ線の電圧供給点に、プリチャージ電圧が供給される。
【選択図】 図７

Description

本発明は、ソースドライバ、電気光学装置及び電子機器に関する。

例えばアクティブマトリクス型の液晶表示（Liquid Crystal Display：以下、ＬＣＤ）パネル（広義には電気光学装置）は、いわゆるマルチ駆動によりソース線が駆動されることがある。ＬＣＤパネル上にデマルチプレクサを形成する場合には、ソース線を駆動するソースドライバが、１画素を構成する複数ドット分の階調データに対応した階調電圧を時分割多重してＬＣＤパネルに供給し、該マルチプレクサにより各ソース線に対応した階調電圧を分離することが行われる。この場合、ソースドライバのソース出力数を削減できる。

また、ＬＣＤパネル上にデマルチプレクサを形成しない場合には、ソースドライバが、該デマルチプレクサを備えるように構成される。この場合、ソースドライバは、時分割されるドット数分だけ回路を共有化でき、回路規模を削減できる。

このようなＬＣＤパネルにおいて、液晶の駆動を高速化するプリチャージ技術が知られている。このプリチャージ技術では、階調データに基づくソース線の駆動に先立って、当該ソース線を所定の電位にプリチャージしておくことで、階調データに基づく駆動電圧の供給に伴うソース線の電荷の充放電量を少なくできる。

このプリチャージ技術については、例えば特許文献１に開示されている。特許文献１には、予め異なる直流電位を用意し、各直流電位とソース線との間にスイッチを設ける。そして、液晶の反転駆動の極性に対応させたスイッチの制御により、用意した直流電位とソース線との間の接続を制御するプリチャージ技術が開示されている。このプリチャージ技術によれば、プリチャージの周期が短くなった場合であっても、駆動に伴うソース線の充放電量が少なく済み、液晶の駆動時間を高速化し、且つ消費電力の増大を抑えることができる。
特開平１０−１１０３２号公報

特許文献１に開示されているプリチャージ技術は、上述のように駆動期間を短縮するために該駆動期間に先立ってソース線の電位を変化させるものである。そのため、プリチャージ電圧の精度はそれほど求められない。

しかしながら、近年、ＬＣＤパネルの高精細化及び多階調化の進歩が著しい。そのため、画素電極に書き込まれる電圧の実効値が異なると、階調表示される画素の差異が明確に判別できるようになった。この実効値は、例えば１水平走査期間に画素電極に与えられる電圧の積分値に相当する。従って、同じ階調電圧が供給されるソース線に接続される画素であっても、プリチャージ電圧に差が生じると、階調表示の差が判別できるようになり、画質の劣化を招くという問題があることが判明した。特に、複数画素分の階調データを用いてソース線を駆動するマルチ駆動では、多重化された複数の画素の１画素単位で階調特性を変更することができないため、プリチャージ電圧の差に起因した画質の劣化が著しい。

このようなＬＣＤパネルのソース線を駆動するソースドライバでは、レイアウト効率の観点から、例えば２つのソースドライバブロックに分割される。各ソースドライバブロックにより、ＬＣＤパネルの左側の表示領域のソース線、該ＬＣＤパネルの右側の表示領域のソース線が駆動される。そのため、２つのソースドライバブロック間でプリチャージ電圧に差があると、同じ階調値を表示する場合であってＬＣＤパネルの左側の表示領域と右側の表示領域との境界線が認識されてしまう。

以上のような課題は、画素に与えられる電圧の実効値に起因するものであるため、ＬＣＤパネルをマルチ駆動するソースドライバに限定されるものではなく、非マルチ駆動するソースドライバでも同様である。従って、ソース線に駆動に先立ってプリチャージを行うソースドライバでは、プリチャージ電圧を高精度に設定できることが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高精度に設定可能なプリチャージ電圧でソース線のプリチャージを実現するソースドライバ、電気光学装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に第１の方向に配列される第１〜第ｐ（ｐは２以上の整数）のソース出力ブロックを含む第１のドライバブロックと、
各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に前記第１の方向に配列される第（ｐ＋１）〜第ｑ（ｐ＋１＜ｑ、ｑは整数）のソース出力ブロックを含む第２のドライバブロックと、
前記第１及び第２のドライバブロックの各ソース出力ブロックの出力回路の出力をプリチャージするためのプリチャージ電圧を供給するプリチャージ線とを含み、
前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記プリチャージ線の電圧供給点に、前記プリチャージ電圧が供給されるソースドライバに関係する。

本発明によれば、第１のドライバブロックのソース出力ブロック数ｐと第２のドライバブロックのソース出力ブロック数（ｐ−ｑ）とが異なる場合であっても、第ｐのソース出力ブロックの出力回路のプリチャージ電圧と、第（ｐ＋１）のソース出力ブロックの出力回路のプリチャージ電圧とを揃えることができる。従って、第ｐのソース出力ブロックの出力回路が駆動するソース線に接続される画素電極の実効値と、第（ｐ＋１）のソース出力ブロックの出力回路が駆動するソース線に接続される画素電極の実効値とを揃えることができ、プリチャージ電圧の差により画素に与えられる電圧の実効値の差が生じ、この差に起因した画質の劣化を抑えることができる。

また本発明に係るソースドライバでは、
各出力回路が、
階調データに対応した階調電圧に基づいてソース線を駆動するためのオペアンプと、
前記プリチャージ線と前記オペアンプの出力との間に挿入された第１のスイッチ素子と、
前記プリチャージ線と前記オペアンプの入力との間に挿入された第２のスイッチ素子とを含み、
プリチャージ期間では、
前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオンした状態で、前記オペアンプが第１の電流駆動能力により出力回路の出力を駆動した後に、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオンした状態で、前記オペアンプが前記第１の電流駆動能力より低い第２の電流駆動能力により出力回路の出力を駆動し、その後、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフとし、
前記プリチャージ期間後の駆動期間では、
前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオフした状態で、前記オペアンプが階調電圧に基づいて出力回路の出力を駆動することができる。

本発明によれば、プリチャージ期間において、ソース出力の電圧を高速にプリチャージ電圧に設定できるようになる。しかも、第１のスイッチ素子のオン抵抗によりソース出力の電圧がプリチャージ電圧より多少下がっても、第２の電流駆動能力によりオペアンプの出力に電荷を供給させることができるので、ソース出力の電圧を高精度でプリチャージ電圧に設定できる。更に、第２の電流駆動能力を低くすれば、消費電流の増加も抑えることができる。

また本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に第１の方向に配列される第１〜第ｐ（ｐは２以上の整数）のソース出力ブロックを含む第１のドライバブロックと、
各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に前記第１の方向に配列される第（ｐ＋１）〜第ｑ（ｐ＋１＜ｑ、ｑは整数）のソース出力ブロックを含む第２のドライバブロックと、
前記第１及び第２のドライバブロックの各ソース出力ブロックの出力回路の出力に所与の電圧を供給する電圧供給線とを含み、
前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記電圧供給線の電圧供給点に、前記所与の電圧が供給され、
前記第１及び第２のドライバブロックの各出力回路が、
複数のソース線に前記所与の電圧が供給された後、複数の画素分の各ドットの階調データが多重化された多重化階調データに基づいて前記複数のソース線を時分割で駆動するソースドライバに関係する。

本発明によれば、複数画素分の各ドットの画素に与えられる電圧の実効値への影響が、ドット毎に電圧供給線の電圧の変動に伴う影響が異なるマルチ駆動であっても、電圧供給線の電圧を揃えることで、一様に画質の劣化を防止でき、電圧供給線の電圧の誤差の影響を最小限に抑えることができるようになる。

また本発明に係るソースドライバでは、
前記所与の電圧が、
プリチャージ電圧であってもよい。

また本発明に係るソースドライバでは、
各出力回路が、
階調データに対応した階調電圧に基づいてソース線を駆動するためのオペアンプと、
前記電圧供給線と前記オペアンプの出力との間に挿入された第１のスイッチ素子と、
前記電圧供給線と前記オペアンプの入力との間に挿入された第２のスイッチ素子とを含み、
電圧設定期間では、
前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオンした状態で、前記オペアンプが第１の電流駆動能力により出力回路の出力を駆動した後に、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオンした状態で、前記オペアンプが前記第１の電流駆動能力より低い第２の電流駆動能力により出力回路の出力を駆動し、その後、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフとし、
前記電圧設定期間後の駆動期間では、
前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオフした状態で、前記オペアンプが階調電圧に基づいて出力回路の出力を駆動することができる。

本発明によれば、電圧設定期間において、ソース出力の電圧を高速に所与の電圧に設定できるようになる。しかも、第１のスイッチ素子のオン抵抗によりソース出力の電圧が電圧供給線の電圧より多少下がっても、第２の電流駆動能力によりオペアンプの出力に電荷を供給させることができるので、ソース出力の電圧を高精度で電圧供給線の電圧に設定できる。更に、第２の電流駆動能力を低くすれば、消費電流の増加も抑えることができる。

また本発明に係るソースドライバでは、
前記所与の電圧が、
前記電気光学装置の複数のソース線を短絡後のソース線の電圧であり、
各出力回路が、
前記複数のソース線が、短絡後のソース線の電圧に設定された状態で、該ソース線を階調データに基づいて駆動することができる。

本発明によれば、ソース線の駆動に先立って、ソース線に一旦蓄えられた電荷を再利用して、駆動期間においてソース線を駆動できるので、外部から余分に電荷を補充する必要がなくなり、高精度に電圧供給線の電圧をソース線に設定できる上に、低消費電力化を図ることができるようになる。

また本発明に係るソースドライバでは、
前記所与の電圧が、
前記電気光学装置の複数のソース線と、前記ソース線とスイッチ素子を介して接続される画素電極と電気光学物質を介して対向する対向電極とを短絡後のソース線の電圧であり、
各出力回路が、
前記複数のソース線に、前記複数のソース線と前記対向電極とを短絡後の電圧が設定された状態で、前記複数のソース線の各ソース線を階調データに基づいて駆動することができる。

本発明によれば、ソース線の駆動に先立って、ソース線及び対向電極に一旦蓄えられた電荷を再利用して、駆動期間においてソース線を駆動できるので、外部から余分に電荷を補充する必要がなくなり、高精度に電圧供給線の電圧をソース線に設定できる上に、低消費電力化を図ることができるようになる。

また本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に第１の方向に配列される第１〜第ｐ（ｐは２以上の整数）のソース出力ブロックを含む第１のドライバブロックと、
各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に前記第１の方向に配列される第（ｐ＋１）〜第ｑ（ｐ＋１＜ｑ、ｑは整数）のソース出力ブロックを含む第２のドライバブロックと、
前記第１及び第２のドライバブロックの各ソース出力ブロックの出力回路の出力をプリチャージするための第１及び第２のプリチャージ電圧を供給する第１及び第２のプリチャージ線とを含み、
前記第１及び第２のドライバブロックの各出力回路が、
複数のソース線に一斉に前記第１及び第２のプリチャージ電圧の１つを供給した後に、複数の画素分の各ドットの階調データが多重化された多重化階調データに基づいて前記複数のソース線の各ソース線を時分割で駆動し、
前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記第１のプリチャージ線の電圧供給点に、前記第１のプリチャージ電圧として各出力回路がソース線に出力する最高電位の電圧が供給され、
前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記第２のプリチャージ線の電圧供給点に、前記第２のプリチャージ電圧として各出力回路がソース線に出力する最低電位の電圧が供給されるソースドライバに関係する。

また本発明に係るソースドライバでは、
各出力回路が、
階調データに対応した階調電圧に基づいてソース線を駆動するためのオペアンプと、
前記第１又は第２のプリチャージ線と前記オペアンプの出力との間に挿入された第１のスイッチ素子と、
前記第１又は第２のプリチャージ線と前記オペアンプの入力との間に挿入された第２のスイッチ素子とを含み、
プリチャージ期間では、
前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオンした状態で、前記オペアンプが第１の電流駆動能力により出力回路の出力を駆動した後に、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオンした状態で、前記オペアンプが前記第１の電流駆動能力より低い第２の電流駆動能力により出力回路の出力を駆動し、その後、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフとし、
前記プリチャージ期間後の駆動期間では、
前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオフした状態で、前記オペアンプが階調電圧に基づいて出力回路の出力を駆動することができる。

上記のいずれかの発明によれば、例えば、極性反転駆動の正極性のときと負極性のときとでプリチャージ電圧を異ならせることで、無駄なプリチャージを行う必要がなくなり、低消費電力化と駆動期間の高速化とを両立させることができるようになる。

また本発明に係るソースドライバでは、
前記オペアンプの入力に、１水平走査期間に複数の階調電圧が時分割された多重化電圧が入力され、
各ソース出力ブロックが、
前記多重化電圧の時分割タイミングに同期して前記オペアンプの出力を複数のソース線に分離するためのデマルチプレクサを含むことができる。

本発明によれば、電気光学装置としてデマルチプレクサが省略された構成を採用できるようになる。このため、電気光学装置に駆動能力が低いスイッチ素子しか形成できないものの低コストで製造可能なアモルファスシリコン液晶パネルを用いることができる。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記のいずれか記載のソースドライバと、
前記ソースドライバの出力の１つを複数のソース線に分離するデマルチプレクサとを含む電気光学装置に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。

上記のいずれかの発明によれば、高精度に設定可能なプリチャージ電圧でソース線のプリチャージを実現するソースドライバを含み、画質の劣化を防止する電気光学装置を提供できる。

また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。

また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。

上記のいずれかの発明によれば、高精度に設定可能なプリチャージ電圧でソース線のプリチャージを実現するソースドライバが適用された電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶装置について説明するが、パッシブマトリックス型の液晶装置等の他の液晶装置についても、本実施形態における駆動回路を適用できる。

液晶装置１０は、ＬＣＤパネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えば低温ポリシリコン液晶パネルであり、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）とが配置されている。１画素が複数の色成分で構成され、ＬＣＤパネル２０には、各画素の色成分に対応したソース線が配置される。以下では、１画素がＲＧＢの３ドットで構成されるものとし、ＬＣＤパネル２０には、ソース線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２、・・・、ＲＮ、ＧＮ、ＢＮ（Ｎは２以上の整数）が配置されるものとする。

ソース線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２、・・・、ＲＮ、ＧＮ、ＢＮは、複数本単位でデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｊ（１＜ｊ＜Ｎ、ｊは整数）に接続され、ソースドライバ３０の１出力の信号が各デマルチプレクサにより複数本に分割出力される。例えば各デマルチプレクサがｋ（ｋは２以上の整数）本のソース線に接続される場合に、Ｎがｊ×ｋとなる。

またゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線Ｒｎ（或いはＧｎ又はＢｎ）（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎ−Ｒが配置されている。

ＴＦＴ２２ｍｎ−Ｒのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎ−Ｒのソースは、ソース線Ｒｎに接続されている。ＴＦＴ２２ｍｎ−Ｒのドレインは、画素電極２６ｍｎ−Ｒに接続されている。画素電極２６ｍｎ−Ｒと、これに対向する対向電極２８ｍｎ−Ｒとの間に液晶（広義には電気光学素子）が封入され、液晶容量（広義には液晶素子）２４ｍｎ−Ｒが形成される。画素電極２６ｍｎ−Ｒと対向電極２８ｍｎ−Ｒとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎ−Ｒには、対向電極電圧Ｖｃｏｍが供給される。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

従って、ＬＣＤパネル２０は、スイッチ素子としてのＴＦＴを介してソース線と接続される画素電極を有するということができる。またＬＣＤパネル２０は、複数のゲート線と、複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有するということができる。

液晶装置１０は、ＬＣＤパネル２０を駆動する表示ドライバ（広義には駆動回路）９０を含む。表示ドライバ９０は、ソースドライバ３０を含む。ソースドライバ３０は、各ソース出力に対応した階調データに基づいて、ＬＣＤパネル２０のソース線を駆動する。より具体的には、ソースドライバ３０は、ソース出力ＳＯ１〜ＳＯｊの各ソース出力をＬＣＤパネル２０のデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｊにより分割出力させてソース線Ｒ１〜Ｂ１、Ｒ２〜Ｂ２、・・・、ＲＮ〜ＢＮに階調データに対応した階調電圧を供給させる。図１では、ソースドライバ３０のソース出力ＳＯｒ（１≦ｒ≦ｊ、ｒは整数）がデマルチプレクサＤＭＵＸｒに接続され、デマルチプレクサＤＭＵＸｒの出力にソース線Ｒｎが接続されている。

本実施形態では、ＬＣＤパネル２０のデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｊの各デマルチプレクサが、ソースドライバ３０の１出力を２画素分のソース線に分割出力するものとするが、画素数に限定されるものではない。

図２に、ソースドライバ３０の１出力を２画素分のソース線に分割出力する場合のＬＣＤパネル２０の構成要部を示す。

図２は、ソースドライバ３０のソース出力ＳＯｒを、２画素分のソース線Ｒ１ｎ、Ｇ１ｎ、Ｂ１ｎ、Ｒ２ｎ、Ｇ２ｎ、Ｂ２ｎに分割するデマルチプレクサＤＭＵＸｒの構成例を示している。このようなデマルチプレクサＤＭＵＸｒは、デマルチプレクススイッチＤＳＷ１−ｒ〜ＤＳＷ６−ｒを含む。

デマルチプレクススイッチＤＳＷ１−ｒは、マルチプレクス制御信号Ｒ１ＳＥＬによりスイッチ制御される。デマルチプレクススイッチＤＳＷ２−ｒは、マルチプレクス制御信号Ｇ１ＳＥＬによりスイッチ制御される。デマルチプレクススイッチＤＳＷ３−ｒは、マルチプレクス制御信号Ｂ１ＳＥＬによりスイッチ制御される。デマルチプレクススイッチＤＳＷ４−ｒは、マルチプレクス制御信号Ｒ２ＳＥＬによりスイッチ制御される。デマルチプレクススイッチＤＳＷ５−ｒは、マルチプレクス制御信号Ｇ２ＳＥＬによりスイッチ制御される。デマルチプレクススイッチＤＳＷ６−ｒは、マルチプレクス制御信号Ｂ２ＳＥＬによりスイッチ制御される。

また図１に示すように、表示ドライバ９０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、１垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。表示ドライバ９０は、ソースドライバ３０及びゲートドライバ３２の少なくとも一方が省略された構成であってもよい。

液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。

また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。

液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。

なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。

また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図３では、ＬＣＤパネル２０上に、表示ドライバ９０（ソースドライバ３０及びゲートドライバ３２）が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、各スイッチ素子が複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動するソースドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。

２． ゲートドライバ
図４に、図１又は図３のゲートドライバ３２の構成例を示す。

ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。

シフトレジスタ４０は、各フリップフロップが各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。パルス状の走査電圧の高電位側は選択電圧であり、走査電圧の低電位側は非選択電圧である。

なお、ゲートドライバ３２は、図４のようにシフトレジスタを用いてゲート線を走査することなく、アドレスデコーダによるデコード結果に対応したゲート線を選択することで複数のゲート線を走査するようにしてもよい。

３． ソースドライバ
図５に、図１又は図３のソースドライバ３０の構成例のブロック図を示す。

ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、多重化回路５６、階調電圧発生回路５８、ＤＡＣ（Digital/Analog Converter）６０、ソース線駆動回路６２、マルチ駆動制御回路１２０を含む。

ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。

Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。

表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。

アドレス制御回路６６は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６６は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。

ロウアドレスデコーダ６８は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ７０は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。

階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６６は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ７２は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。

アドレス制御回路６６は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。

従って、図５において、ロウアドレスデコーダ６８、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図５において、ラインアドレスデコーダ７２、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。

ラインラッチ５４は、表示メモリ５２から読み出された１水平走査分の階調データを、１水平走査期間を規定するラッチパルスＬＰの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。

多重化回路５６は、マルチプレクサＭＰＸ_１〜ＭＰＸ_ｊを含み、各マルチプレクサが、ラインラッチ５４でラッチされた１水平走査分の階調データを、２画素（＝６ドット）単位に時分割で多重化した多重化データを生成する。

図６に、図５の多重化回路５６の動作説明図を示す。

図６では、多重化回路５６のマルチプレクサＭＰＸ_１〜ＭＰＸ_ｊのうちマルチプレクサＭＰＸ_ｎの動作例を示す。マルチプレクサＭＰＸ_ｎは、ソース線Ｒ１ｎ、Ｇ１ｎ、Ｂ１ｎ、Ｒ２ｎ、Ｇ２ｎ、Ｂ２ｎに対応した階調データを時分割多重した多重化データを生成する。即ち、ラインラッチ５４で取り込まれたソース線Ｒ１ｎ、Ｇ１ｎ、Ｂ１ｎ、Ｒ２ｎ、Ｇ２ｎ、Ｂ２ｎに対応した階調データＧＤ_１〜ＧＤ_６が、多重化回路５６のマルチプレクサＭＰＸ_ｎで多重化される。マルチプレクサＭＰＸ_１〜ＭＰＸ_ｊの各マルチプレクサには、時分割タイミングを規定するマルチプレクス制御信号Ｒ１ＳＥＬ、Ｇ１ＳＥＬ、Ｂ１ＳＥＬ、Ｒ２ＳＥＬ、Ｇ２ＳＥＬ、Ｂ２ＳＥＬが入力される。このようなマルチプレクス制御信号Ｒ１ＳＥＬ、Ｇ１ＳＥＬ、Ｂ１ＳＥＬ、Ｒ２ＳＥＬ、Ｇ２ＳＥＬ、Ｂ２ＳＥＬは、ソースドライバ３０のマルチ駆動制御回路１２０において生成される。マルチ駆動制御回路１２０は、１水平走査期間内に、マルチプレクス制御信号Ｒ１ＳＥＬ、Ｇ１ＳＥＬ、Ｂ１ＳＥＬ、Ｒ２ＳＥＬ、Ｇ２ＳＥＬ、Ｂ２ＳＥＬのいずれか１つのマルチプレクス制御信号が順番にＨレベルとなるようにマルチプレクス制御信号Ｒ１ＳＥＬ、Ｇ１ＳＥＬ、Ｂ１ＳＥＬ、Ｒ２ＳＥＬ、Ｇ２ＳＥＬ、Ｂ２ＳＥＬを生成する。各マルチプレクス制御信号がＨレベルの期間に当該マルチプレクス制御信号に対応した階調データが多重化データとして出力される。

図５において、階調電圧発生回路５８は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５８は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。

ＤＡＣ６０は、多重化回路５６の各マルチプレクサからの多重化データに多重化された階調データに対応した階調電圧を、ソース出力毎に生成する。より具体的には、ＤＡＣ６０は、階調電圧発生回路５８によって生成された複数の階調電圧の中から、多重化回路５６の各デマルチプレクサからの多重化データに多重化された階調データ毎に各階調データに対応した階調電圧を選択し、選択した階調電圧を出力することで多重化階調電圧を出力する。このようなＤＡＣ６０は、ソース出力毎に設けられた電圧選択回路ＤＥＣ_１〜ＤＥＣ_ｊを含む。各電圧選択回路は、階調電圧発生回路５８からの複数の階調電圧の中から、多重化データの各階調データに対応した１つの階調電圧を出力する。

ソース線駆動回路６２は、出力回路ＯＰ_１〜ＯＰ_ｊを含む。出力回路ＯＰ_１〜ＯＰ_ｊの各出力回路は、ボルテージフォロワ接続された演算増幅器を含み、ＤＡＣ６０の各電圧選択回路からの多重化階調電圧を用いてインピーダンス変換を行い、その出力を駆動する。また、各出力回路には、例えばソースドライバ３０の内部又は外部で生成されたプリチャージ電圧が供給され、各出力回路は、ソース出力の駆動に先立ってソース線をプリチャージすることができる。

マルチ駆動制御回路１２０は、マルチプレクス制御信号Ｒ１ＳＥＬ、Ｇ１ＳＥＬ、Ｂ１ＳＥＬ、Ｒ２ＳＥＬ、Ｇ２ＳＥＬ、Ｂ２ＳＥＬをＬＣＤパネル２０のデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｊに供給する。

図７に、本実施形態のソースドライバ３０のチップイメージを示す。

ソースドライバ３０は、ＬＣＤパネル２０のソース線の配列方向に沿ってＬＣＤパネル２０の端部に配置されるため、細長のチップ上に形成される。このため、ソースドライバ３０では、レイアウト効率や配線長等を考慮して、各ドライバブロックが複数のソース線を駆動するために設けられた複数のドライバブロックに分割される。そして、各ドライバブロックの間の領域には、両側のドライバブロックで共用されるロジック部や各種電源電圧を生成するブロックが配置される。

そこで、本実施形態におけるソースドライバ３０では、ロジック部や各種電源電圧を生成するブロックＬＯＢの両側に、ＬＣＤパネル２０のソース線を駆動するための出力回路を含むドライバブロックが第１及び第２のドライバブロックＤＢ１、ＤＢ２に分割され、第１及び第２のドライバブロックＤＢ１、ＤＢ２がソース出力ＳＯ１〜ＳＯｊの配列方向ＤＩＲ１（第１の方向）に並んで配置される。第１のドライバブロックＤＢ１は、各ソース出力ブロックがソース線を駆動するための出力回路を有し、配列方向ＤＩＲ１に配列される第１〜第ｐ（ｐは２以上の整数）のソース出力ブロックＳＯＢ１〜ＳＯＢｐを含む。第２のドライバブロックＤＢ２は、各ソース出力ブロックがソース線を駆動するための出力回路を有し、配列方向ＤＩＲ１に配列される第（ｐ＋１）〜第ｑ（ｐ＋１＜ｑ、ｑは整数）のソース出力ブロックＳＯＢ（ｐ＋１）〜ＳＯＢｑを含む。第１〜第ｑのソース出力ブロックＳＯＢ１〜ＳＯＢｑの各ソース出力ブロックは、同じ構成を有しており、それぞれが、図５の出力回路と、電圧選択回路と、マルチプレクサと、１ソース出力分のラインラッチと、１ソース出力分の表示メモリとを含むことができる。

上述のように第１のドライバブロックＤＢ１のソース出力ブロック数はｐであり、第２のドライバブロックＤＢ２のソース出力ブロック数は（ｑ−ｐ）である。ここで、ｐが（ｑ−ｐ）と異なってもよいが、ブロックＬＯＢから第１のソース出力ブロックＳＯＢ１までの負荷とブロックＬＯＢから第ｑのソース出力ブロックＳＯＢｑまでの負荷とを揃えるために、ｐを（ｑ−ｐ）と等しくしてもよい。

第１〜第ｑのソース出力ブロックＳＯＢ１〜ＳＯＢｑの各ソース出力ブロックの出力回路は、ソース線の駆動に先立って該ソース線をプリチャージする（出力回路の出力をプリチャージする）ことができる。そのため、ブロックＬＯＢ内の内部用電源回路やソースドライバ３０の外部の電源回路１００によって生成されたプリチャージ電圧ＰＶが、各ソース出力ブロックに供給される。ソースドライバ３０は、各ソース出力ブロックにプリチャージ電圧を供給するためのプリチャージ線ＰＲＬを有し、該プリチャージ線ＰＲＬが、ソースドライバ３０のソース出力側である出力回路が配列される領域に、配列方向ＤＩＲ１に沿って配置される。プリチャージ線ＰＲＬは、配列方向ＤＩＲ１に沿って一直線に配置されてもよいし、１又は複数箇所、配列方向ＤＩＲ１と垂直な方向に折れ曲がりながら、ほぼ配列方向ＤＩＲ１に沿って配置されてもよい。

そして、ブロックＬＯＢの内部用電源回路又はソースドライバ３０の外部の電源回路１００からのプリチャージ電圧ＰＶの電圧供給点ＶＰＰが、配列方向ＤＩＲ１に沿って配置されるプリチャージ線ＰＲＬに設けられる。電圧供給点ＶＰＰは、第１及び第２のドライバブロックＤＢ１、ＤＢ２の間の領域に設けられる。この電圧供給点ＶＰＰは、第ｐのソース出力ブロック端ＥＤｐまでの負荷と第（ｐ＋１）のソース出力ブロック端ＥＤ（ｐ＋１）までの負荷とが等しくなるように設けられ、該電圧供給点ＶＰＰにプリチャージ電圧ＰＶが供給される。例えば、電圧供給点ＶＰＰと第ｐのソース出力ブロック端ＥＤｐまでの配線距離Ｌ１と、電圧供給点ＶＰＰと第（ｐ＋１）のソース出力ブロック端ＥＤ（ｐ＋１）までの距離Ｌ２とが等しくなるように、電圧供給点ＶＰＰが設けられる。

ここで、第ｐのソース出力ブロック端ＥＤｐは、第１のドライバブロックＤＢ１の領域のブロックＬＯＢ側の境界が、プリチャージ線ＰＲＬと交差する位置ということができる。また第（ｐ＋１）のソース出力ブロック端ＥＤ（ｐ＋１）は、第２のドライバブロックＤＢ２の領域のブロックＬＯＢ側の境界が、プリチャージ線ＰＲＬと交差する位置ということができる。

これまで、プリチャージ電圧の精度が求められないため、第１及び第２のドライバブロックＤＢ１、ＤＢ２の間の領域であっても、レイアウト効率や配置配線の状況を考慮して、電圧供給点は、他の配線を優先したり、電圧供給点までの配線が最短となるように、第１及び第２のドライバブロックＤＢ１、ＤＢ２の間の領域の空いた領域に設けられていた。しかしながら、本実施形態では、レイアウト効率を犠牲にする一方、負荷が等しくなるようにプリチャージ線に電圧供給点を敢えて設けている。

こうすることで、第ｐのソース出力ブロックＳＯＢｐの出力回路のプリチャージ電圧と、第（ｐ＋１）のソース出力ブロックＳＯＢ（ｐ＋１）の出力回路のプリチャージ電圧とを揃えることができる。従って、第ｐのソース出力ブロックＳＯＢｐの出力回路が駆動するソース線に接続される画素電極の実効値と、第（ｐ＋１）のソース出力ブロックＳＯＢ（ｐ＋１）の出力回路が駆動するソース線に接続される画素電極の実効値とを揃えることができ、プリチャージ電圧の差により画素に与えられる電圧の実効値の差が生じ、この差に起因した画質の劣化を抑えることができる。

ここで、本実施形態の比較例について説明する。

図８に、本実施形態の比較例におけるソースドライバとＬＣＤパネルを示す。

比較例におけるソースドライバにおいて、ＬＣＤパネルのソース線を駆動するための出力回路を含むドライバブロックが第１及び第２のドライバブロックＤＢ１、ＤＢ２に分割される場合、第１のドライバブロックＤＢ１はＬＣＤパネルの表示領域ＤＡＲのうち左側表示領域ＬＡＲのソース線を駆動し、第２のドライバブロックＤＢ２はＬＣＤパネルの表示領域ＤＡＲのうち右側表示領域ＲＡＲのソース線を駆動する。

ここで、第１のドライバブロックＤＢ１のソース出力ブロック間でプリチャージ線ＰＲＬを介して供給されるプリチャージ電圧の差や第２のドライバブロックＤＢ２のソース出力ブロック間でプリチャージ線ＰＲＬを介して供給されるプリチャージ電圧の差は小さい。これは、各ドライバブロック内のソース出力ブロック間では、チップ内の信号線やボンディングワイヤ等の配線長の違いに起因する負荷の差（図８のＬＤ１、ＬＤ２）も小さいからである。

これに対して、第１のドライバブロックＤＢ１の配列方向ＤＩＲ１側の端に位置するソース出力ブロック（図７の第ｐのソース出力ブロックＳＯＢｐ）と、第２のドライバブロックＤＢ２の配列方向ＤＩＲ１と反対方向側の端に位置するソース出力ブロック（図８の第（ｐ＋１）のソース出力ブロックＳＯＢ（ｐ＋１））とに着目すると、両ソース出力ブロックの間の領域にブロックＬＯＢが配置されるため、配線長の違いに起因する負荷（図８のＬＤ３、ＬＤ４）が大きくなり、微少なプリチャージ電圧の差が、上記の電圧の実効値の差に与える影響が大きくなる。

図９に、図８のＬＣＤパネルの表示領域ＤＡＲの側に与えられる電圧の一例を示す。

図９に示すように、ＬＣＤパネルの右側表示領域ＲＡＲのソース線のプリチャージ電圧が、本来与えられるべきプリチャージ電圧ＰＶに達しないのに対し、ＬＣＤパネルの左側表示領域ＬＡＲのソース線に、プリチャージ電圧ＰＶが与えられている。この場合、右側表示領域ＲＡＲのソース線に接続される画素に与えられる電圧の実効値と、左側表示領域ＬＡＲのソース線に接続される画素に与えられる電圧の実効値とが異なり、プリチャージ期間（広義には電圧設定期間）後の駆動期間に同じ階調電圧を与えたとしても、表示画像に差が生じ、画質を劣化させてしまう。

一方、本実施形態では、第１及び第２のドライバブロックの各ドライバブロックのソース出力ブロック数が同じであっても異なっていても、各ドライバブロック端までの負荷が等しくなるように設けられた電圧供給点ＶＰＰにプリチャージ電圧ＰＶを供給している。これにより、第ｐのソース出力ブロックＳＯＢｐが駆動するソース線のプリチャージ電圧と第（ｐ＋１）のソース出力ブロックＳＯＢ（ｐ＋１）が駆動するソース線のプリチャージ電圧とを揃えることができる。そのため、右側表示領域ＲＡＲのソース線に接続される画素に与えられる電圧の実効値と、左側表示領域ＬＡＲのソース線に接続される画素に与えられる電圧の実効値とが等しくなり、プリチャージ期間後の駆動期間に同じ階調電圧を与えたとしても、表示画像に差が生じる事態を確実に回避できるようになる。特に、第１のドライバブロックＤＢ１のソース出力ブロック数ｐと、第２のドライバブロックＤＢ２のソース出力ブロック数（ｑ−ｐ）とが異なる場合であっても、比較例とは異なり、表示画像に差が生じる事態を回避できるようになる。

なお、図７では、ソースドライバブロックを２つのブロックに分割する場合について説明したが、ソースドライバブロックの分割数に限定されるものではない。分割された２つのソースドライバブロックの間にロジック部等のブロックが配置される場合に、該ブロックから両側の各ソースドライバブロック端までの負荷が等しくなるように設けられたプリチャージ線の電圧供給点に、プリチャージ電圧が供給される場合も同様である。

３．１ 詳細な構成例
次に、本実施形態におけるソースドライバ３０の詳細な構成例について説明する。

図１０に、図５の出力回路とＬＣＤパネル２０のデマルチプレクサの詳細な構成例を示す。但し、図１０において図５と同一部分には同一符号を付し、適宜説明を省略する。

図１０では、ソース出力ＳＯ１、ＳＯ２に接続されたソースドライバ３０の出力回路ＯＰ_１、ＯＰ_２と、ＬＣＤパネル２０のデマルチプレクサＤＭＵＸ１、ＤＭＵＸ２の構成例を示すが、他の出力回路や他のデマルチプレクサも同様の構成を有している。以下では、出力回路ＯＰ_１とデマルチプレクサＤＭＵＸ１について説明する。

出力回路ＯＰ_１は、オペアンプＡＭＰ１と、第１及び第２のスイッチ素子ＳＷ１−１、ＳＷ２−１とを含む。オペアンプＡＭＰ１は、階調データに対応した階調電圧に基づいてソース線を駆動する。第１のスイッチ素子ＳＷ１−１は、プリチャージ線ＰＲＬとオペアンプＡＭＰ１の出力との間に挿入される。第２のスイッチ素子ＳＷ２−１は、プリチャージ線ＰＲＬとオペアンプＡＭＰ１の入力との間に挿入される。

デマルチプレクサＤＭＵＸ１は、当該デマルチプレクサに対応するソースドライバ３０の多重化回路５６のマルチプレクサと反対の動作を行う。即ち、各デマルチプレクサが、ソース線駆動回路６２の各出力回路からの多重化階調電圧を、６本のソース線に時分割出力する。デマルチプレクサＤＭＵＸ１の時分割出力タイミングは、多重化回路５６の各マルチプレクサの時分割タイミングと同期している。

図１１に、本実施形態におけるソースドライバ３０の動作例を示す。

図１１では、ゲート線ＧＬｍ、ＧＬ（ｍ＋１）に接続されるソース線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２を例に説明するが、他のソース線も同様である。

例えばゲート線ＧＬｍが選択される選択期間を１水平走査期間（１Ｈ）とすると、１水平走査期間内にプリチャージ期間（広義には電圧設定期間）と駆動期間とが設けられる。

プリチャージ期間では、上述のようにソースドライバ３０からのマルチプレクス制御信号Ｒ１ＳＥＬ、Ｇ１ＳＥＬ、Ｂ１ＳＥＬ、Ｒ２ＳＥＬ、Ｇ２ＳＥＬ、Ｂ２ＳＥＬが一斉にＨレベルとなり、デマルチプレクサＤＭＵＸ１は、ソース線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２とソース出力ＳＯ１とを電気的に接続する。そして、ソースドライバ３０の出力回路ＯＰ_１は、プリチャージ電圧ＰＶをソース出力ＳＯ１に出力することにより、プリチャージ期間には、ソース線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２の電圧が一斉にプリチャージ電圧ＰＶに設定される。

次に、プリチャージ間後の駆動期間では、デマルチプレクサＤＭＵＸ１が、ソース出力ＳＯ１を、ソース線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２を１つずつ電気的に接続していく。このとき、ソース出力ＳＯ１もまた多重化階調電圧が供給されている。即ち、該駆動期間において、マルチプレクス制御信号Ｒ１ＳＥＬ、Ｇ１ＳＥＬ、Ｂ１ＳＥＬ、Ｒ２ＳＥＬ、Ｇ２ＳＥＬ、Ｂ２ＳＥＬが順番にＨレベルとなり、各マルチプレクス制御信号がＨレベルとなっている期間のソース出力ＳＯ１の電圧が、デマルチプレクサＤＭＵＸ１によりソース線に供給される。

なお、図１１から明らかなように、ソース線Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２のうちソース線Ｂ２に接続される画素に与えられる電圧の実効値が、プリチャージ電圧ＰＶの変動に起因する影響が大きい。即ち、プリチャージ電圧ＰＶの誤差の影響は、ソース線Ｂ２に接続される画素が最も大きくなり、ソース線Ｒ１に接続される画素が最も小さい。そこで、本実施形態のようにプリチャージ電圧を揃えることで、マルチ駆動により、ドット毎に異なる影響がある場合であっても、一様に画質の劣化を防止でき、上記のプリチャージ電圧ＰＶの誤差の影響を最小限に抑えることができるようになる。

また本実施形態では、プリチャージ線ＰＲＬの負荷のみでなく、以下のように出力回路を制御することで、精度よくプリチャージ電圧をソース出力に供給できるようになっている。

図１２に、図１０の出力回路ＯＰ_１の制御例の説明図を示す。

図１２では、出力回路ＯＰ_１の制御例を示すが、他の出力回路も同様に制御できる。

図１１のプリチャージ期間は、更にアンプ高駆動期間、アンプ低駆動期間及び出力プリチャージ期間を含むことができる。そして、プリチャージ期間では、アンプ高駆動期間において第１のスイッチ素子ＳＷ１−１をオフ、第２のスイッチ素子ＳＷ２−１をオンした状態で、オペアンプＡＭＰ１が所与の第１の電流駆動能力により出力回路ＯＰ_１の出力を駆動する。こうすることで、ソース出力ＳＯ_１の電圧を高速にプリチャージ電圧ＰＶに設定できるようになる。

その後、該プリチャージ期間内のアンプ低駆動期間において、第１のスイッチ素子ＳＷ１−１をオン、第２のスイッチ素子ＳＷ２−１をオンした状態で、オペアンプＡＭＰ１が第１の電流駆動能力より低い第２の電流駆動能力により出力回路ＯＰ_１の出力を駆動する。こうすることで、出力回路ＯＰ_１の出力を高精度にプリチャージ電圧ＰＶに設定できる。なお、オペアンプＡＭＰ１は、出力段に、異なる駆動能力を有する駆動トランジスタを含み、いずれかの駆動トランジスタで出力を駆動できるようになっている。

そして、出力プリチャージ期間において、第１のスイッチ素子ＳＷ１−１をオン、第２のスイッチ素子ＳＷ１−２をオフとする。第１のスイッチ素子ＳＷ１−１のオン抵抗によりソース出力ＳＯ１の電圧がプリチャージ電圧ＰＶより多少下がるため、第２の電流駆動能力によりオペアンプＡＭＰ１の出力に電荷を供給させることで、ソース出力ＳＯ１の電圧を高精度でプリチャージ電圧ＰＶに設定できる。第２の電流駆動能力を低くすれば、消費電流の増加も抑えることができる。

プリチャージ期間後の駆動期間では、第１のスイッチ素子ＳＷ１−１をオフ、第２のスイッチ素子２−１をオフした状態で、オペアンプＡＭＰ１が階調電圧に基づいて出力回路ＯＰ_１の出力を駆動する。

なお、第１及び第２のスイッチ素子ＳＷ１−１、ＳＷ２−１をスイッチ制御するための制御信号は、ソースドライバ３０内の図示しない制御回路において生成される。

本実施形態では、６マルチ駆動を行うソースドライバ３０について説明したが、本発明は、マルチ駆動数に限定されるものではない。また、ソースドライバ３０は、非マルチ駆動のソースドライバであってもよい。

また、本実施形態では、プリチャージ線にプリチャージ電圧を供給する場合について説明したが、本発明がプリチャージ電圧に限定されるものではない。

例えばプリチャージ線を電圧供給線に代え、該電圧供給線に図７のように電圧供給点を設けてもよい。そして、電圧供給点に、ＬＣＤパネル２０の複数のソース線を短絡後のソース線の電圧を与え、ソースドライバの各出力回路が、複数のソース線に短絡後のソース線の電圧を設定した状態で、該ソース線を階調データに基づいて駆動してもよい。このようにソース線の駆動に先立って、ソース線に一旦蓄えられた電荷を再利用して、駆動期間においてソース線を駆動できるので、外部から余分に電荷を補充する必要がなくなり、上記の本実施形態の効果に加えて、低消費電力化を図ることができるようになる。

或いはまた、プリチャージ線に代えて設けられた電圧供給線に、図７のように電圧供給点を設け、該電圧供給点に、ＬＣＤパネル２０の複数のソース線と対向電極とを短絡後のソース線の電圧を与え、ソースドライバの各出力回路が、複数のソース線と対向電極とを短絡後の電圧がソース線に設定された状態で、該ソース線を階調データに基づいて駆動してもよい。ここで、対向電極は、ソース線とＴＦＴ（スイッチ素子）を介して接続される画素電極と電気光学物質を介して対向される。この場合でも、ソース線に一旦蓄えられた電荷と対向電極に蓄えられた電荷とを再利用して、駆動期間においてソース線を駆動できるので、外部から余分に電荷を補充する必要がなくなり、上記の本実施形態の効果に加えて、低消費電力化を図ることができるようになる。特に、極性反転駆動を行う場合に低消費電力化の著しい効果が得られる。

４． 変形例
４．１ 第１の変形例
本実施形態では、ソースドライバ３０が１つのプリチャージ線を有していたが、複数のプリチャージ線を有していてもよい。

図１３に、本実施形態の第１の変形例におけるソースドライバの構成要部を示す。但し、図１３において、図１０と同一部分には同一符号を付し、適宜説明を省略する。第１の変形例では、ソースドライバ３０が、第１及び第２のプリチャージ線ＰＲＬ１、ＰＲＬ２を有し、第１のプリチャージ線ＰＲＬ１には第１のプリチャージ電圧が供給され、第２のプリチャージ線ＰＲＬ２には第２のプリチャージ電圧が供給される。そして、各出力回路には、いずれかのプリチャージ線の電圧が供給される。

より具体的には、第ｐのソース出力ブロック端ＥＤｐまでの負荷と第（ｐ＋１）のソース出力ブロック端ＥＤ（ｐ＋１）までの負荷とが等しくなるように設けられた第１のプリチャージ線ＰＲＬ１の電圧供給点に、各出力回路がソース線に出力する最高電位の電圧が供給される。この最高電位の電圧は、階調電圧発生回路５８により生成される複数の階調電圧のうち最高電位の電圧である。階調電圧発生回路５８が高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとの間を抵抗分割して複数の階調電圧を生成する場合、第１のプリチャージ線ＰＲＬ１には第１のプリチャージ電圧として電圧ＶＤＤＨが供給される。

また、第ｐのソース出力ブロック端ＥＤｐまでの負荷と第（ｐ＋１）のソース出力ブロック端ＥＤ（ｐ＋１）までの負荷とが等しくなるように設けられた第２のプリチャージ線ＰＲＬ２の電圧供給点に、各出力回路がソース線に出力する最低電位の電圧が供給される。この最低電位の電圧は、階調電圧発生回路５８により生成される複数の階調電圧のうち最低電位の電圧である。階調電圧発生回路５８が高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとの間を抵抗分割して複数の階調電圧を生成する場合、第２のプリチャージ線ＰＲＬ１には第２のプリチャージ電圧として電圧ＶＳＳＨが供給される。

そのため、出力回路ＯＰ_１は、第３及び第４のスイッチ素子ＳＷ３−１、ＳＷ４−１を含むことができる。第３のスイッチ素子ＳＷ３−１は、プリチャージ線ＰＲＬ１の電圧をプリチャージ電圧としてオペアンプＡＭＰ１に供給する。第４のスイッチ素子ＳＷ４−１は、プリチャージ線ＰＲＬ２の電圧をプリチャージ電圧としてオペアンプＡＭＰ１に供給する。第３及び第４のスイッチ素子ＳＷ３−１、ＳＷ４−１をオンオフ制御するためのスイッチ制御信号もまた、ソースドライバの図示しない制御回路において生成される。

第１の変形例では、第１及び第２のドライバブロックＤＢ１、ＤＢ２の各出力回路が、ＬＣＤパネル２０の複数のソース線に一斉に第１又は第２のプリチャージ電圧を供給した後に、複数の画素分の各ドットの階調データが多重化された多重化階調データに基づいて複数のソース線を時分割で駆動する。例えば、極性反転駆動の正極性のときと負極性のときとでプリチャージ電圧を異ならせることで、無駄なプリチャージを行う必要がなくなり、低消費電力化と駆動期間の高速化とを両立させることができるようになる。

４．２ 第２の変形例
本実施形態又は第１の変形例では、ＬＣＤパネル側にデマルチプレクサが設けられていたが、本発明がこれに限定されるものではない。

図１４に、本実施形態の第２の変形例におけるソースドライバの構成例のブロック図を示す。

図１４において、図５と同一部分には同一符号を付し、適宜説明を省略する。

第２の変形例におけるソースドライバ３００が、図５のソースドライバ３０と異なる点は、ソース線駆動回路６２の出力側に分離回路６４が設けられている点である。分離回路６４は、デマルチプレクサＤＭＵＸ１〜ＤＭＵＸｊを含み、各デマルチプレクサが、当該デマルチプレクサに対応する多重化回路５６のマルチプレクサと反対の動作を行う。即ち、各デマルチプレクサが、ソース線駆動回路６２の各出力回路からの多重化階調電圧を、６（＝ｋ）本のソース出力に分離して出力する。デマルチプレクサの分離動作タイミングは、多重化回路５６の各マルチプレクサの時分割タイミングと同期している。これにより、ソースドライバ３００は、ＬＣＤパネルのＴ（Ｔは２以上の整数）本のソース線を駆動できる。

この場合、ＬＣＤパネル２０は、図１又は図３のデマルチプレクサＤＭＵＸ１〜ＤＭＵＸｊが省略された構成を採用できるため、ＬＣＤパネル２０として、スイッチ素子として駆動能力が低いＴＦＴしか形成できないものの低コストで製造可能なアモルファスシリコン液晶パネルを用いることができる。

５． 電子機器
図１５に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１５において、図１又は図３と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０（又はソースドライバ３００、以下同様）及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。

表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。

電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す図。 本実施形態のソースドライバの１出力を２画素分のソース線に分割出力する場合のＬＣＤパネルの構成要部を示す図。 本実施形態におけるアクティブマトリックス型の液晶装置の他の構成の概要を示す図。 図１又は図３のゲートドライバの構成例を示すブロック図。 図１又は図３のソースドライバの構成例のブロック図。 図５の多重化回路の動作説明図。 本実施形態のソースドライバのチップイメージを示す図。 本実施形態の比較例におけるソースドライバとＬＣＤパネルを示す図。 図８のＬＣＤパネルの表示領域の側に与えられる電圧の一例を示す図。 図５の出力回路とＬＣＤパネルのデマルチプレクサの詳細な構成例を示す図。 本実施形態におけるソースドライバの動作例を示す図。 図１０の出力回路の制御例の説明図。 本実施形態の第１の変形例におけるソースドライバの構成要部を示す図。 本実施形態の第２の変形例におけるソースドライバの構成例のブロック図。 本実施形態における電子機器の構成例のブロック図。

符号の説明

１０ 液晶装置、 ２０ ＬＣＤパネル、 ２２ｍｎ−Ｒ ＴＦＴ、
２６ｍｎ−Ｒ 画素電極、 ２４ｍｎ−Ｒ 液晶容量、 ２８ｍｎ−Ｒ 対向電極、
３０ ソースドライバ、 ３２ ゲートドライバ、 ３８ 表示コントローラ、
４０ シフトレジスタ、 ４２ レベルシフタ、 ４４ 出力バッファ、
５０ Ｉ／Ｏバッファ、 ５２ 表示メモリ、 ５４ ラインラッチ、
５６ 多重化回路、 ５８ 階調電圧発生回路、 ６０ ＤＡＣ、
６２ ソース線駆動回路、 ６４ 分離回路、 ６６ アドレス制御回路、
６８ ロウアドレスデコーダ、 ７０ カラムアドレスデコーダ、
７２ ラインアドレスデコーダ、 ９０ 表示ドライバ、 １００ 電源回路、
ＤＢ１ 第１のドライバブロック、 ＤＢ２ 第２のドライバブロック、
ＤＥＣ_１〜ＤＥＣ_ｊ 電圧選択回路、 ＤＭＵＸ１〜ＤＭＵＸｊ デマルチプレクサ、
ＧＬ１〜ＧＬＭ、ＧＬｍ ゲート線、 ＭＰＸ_１〜ＭＰＸ_ｊ マルチプレクサ、
ＯＰ_１〜ＯＰ_ｊ 出力回路、 Ｒ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、Ｂ２、・・・、ＲＮ、ＧＮ、ＢＮ ソース線、 ＳＯ１〜ＳＯｊ ソース出力、
ＳＯＢ１〜ＳＯＢｑ 第１〜第ｑのソース出力ブロック、 Ｖｃｏｍ 対向電極電圧

Claims (15)

1. 電気光学装置のソース線を駆動するためのソースドライバであって、
   各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に第１の方向に配列される第１〜第ｐ（ｐは２以上の整数）のソース出力ブロックを含む第１のドライバブロックと、
   各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に前記第１の方向に配列される第（ｐ＋１）〜第ｑ（ｐ＋１＜ｑ、ｑは整数）のソース出力ブロックを含む第２のドライバブロックと、
   前記第１及び第２のドライバブロックの各ソース出力ブロックの出力回路の出力をプリチャージするためのプリチャージ電圧を供給するプリチャージ線とを含み、
   前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記プリチャージ線の電圧供給点に、前記プリチャージ電圧が供給されることを特徴とするソースドライバ。
2. 請求項１において、
   各出力回路が、
   階調データに対応した階調電圧に基づいてソース線を駆動するためのオペアンプと、
   前記プリチャージ線と前記オペアンプの出力との間に挿入された第１のスイッチ素子と、
   前記プリチャージ線と前記オペアンプの入力との間に挿入された第２のスイッチ素子とを含み、
   プリチャージ期間では、
   前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオンした状態で、前記オペアンプが第１の電流駆動能力により出力回路の出力を駆動した後に、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオンした状態で、前記オペアンプが前記第１の電流駆動能力より低い第２の電流駆動能力により出力回路の出力を駆動し、その後、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフとし、
   前記プリチャージ期間後の駆動期間では、
   前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオフした状態で、前記オペアンプが階調電圧に基づいて出力回路の出力を駆動することを特徴とするソースドライバ。
3. 電気光学装置のソース線を駆動するためのソースドライバであって、
   各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に第１の方向に配列される第１〜第ｐ（ｐは２以上の整数）のソース出力ブロックを含む第１のドライバブロックと、
   各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に前記第１の方向に配列される第（ｐ＋１）〜第ｑ（ｐ＋１＜ｑ、ｑは整数）のソース出力ブロックを含む第２のドライバブロックと、
   前記第１及び第２のドライバブロックの各ソース出力ブロックの出力回路の出力に所与の電圧を供給する電圧供給線とを含み、
   前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記電圧供給線の電圧供給点に、前記所与の電圧が供給され、
   前記第１及び第２のドライバブロックの各出力回路が、
   複数のソース線に前記所与の電圧が供給された後、複数の画素分の各ドットの階調データが多重化された多重化階調データに基づいて前記複数のソース線を時分割で駆動することを特徴とするソースドライバ。
4. 請求項３において、
   前記所与の電圧が、
   プリチャージ電圧であることを特徴とするソースドライバ。
5. 請求項４において、
   各出力回路が、
   階調データに対応した階調電圧に基づいてソース線を駆動するためのオペアンプと、
   前記電圧供給線と前記オペアンプの出力との間に挿入された第１のスイッチ素子と、
   前記電圧供給線と前記オペアンプの入力との間に挿入された第２のスイッチ素子とを含み、
   電圧設定期間では、
   前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオンした状態で、前記オペアンプが第１の電流駆動能力により出力回路の出力を駆動した後に、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオンした状態で、前記オペアンプが前記第１の電流駆動能力より低い第２の電流駆動能力により出力回路の出力を駆動し、その後、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフとし、
   前記電圧設定期間後の駆動期間では、
   前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオフした状態で、前記オペアンプが階調電圧に基づいて出力回路の出力を駆動することを特徴とするソースドライバ。
6. 請求項３において、
   前記所与の電圧が、
   前記電気光学装置の複数のソース線を短絡後のソース線の電圧であり、
   各出力回路が、
   前記複数のソース線が、短絡後のソース線の電圧に設定された状態で、該ソース線を階調データに基づいて駆動することを特徴とするソースドライバ。
7. 請求項３において、
   前記所与の電圧が、
   前記電気光学装置の複数のソース線と、前記ソース線とスイッチ素子を介して接続される画素電極と電気光学物質を介して対向する対向電極とを短絡後のソース線の電圧であり、
   各出力回路が、
   前記複数のソース線に、前記複数のソース線と前記対向電極とを短絡後の電圧が設定された状態で、前記複数のソース線の各ソース線を階調データに基づいて駆動することを特徴とするソースドライバ。
8. 電気光学装置のソース線を駆動するためのソースドライバであって、
   各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に第１の方向に配列される第１〜第ｐ（ｐは２以上の整数）のソース出力ブロックを含む第１のドライバブロックと、
   各ソース出力ブロックが、ソース線を駆動するための出力回路を有すると共に前記第１の方向に配列される第（ｐ＋１）〜第ｑ（ｐ＋１＜ｑ、ｑは整数）のソース出力ブロックを含む第２のドライバブロックと、
   前記第１及び第２のドライバブロックの各ソース出力ブロックの出力回路の出力をプリチャージするための第１及び第２のプリチャージ電圧を供給する第１及び第２のプリチャージ線とを含み、
   前記第１及び第２のドライバブロックの各出力回路が、
   複数のソース線に一斉に前記第１及び第２のプリチャージ電圧の１つを供給した後に、複数の画素分の各ドットの階調データが多重化された多重化階調データに基づいて前記複数のソース線の各ソース線を時分割で駆動し、
   前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記第１のプリチャージ線の電圧供給点に、前記第１のプリチャージ電圧として各出力回路がソース線に出力する最高電位の電圧が供給され、
   前記第ｐのソース出力ブロック端までの負荷と前記第（ｐ＋１）のソース出力ブロック端までの負荷とが等しくなるように設けられた前記第２のプリチャージ線の電圧供給点に、前記第２のプリチャージ電圧として各出力回路がソース線に出力する最低電位の電圧が供給されることを特徴とするソースドライバ。
9. 請求項８において、
   各出力回路が、
   階調データに対応した階調電圧に基づいてソース線を駆動するためのオペアンプと、
   前記第１又は第２のプリチャージ線と前記オペアンプの出力との間に挿入された第１のスイッチ素子と、
   前記第１又は第２のプリチャージ線と前記オペアンプの入力との間に挿入された第２のスイッチ素子とを含み、
   プリチャージ期間では、
   前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオンした状態で、前記オペアンプが第１の電流駆動能力により出力回路の出力を駆動した後に、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオンした状態で、前記オペアンプが前記第１の電流駆動能力より低い第２の電流駆動能力により出力回路の出力を駆動し、その後、前記第１のスイッチ素子をオン、前記第２のスイッチ素子をオフとし、
   前記プリチャージ期間後の駆動期間では、
   前記第１のスイッチ素子をオフ、前記第２のスイッチ素子をオフした状態で、前記オペアンプが階調電圧に基づいて出力回路の出力を駆動することを特徴とするソースドライバ。
10. 請求項１乃至９のいずれかにおいて、
    前記オペアンプの入力に、１水平走査期間に複数の階調電圧が時分割された多重化電圧が入力され、
    各ソース出力ブロックが、
    前記多重化電圧の時分割タイミングに同期して前記オペアンプの出力を複数のソース線に分離するためのデマルチプレクサを含むことを特徴とするソースドライバ。
11. 複数のゲート線と、
    複数のソース線と、
    各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
    前記複数のゲート線を走査するゲートドライバと、
    前記複数のソース線を駆動する請求項１乃至１０のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
12. 複数のゲート線と、
    複数のソース線と、
    各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
    前記複数のゲート線を走査するゲートドライバと、
    前記複数のソース線を駆動する請求項１乃至９のいずれか記載のソースドライバと、
    前記ソースドライバの出力の１つを複数のソース線に分離するデマルチプレクサとを含むことを特徴とする電気光学装置。
13. 請求項１乃至１０のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。
14. 請求項１１乃至１３のいずれか記載の電気光学装置を含むことを特徴とする電子機器。
15. 請求項１乃至１０のいずれか記載のソースドライバを含むことを特徴とする電子機器。

Images