JP2008124173A - 磁気抵抗効果素子、薄膜磁気ヘッド、ヘッドジンバルアセンブリおよびハードディスク装置 - Google Patents

磁気抵抗効果素子、薄膜磁気ヘッド、ヘッドジンバルアセンブリおよびハードディスク装置 Download PDF

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Abstract

【課題】 ノイズを抑制し、かつスピントルクの影響を抑制しながら大きなＭＲ比を得ることができるＣＰＰ−ＧＭＲ素子を提案する。
【解決手段】 ＣＰＰ−ＧＭＲ素子におけるスペーサー層を構成する半導体層の厚さは、当該半導体層と前記第１の非磁性金属層および第２の非磁性金属層との接合関係において、オーミック伝導特性と半導体伝導特性との間の伝導特性を示す遷移領域の膜厚範囲に設定される。
【選択図】 図１

Description

本発明は、磁気記録媒体等の磁界強度を信号として読み取るための磁気抵抗効果素子、その磁気抵抗効果素子を備える薄膜磁気ヘッド、ならびにその薄膜磁気ヘッドを含むヘッドジンバルアセンブリおよびハードディスク装置に関する。
近年、ハードディスク装置の面記録密度の向上に伴って、薄膜磁気ヘッドの性能の向上が求められている。薄膜磁気ヘッドとしては、基板に対して、読み出し専用の磁気抵抗効果素子（以下、単にＭＲ（Magneto-resistive）素子と簡略に記すことがある）を有する再生ヘッドと、書き込み専用の誘導型磁気変換素子を有する記録ヘッドと、を積層した構造の複合型薄膜磁気ヘッドが広く使用されている。
ＭＲ素子としては、異方性磁気抵抗(Anisotropic Magneto-resistive)効果を用いたＡＭＲ素子や、巨大磁気抵抗(Giant Magneto-resistive)効果を用いたＧＭＲ素子や、トンネル磁気抵抗(Tunnel-type Magneto-resistive)効果を用いたＴＭＲ素子等が挙げられる。
再生ヘッドの特性としては、特に、高感度で高出力であることが要求される。このような要求を満たす再生ヘッドとして、既に、スピンバルブ型ＧＭＲ素子を用いたＧＭＲヘッドが量産されている。また、近年では面記録密度のさらなる向上に応じてＴＭＲ素子を用いた再生ヘッドの量産も行なわれつつある。
スピンバルブ型ＧＭＲ素子は、一般に、非磁性層（「スペーサー層」とも称す）と、非磁性層の一方の面に形成されたフリー層と、非磁性層の他方の面に形成された磁化固定層と、非磁性層とは反対に位置する側の磁化固定層の上に形成されたピンニング層（一般には反強磁性層）とを有している。フリー層は外部からの信号磁界に応じて磁化の方向が変化するよう作用する層であり、磁化固定層は、ピンニング層（反強磁性層）からの磁界によって、磁化の方向が固定される層である。
ところで、従来のＧＭＲヘッドは、磁気的信号検出用の電流（いわゆる、センス電流）を、ＧＭＲ素子を構成する各層の面に対して平行な方向に流す構造、すなわち、ＣＩＰ(Current In Plane)構造が主流となっていた（ＣＩＰ−ＧＭＲ素子）。これに対して、センス電流を、ＧＭＲ素子を構成する各層の面に対して垂直方向（積層方向）に流す構造、すなわち、ＣＰＰ(Current Perpendicular to Plane)構造のＧＭＲ素子（ＣＰＰ−ＧＭＲ素子）も次世代の素子として開発が進められている。
前述したＴＭＲ素子も電流を流す方向のみからの分類でいえば、ＣＰＰ構造の範疇に入っている。しかしながら、ＴＭＲ素子の積層膜構成および検出原理は、ＣＰＰ−ＧＭＲ素子のそれらとは、異なる。すなわち、ＴＭＲ素子は、一般には、フリー層と、磁化固定層と、これらの間に配置されたトンネルバリア層と、磁化固定層のトンネルバリア層と接する面とは反対側の面に配置された反強磁性層とを有している。トンネルバリア層は、トンネル効果によりスピンを保存した状態で電子が通過できる非磁性絶縁層である。それ以外の層、例えば、フリー層、磁化固定層、および反強磁性層は、スピンバルブ型ＧＭＲ素子に用いられるものと基本的に同様であるといえる。
ところで、ＴＭＲ素子を再生ヘッドに用いる場合には、ＴＭＲ素子の低抵抗化が要求される。その理由は以下のとおりである。つまり、磁気ディスク装置では、記録密度の向上とデータ転送レートの向上が要求されており、それに伴い、再生ヘッドには高周波応答性が良いことが要求される。ところが、ＴＭＲ素子の抵抗値が大きいと、ＴＭＲ素子およびそれに接続される回路において発生する浮遊容量が大きくなり、再生ヘッドの高周波応答特性が低下してしまう。そのため、ＴＭＲ素子には、必然的に素子の低抵抗化が要求されるのである。
一般的に、ＴＭＲ素子の低抵抗化のためには、トンネルバリヤ層の厚みを小さくすることが有効である。しかしながら、トンネルバリア層の厚みを小さくし過ぎると、トンネルバリア層に多くのピンホールが生じることによって、ＴＭＲ素子の寿命が短くなったり、フリー層と磁化固定層との間で磁気的な結合が生じることによって、ノイズの増大やＭＲ比の低下といったＴＭＲ素子の特性の劣化が生じたりするという問題が発生する。ここで、再生ヘッドにおいて発生するノイズをヘッドノイズと言う。ＴＭＲ素子を用いた再生ヘッドにおけるヘッドノイズには、ＧＭＲ素子を用いた再生ヘッドでは発生しないノイズ成分であるショットノイズが含まれる。そのため、ＴＭＲ素子を用いた再生ヘッドでは、ヘッドノイズが大きいという問題がある。
この一方で、従来より公知であるＣｕを非磁性導電層（スペーサー層）として用いるＣＰＰ−ＧＭＲ素子では、十分に大きなＭＲ比が得られないという問題点がある。その原因としては、磁性体とＣｕのスピン依存散乱における電気抵抗のスピン毎の非対称性が、トンネル電子の電気抵抗のスピン毎の非対称性よりも小さいことが原因である。２次的な効果として非磁性導電層と磁性層との界面や、非磁性導電層中において、スピン偏極電子が散乱されることが考えられる。
また、ＣＰＰ−ＧＭＲ素子では、素子の抵抗が小さいため、抵抗変化量も小さくなる。そのため、ＣＰＰ−ＧＭＲ素子を用いて大きな再生出力を得るためには、素子に印加する電圧を大きくする必要がある。しかし、素子に印加する電圧を大きくすると、以下のような問題が発生する。つまり、ＣＰＰ−ＧＭＲ素子では、各層の面に対して垂直な方向に電流が流される。すると、フリー層から磁化固定層へ、あるいは磁化固定層からフリー層へスピン偏極電子が注入される。このスピン偏極電子は、フリー層、または磁化固定層において、それらの磁化を回転させるトルク（以下、スピントルク）を発生させる。このスピントルクの大きさは電流密度に比例する。ＣＰＰ−ＧＭＲ素子に印加する電圧を大きくすると、電流密度が増加し、その結果、スピントルクが大きくなる。スピントルクが大きくなると磁化固定層の磁化の方向が変化してしまうという問題が発生する。また、高い電流密度で動作させるとエレクトロマイグレーションによる寿命の著しい劣化が生じるという不都合が生じてしまう。
なお、公知の先行技術として本願発明に最も関連があると思われる文献として、特許文献１として引用した特開２００３−８１０２号が挙げられる。この文献には、磁化方向が固着された磁化固着層と、磁化方向が外部磁界に対応して変化する磁化自由層と、磁化固着層と磁化自由層との間に設けられた非磁性金属中間層と、磁化固着層と磁化自由層との間に設けられ、伝導キャリア数が１０22個／ｃｍ3以下の材料からなる抵抗調節層とを備えたＣＰＰ−ＧＭＲ素子が開示されている。この文献中には、抵抗調節層の材料の一つとして半導体が開示されているが、本願発明の具体的な構成を示唆する記載は何らなされていない。
特開２００３−８１０２号公報
本発明はこのような実状のもとに創案されたものであって、その目的は、ノイズを抑制し、かつスピントルクの影響を抑制しながら大きなＭＲ比を得ることができるＣＰＰ−ＧＭＲ素子を提案することにある。
このような課題を解決するために、本発明の磁気抵抗効果素子は、スペーサー層と、前記スペーサー層を挟むようにして積層形成される磁化固定層およびフリー層を有し、この積層方向にセンス電流が印加されてなるＣＰＰ（Current Perpendicular to Plane）構造の巨大磁気抵抗効果素子（ＣＰＰ−ＧＭＲ素子）であって、前記フリー層は、外部磁界に応じて磁化の方向が変化するように機能しており、前記スペーサー層は、非磁性金属材料から形成された第１の非磁性金属層および第２の非磁性金属層と、これらの第１の非磁性金属層および第２の非磁性金属層の間に介在された半導体層を有し、前記スペーサー層を構成する半導体層の厚さは、当該半導体層と前記第１の非磁性金属層および第２の非磁性金属層との接合関係において、オーミック伝導特性と半導体伝導特性との間の伝導特性を示す遷移領域の膜厚範囲に設定される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＯであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎであり、前記ＺｎＯからなる半導体層の厚さが、１．０〜１．６ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＯであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｔｉであり、前記ＺｎＯからなる半導体層の厚さが、０．８〜１．２ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＯであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｖであり、前記ＺｎＯからなる半導体層の厚さが、１．２〜１．６ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＯであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｒであり、前記ＺｎＯからなる半導体層の厚さが、１．６〜２．０ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＳであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｕであり、前記ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＳであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｇであり、前記ＺｎＳからなる半導体層の厚さが、１．０〜１．４ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＳであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｕであり、前記ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＳであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、ＣｕＺｎであり、前記ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＺｎＳであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎであり、前記ＺｎＳからなる半導体層の厚さが、１．６〜２．０ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＧａＮであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｕであり、前記ＧａＮからなる半導体層の厚さが、１．２〜１．６ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＧａＮであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｇであり、前記ＧａＮからなる半導体層の厚さが、１．０〜１．４ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＧａＮであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｕであり、前記ＧａＮからなる半導体層の厚さが、０．８〜１．２ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＧａＮであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、ＣｕＺｎであり、前記ＧａＮからなる半導体層の厚さが、１．２〜１．６ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記半導体層がＧａＮであり、前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎであり、前記ＧａＮからなる半導体層の厚さが、１．６〜２．０ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記第１の非磁性金属層および第２の非磁性金属層の厚さがそれぞれ、０．１５〜０．８５ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記第１の非磁性金属層および第２の非磁性金属層の厚さがそれぞれ、０．２５〜０．７０ｎｍであるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、磁気抵抗効果素子の面積抵抗が、０．１〜０．３Ω・μｍ2であるように構成される。
また、本発明の磁気抵抗効果素子の好ましい態様として、前記スペーサー層の導電率が１３３〜４３２（Ｓ／ｃｍ）であるように構成される。
本発明の薄膜磁気ヘッドは、記録媒体に対向する媒体対向面と、前記記録媒体からの信号磁界を検出するために前記媒体対向面の近傍に配置された前記の磁気抵抗効果素子と、前記磁気抵抗効果素子の積層方向に電流を流すための一対の電極と、を有してなるように構成される。
本発明のヘッドジンバルアセンブリは、前記の薄膜磁気ヘッドを含み、記録媒体に対向するように配置されるスライダと、前記スライダを弾性的に支持するサスペンションと、を備えてなるように構成される。
本発明のハードディスク装置は、前記の薄膜磁気ヘッドを含み、記録媒体に対向するように配置されるスライダと、前記スライダを支持するとともに前記記録媒体に対して位置決めする位置決め装置と、を備えてなるように構成される。
本発明は、スペーサー層と、前記スペーサー層を挟むようにして積層形成される磁化固定層およびフリー層を有し、この積層方向にセンス電流が印加されてなるＣＰＰ（Current Perpendicular to Plane）構造の巨大磁気抵抗効果素子（ＣＰＰ−ＧＭＲ素子）であって、前記スペーサー層は、非磁性金属材料から形成された第１の非磁性金属層および第２の非磁性金属層と、これらの第１の非磁性金属層および第２の非磁性金属層の間に介在された半導体層を有し、前記スペーサー層を構成する半導体層の厚さは、当該半導体層と前記第１の非磁性金属層および第２の非磁性金属層との接合関係において、オーミック伝導特性と半導体伝導特性との間の伝導特性を示す遷移領域の膜厚範囲に設定されている。そのため、オーミック伝導領域と比べてスペーサー層の比抵抗が大きくなり、磁化状態に依存したスピン散乱拡散が大きくなりＭＲ比が増加する。ＣＰＰ−ＧＭＲ素子の面積抵抗（ＡＲ：Area Resistivity）も適度の抵抗値となる。
適度の面積抵抗になること、および高いＭＲ比が得られることにより、低電流動作で従来以上の安定した出力電力を得ることができ、素子の高寿命化を実現することもできる。また、ＴＭＲ素子と比べて低抵抗であることから低ノイズ化が実現できる。
以下、本発明を実施するための最良の形態について詳細に説明する。
図１は、本発明の実施の形態における再生ヘッドのＡＢＳ（Air Bearing Surface）であって、特に本発明の要部であるＣＰＰ構造の巨大磁気抵抗効果素子（ＣＰＰ−ＧＭＲ素子）のＡＢＳを模式的に示した図面である。ＡＢＳとは、再生ヘッドが記録媒体と対向する面（以下、媒体対向面ともいう）に相当するのであるが、本発明でいうＡＢＳは素子の積層構造が明瞭に観察できる位置での断面までを含む趣旨であり、例えば、厳密な意味での媒体対向面に位置しているＤＬＣ等の保護層（素子を覆う保護層）は必要に応じて省略して考えることができる。
図２は、本発明の好適な一実施の形態に係る薄膜磁気ヘッドの構成を説明するための図面であり、薄膜磁気ヘッドのＡＢＳおよび基板に垂直な断面を示した図面である。
図３は、本発明の好適な一実施の形態に係る薄膜磁気ヘッドの構成を説明するための図面であり、特に、薄膜磁気ヘッドの磁極部分のＡＢＳに平行な断面を示した図面である。
図４は、本発明の一実施の形態におけるヘッドジンバルアセンブリに含まれるスライダを示す斜視図である。図５は、本発明の一実施の形態におけるヘッドジンバルアセンブリを含むヘッドアームアセンブリを示す斜視図である。図６は、本発明の一実施の形態におけるハードディスク装置の要部を示す説明図である。図７は、本発明の一実施の形態におけるハードディスク装置の平面図である。
〔ＣＰＰ構造の巨大磁気抵抗効果素子（ＣＰＰ−ＧＭＲ素子）〕
図１を参照して、本発明のＣＰＰ構造の巨大磁気抵抗効果素子（ＣＰＰ−ＧＭＲ素子）を有する再生ヘッドの構成について、詳細に説明する。
図１は、上述したように、再生ヘッドの媒体対向面に平行な断面に相当する断面図である。
本実施の形態における再生ヘッドは、図１に示されるように所定の間隔を開けて図面の上下に対向配置された第１のシールド層３および第２のシールド層８と、これら第１のシールド層３と第２のシールド層８との間に配置された巨大磁気抵抗効果素子５（以下、単に「ＧＭＲ素子５」と称す）と、ＧＭＲ素子５の２つの側部およびこの側部に沿って第１のシールド層３の上面の一部を覆う絶縁膜４と、絶縁膜４を介してＧＭＲ素子５の２つの側部に隣接する２つのバイアス磁界印加層６とを有している。
本実施の形態における第１のシールド層３と第２のシールド層８は、いわゆる磁気シールドの役目と、一対の電極として役目を兼ね備えている。つまり、磁気シールド機能に加え、センス電流をＧＭＲ素子に対して、ＧＭＲ素子５を構成する各層の面と交差する方向、例えば、ＧＭＲ素子を構成する各層の面に対して垂直な方向（積層方向）に流すための一対の電極としての機能をも有している。
なお、第１のシールド層３と第２のシールド層８とは別に、新たに、ＧＭＲ素子の上下に一対の電極を形成するようにしてもよい。
本発明における再生ヘッドは、本発明の要部であるＣＰＰ構造のＧＭＲ素子５を有している。
本発明におけるＣＰＰ構造のＧＭＲ素子５は、その構造を大きな概念でわかやすく区分して説明すると、図１に示されるごとく、スペーサー層４０と、このスペーサー層４０を挟むようにして積層形成される磁化固定層３０およびフリー層５０を有している。そして、ＧＭＲ素子５の積層方向にセンス電流が印加されて、その素子機能を発揮するようになっている。つまり、ＣＰＰ（Current Perpendicular to Plane）構造のＧＭＲ素子５である。
フリー層５０は、外部磁界、すなわち記録媒体からの信号磁界に応じて磁化の方向が変化する層であり、磁化固定層３０は、反強磁性層２２の作用によって磁化の方向が固定された層である。図１には、反強磁性層２２をボトム側（第１のシールド層３側）に形成した実施の形態が示されているが、反強磁性層２２をトップ側（第２のシールド層８側）に形成して、フリー層５０と磁化固定層３０の位置を入れ替えた実施の形態とすることもできる。
（磁化固定層３０の説明）
本発明における磁化固定層３０は、第１のシールド層３の上に形成された下地層２１を介して形成されたピンニング作用を果たす反強磁性層２２の上に形成されている。
好適な態様として磁化固定層３０は、反強磁性層２２側から、アウター層３１、非磁性中間層３２、およびインナー層３３が順次積層された構成、すなわち、いわゆるシンセティックピンド層を構成している。
アウター層３１およびインナー層３３は、例えば、ＣｏやＦｅを含む強磁性材料からなる強磁性層を有して構成される。アウター層３１とインナー層３３は、反強磁性的に結合し、互いの磁化の方向が逆方向となるように固定されている。
アウター層３１およびインナー層３３は、例えば、Ｃｏ70Ｆｅ30（原子％）の合金層とすることが好ましい。アウター層の厚さは、３〜７ｎｍ程度、インナー層３３の厚さは３〜１０ｎｍ程度とすることが好ましい。また、インナー層３３には、ホイスラー合金層を含んでいてもよい。
非磁性中間層３２は、例えば、Ｒｕ，Ｒｈ，Ｉｒ，Ｒｅ，Ｃｒ，Ｚｒ，Ｃｕのグループから選ばれた少なくとも１種を含む非磁性材料から構成される。非磁性中間層３２の厚さは、例えば０．３５〜１．０ｎｍ程度とされる。非磁性中間層３２はインナー層３３の磁化と、アウター層３１の磁化とを互いに逆方向に固定するために設けられている。「磁化が互いに逆方向」というのは、これらの２つの磁化が互いに１８０°異なる場合のみに狭く限定解釈されることなく、１８０°±２０°異なる場合をも含む広い概念である。
（フリー層５０の説明）
フリー層５０は、外部磁界、すなわち記録媒体からの信号磁界に応じて磁化の方向が変化する層であり、保磁力が小さい強磁性層（軟磁性層）により構成されている。フリー層５０の厚さは、例えば２〜１０ｎｍ程度とされる。単層のみで構成することもできるが、積層された複数の強磁性層を含んだ多層膜としてもよい。また、フリー層５０には、ホイスラー合金層を含んでいてもよい。
このようなフリー層５０の上には、図１に示されるごとく、例えばＴａやＲｕ層からなる保護層２６が形成される。その厚さは、０．５〜２０ｎｍ程度とされる。
（スペーサー層４０の説明）
本発明におけるスペーサー層４０は、第１の非磁性金属層４１および第２の非磁性金属層４３と、これらの第１および第２の非磁性金属層４１，４３の間に介在された半導体層４２を有し構成される。
より具体的には、第１の非磁性金属層４１／半導体層４２／第２の非磁性金属層４３を順次積層させた３層積層体から構成されている。本実施の形態では、図１に示されるように第１の非磁性金属層４１が磁化固定層３０側に位置しており、第２の非磁性金属層４３がフリー層５０側に位置している。以下、詳細に説明する。
第１の非磁性金属層４１／半導体層４２／第２の非磁性金属層４３の積層構成
本発明におけるスペーサー層４０を構成する半導体層４２の厚さは、当該半導体層４２と第１の非磁性金属層４１および第２の非磁性金属層４３との接合関係において、オーミック伝導特性と半導体伝導特性との間の伝導特性を示す遷移領域の膜厚範囲に設定されている。つまり、金属／半導体の接合界面における、オーミックコンタクトと半導体伝導の間の遷移領域のみを利用しているのである。この遷移領域における伝導は、通常のオーミック伝導よりもスペーサーの比抵抗が大きいので磁化状態に依存したスピン依存散乱が大きくなりＭＲ比が増大する。
オーミック伝導と半導体伝導の間の伝導特性を示す半導体膜厚領域を見つける手法は、後述する実験例の内容を参照されたい。
また、半導体層４２を構成する半導体材料としては、バンドギャップが３ｅＶ以上、４ｅＶ以下のものを用いるのがよい。３ｅＶ未満では、膜質を確保する膜厚が薄くなりすぎて実用的でなくなる。この一方で、４ｅＶを超えると絶縁体的な性質が現れ始めて、ＣＰＰ素子としての機能が失われてしまう。
また、半導体層４２中に磁性金属が混入すると、非磁性状態ではスピンを乱す散乱準位が形成されるので好ましくない。これを防ぐために、磁化固定層３０とフリー層５０に接する箇所に第１の非磁性金属層４１および第２の非磁性金属層４３が配置されており、結果して、半導体層４２の両側が第１の非磁性金属層４１および第２の非磁性金属層４３で挟持されたスペーサー４０の形態をとっている。
以下、第１の非磁性金属層４１／半導体層４２／第２の非磁性金属層４３の好適な具体的積層構成ついて詳細に説明する。
（１）半導体層４２の材料をＺｎＯとする場合
（１−１）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｚｎから構成される。スペーサー層４０としては、Ｚｎ／ＺｎＯ／Ｚｎの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＯからなる半導体層の厚さは、１．０〜１．６ｎｍとされる。この厚さが、１．６ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．０ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（１−２）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｔｉから構成される。スペーサー層４０としては、Ｔｉ／ＺｎＯ／Ｔｉの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＯからなる半導体層の厚さは、０．８〜１．２ｎｍとされる。この厚さが、１．２ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が０．８ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（１−３）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｖから構成される。スペーサー層４０としては、Ｖ／ＺｎＯ／Ｖの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＯからなる半導体層の厚さは、１．２〜１．６ｎｍとされる。この厚さが、１．６ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．２ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（１−４）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｃｒから構成される。スペーサー層４０としては、Ｃｒ／ＺｎＯ／Ｃｒの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＯからなる半導体層の厚さは、１．６〜２．０ｎｍとされる。この厚さが、２．０ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．６ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（２）半導体層４２の材料をＺｎＳとする場合
（２−１）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｃｕから構成される。スペーサー層４０としては、Ｃｕ／ＺｎＳ／Ｃｕの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＳからなる半導体層の厚さは、１．２〜１．６ｎｍとされる。この厚さが、１．６ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．２ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（２−２）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ａｇから構成される。スペーサー層４０としては、Ａｇ／ＺｎＳ／Ａｇの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＳからなる半導体層の厚さは、１．０〜１．４ｎｍとされる。この厚さが、１．４ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．０ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（２−３）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ａｕから構成される。スペーサー層４０としては、Ａｕ／ＺｎＳ／Ａｕの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＳからなる半導体層の厚さは、１．２〜１．６ｎｍとされる。この厚さが、１．６ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．２ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（２−４）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、ＣｕＺｎ合金から構成される。スペーサー層４０としては、ＣｕＺｎ／ＺｎＳ／ＣｕＺｎの構成となる。ＣｕＺｎ合金におけるＣｕ含有量は４０〜６０原子％（ａｔ％）とされる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＳからなる半導体層の厚さは、１．２〜１．６ｎｍとされる。この厚さが、１．６ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．２ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（２−５）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｚｎから構成される。スペーサー層４０としては、Ｚｎ／ＺｎＳ／Ｚｎの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＺｎＳからなる半導体層の厚さは、１．６〜２．０ｎｍとされる。この厚さが、２．０ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．６ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（３）半導体層４２の材料をＧａＮとする場合
（３−１）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｃｕから構成される。スペーサー層４０としては、Ｃｕ／ＧａＮ／Ｃｕの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＧａＮからなる半導体層の厚さは、１．２〜１．６ｎｍとされる。この厚さが、１．６ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．２ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（３−２）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ａｇから構成される。スペーサー層４０としては、Ａｇ／ＧａＮ／Ａｇの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＧａＮからなる半導体層の厚さは、１．０〜１．４ｎｍとされる。この厚さが、１．４ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．０ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（３−３）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ａｕから構成される。スペーサー層４０としては、Ａｕ／ＧａＮ／Ａｕの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＧａＮからなる半導体層の厚さは、０．８〜１．２ｎｍとされる。この厚さが、１．２ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が０．８ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（３−４）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、ＣｕＺｎ合金から構成される。スペーサー層４０としては、ＣｕＺｎ／ＧａＮ／ＣｕＺｎの構成となる。ＣｕＺｎ合金におけるＣｕ含有量は４０〜６０原子％（ａｔ％）とされる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＧａＮからなる半導体層の厚さは、１．２〜１．６ｎｍとされる。この厚さが、１．６ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．２ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
（３−５）第１の非磁性金属層４１および第２の非磁性金属層４３は、それぞれ、Ｚｎから構成される。スペーサー層４０としては、Ｚｎ／ＧａＮ／Ｚｎの構成となる。
この場合における、オーミック伝導と半導体伝導の間の伝導特性を示すＧａＮからなる半導体層の厚さは、１．６〜２．０ｎｍとされる。この厚さが、２．０ｎｍを超えると、半導体伝導特性の領域にはいり、比抵抗が大きくなりすぎてしまうという不都合が生じてしまう。また、この値が１．６ｎｍ未満になると、オーミック伝導特性の領域にあるので、比抵抗の向上が見られず、結果として素子抵抗ＡＲの増大が期待できないという不都合が生じてしまう。
上述してきた第１の非磁性金属層４１および第２の非磁性金属層４３の厚さは、それぞれ、０．１５〜０．８５ｎｍ、好ましくは、０．２５〜０．７０ｎｍとされる。この値が、０．１５ｎｍ未満となると、安定した非磁性金属層が形成できず、ＺｎＯなどの半導体層の結晶成長を阻害しＭＲ比が発生しないという不都合が生じ、この一方で、０．８５ｎｍを超えると、非磁性金属層中でスピン偏極した電子が散乱され、ＭＲ比が発生しないという不都合が生じてしまう。
このような構成からなるスペーサー層４０の導電率は、１３３〜４３２（Ｓ／ｃｍ）、好ましくは１６７〜３３３（Ｓ／ｃｍ）の範囲内とすることが望ましい。スペーサー層４０の導電率は、スペーサー層４０の抵抗率（Ω・ｃｍ）の逆数として定義される。
第１の非磁性金属層４１／半導体層４２／第２の非磁性金属層４３の層積層体からなるスペーサー層４０は、スパッタ等の成膜方法によって形成すればよい。また、このような積層膜は、成膜後、２００〜３５０℃、１〜１０時間の熱処理を行なうことが望ましい。通常は、素子全体の成膜後に熱処理が行なわれる。
（反強磁性層２２の説明）
反強磁性層２２は、上述したように磁化固定層３０との交換結合により、磁化固定層３０の磁化の方向を固定するように作用している。
反強磁性層２２は、例えば、Ｐｔ，Ｒｕ，Ｒｈ，Ｐｄ，Ｎｉ，Ｃｕ，Ｉｒ，ＣｒおよびＦｅのグループの中から選ばれた少なくとも１種からなる元素Ｍ´と、Ｍｎとを含む反強磁性材料から構成される。Ｍｎの含有量は３５〜９５原子％とすることが好ましい。反強磁性材料の中には、（１）熱処理しなくても反強磁性を示して強磁性材料との間で交換結合磁界を誘起する非熱処理系反強磁性材料と、（２）熱処理により反強磁性を示すようになる熱処理系反強磁性材料とがある。本発明においては（１）、（２）のいずれのタイプを用いても良い。非熱処理系反強磁性材料としては、ＲｕＲｈＭｎ，ＦｅＭｎ、ＩｒＭｎ等が例示できる。熱処理系反強磁性材料としては、ＰｔＭｎ，ＮｉＭｎ，ＰｔＲｈＭｎ等が例示できる。
反強磁性層２２の厚さは、５〜３０ｎｍ程度とされる。
なお、磁化固定層３０の磁化の方向を固定するための層として、上記反強磁性層に代えてＣｏＰｔ等の硬磁性材料からなる硬磁性層を設けるようにしてもよい。
また、反磁性層２２の下に形成されている下地層２１は、その上に形成される各層の結晶性や配向性を向上させるための層であり、特に、反強磁性層２２と磁化固定層３０との交換結合を良好にするために設けられる。このような下地層２１としては、例えばＴａ層とＮｉＣｒ層との積層体が用いられる。下地層２１の厚さは、例えば２〜６ｎｍ程度とされる。
本発明における磁気抵抗効果素子５（ＣＰＰ−ＧＭＲ素子５）の面積抵抗（ＡＲ：Area Resistivity）は、０．１〜０．３Ω・μｍ2の範囲、好ましくは、０．１２〜０．３Ω・μｍ2の範囲、より好ましくは、０．１４〜０．２８Ω・μｍ2の範囲である。０．１〜０．３Ω・μｍ2の範囲を外れると、ノイズを抑制し、かつスピントルクの影響を抑制しながら大きなＭＲ比を得ることが困難となってしまう。
面積抵抗の測定対象となる素子（ＣＰＰ−ＧＭＲ素子）は、図１に示されるごとく、下地層２１、反強磁性層２２、磁化固定層３０、スペーサー層４０、フリー層５０、および保護層２６の積層体である。
さらに、図１に示される絶縁層４を構成する材料としては、例えばアルミナが用いられる。バイアス磁界印加層６としては、例えば、硬磁性層（ハードマグネット）や、強磁性層と反強磁性層との積層体が用いられ、具体的には、ＣｏＰｔやＣｏＣｒＰｔを例示することができる。
上述してきた本発明の実施形態におけるＣＰＰ構造の巨大磁気抵抗効果素子（ＣＰＰ−ＧＭＲ素子）は、スパッタ法等の真空成膜法を用いて形成することができる。また、必要に応じて、成膜後の熱処理が施される。
（薄膜磁気ヘッドの全体構成の説明）
次いで、上述してきた磁気抵抗効果素子を備えてなる薄膜磁気ヘッドの全体構成について説明する。前述したように図２および図３は本発明の好適な一実施の形態に係る薄膜磁気ヘッドの構成について説明するための図面であり、図２は、薄膜磁気ヘッドのＡＢＳおよび基板に垂直な断面を示している。図３は、薄膜磁気ヘッドの磁極部分のＡＢＳに平行な断面を示している。
薄膜磁気ヘッドの全体構造は、その製造工程に沿って説明することによりその構造が容易に理解できると思われる。そのため、以下、製造工程を踏まえて薄膜磁気ヘッドの全体構造を説明する。
まず、アルティック（Ａｌ2Ｏ3・ＴｉＣ）等のセラミック材料よりなる基板１の上に、スパッタ法等によって、アルミナ（Ａｌ2Ｏ3）、二酸化珪素（ＳｉＯ2）等の絶縁材料からなる絶縁層２を形成する。厚さは、例えば０．５〜２０μｍ程度とする。
次に、この絶縁層２の上に、磁性材料からなる再生ヘッド用の下部シールド層３を形成する。厚さは、例えば０．１〜５μｍ程度とする。このような下部シールド層３に用いられる磁性材料としては、例えば、ＦｅＡｌＳｉ、ＮｉＦｅ、ＣｏＦｅ、ＣｏＦｅＮｉ、ＦｅＮ、ＦｅＺｒＮ、ＦｅＴａＮ、ＣｏＺｒＮｂ、ＣｏＺｒＴａ等が挙げられる。下部シールド層３は、スパッタ法またはめっき法等によって形成される。
次に、下部シールド層３の上に、再生用のＣＰＰ−ＧＭＲ素子５を形成する。
次に、図面では示していないが、ＭＲ素子の２つの側部および第１のシールド層３の上面を覆うように絶縁膜を形成する。絶縁膜はアルミナ等の絶縁材料より形成される。
次に、絶縁膜を介してＭＲ素子５の２つの側部に隣接するように、２つのバイアス磁界印加層６を形成する。次に、ＣＰＰ−ＧＭＲ素子５およびバイアス磁界印加層６の周囲に配置されるように絶縁膜７を形成する。絶縁膜７は、アルミナ等の絶縁材料によって形成される。
次に、ＣＰＰ−ＧＭＲ素子５、バイアス磁界印加層６および絶縁層７の上に、磁性材料からなる再生ヘッド用の第２のシールド層８を形成する。第２のシールド層８は、例えば、めっき法やスパッタ法により形成される。
次に、上部シールド層８の上に、スパッタ法等によって、アルミナ等の絶縁材料からなる分離層１８を形成する。次に、この分離層１８の上に、例えば、めっき法やスパッタ法により、磁性材料からなる記録ヘッド用の下部磁極層１９を形成する。第２のシールド層８および下部磁極層１９に用いられる磁性材料としては、ＮｉＦｅ，ＣｏＦｅ，ＣｏＦｅＮｉ，ＦｅＮ等の軟磁性材料があげられる。なお、第２のシールド層８、分離層１８および下部磁極層１９の積層体の代わりに、下部電極層を兼ねた第２のシールド層を設けても良い。
次に、下部磁極層１９の上に、スパッタ法等によって、アルミナ等の非磁性材料からなる記録ギャップ層９が形成される。厚さは、５０〜３００ｎｍ程度とされる。
次に、磁路形成のために、後述する薄膜コイルの中心部において、記録ギャップ層９を部分的にエッチングしてコンタクトホール９ａを形成する。
次に、記録ギャップ層９の上に、例えば銅（Ｃｕ）からなる薄膜コイルの第１層部分１０を、例えば２〜３μｍの厚さに形成する。なお、図２において、符号１０ａは、第１層部分１０のうち、後述する薄膜コイルの第２層部分１５に接続される接続部を示している。第１層部分１０は、コンタクトホール９ａの周囲に巻回される。
次に、薄膜コイルの第１層部分１０およびその周辺の記録ギャップ層９を覆うように、フォトレジスト等の、加熱時に流動性を有する有機材料からなる絶縁層１１を所定のパターンに形成する。
次に、絶縁層１１の表面を平坦にするために所定の温度で熱処理する。この熱処理により、絶縁層１１の外周および内周の各端縁部分は、丸みを帯びた斜面形状となる。
次に、絶縁層１１のうちの後述する媒体対向面２０側の斜面部分から媒体対向面２０側にかけての領域において、記録ギャップ層９および絶縁層１１の上に、記録ヘッド用の磁性材料によって、上部磁極層１２のトラック幅規定層１２ａを形成する。上部磁極層１２は、このトラック幅規定層１２ａと、後述する連結部分層１２ｂおよびヨーク部分層１２ｃとで構成される。
トラック幅規定層１２ａは、記録ギャップ層９の上に形成され、上部磁極層１２の磁極部分となる先端部と、絶縁層１１の媒体対向面２０側の斜面部分の上に形成されヨーク部分層１２ｃに接続される接続部と、を有している。先端部の幅は記録トラック幅と等しくなっている。接続部の幅は、先端部の幅よりも大きくなっている。
トラック幅規定層１２ａを形成する際には、同時にコンタクトホール９ａの上に磁性材料からなる連結部分層１２ｂを形成するとともに、接続部１０ａの上に磁性材料からなる接続層１３を形成する。連結部分層１２ｂは、上部磁極層１２のうち、上部シールド層８に磁気的に連結される部分を構成する。
次に、磁極トリミングを行なう。すなわち、トラック幅規定層１２ａの周辺領域において、トラック幅規定層１２ａをマスクとして、記録ギャップ層９および上部シールド層８の磁極部分における記録ギャップ層９側の少なくとも一部をエッチングする。これにより、図３に示されるごとく、上部磁極層１２の磁極部分、記録ギャップ層９および上部シールド層８の磁極部分の少なくとも一部の各幅が揃えられたトリム（Trim）構造が形成される。このトリム構造によれば、記録ギャップ層９の近傍における磁束の広がりによる実効的なトラック幅の増加を防止することができる。
次に、全体に、アルミナ等の無機絶縁材料からなる絶縁層１４を、例えば３〜４μｍ厚さに形成する。
次に、この絶縁層１４を、例えば化学機械研摩によって、トラック幅規定層１２ａ、連結部分層１２ｂ、接続層１３の表面に至るまで研摩して平坦化する。
次に、平坦化された絶縁層１４の上に、例えば銅（Ｃｕ）からなる薄膜コイルの第２層部分１５を、例えば２〜３μｍの厚さに形成する。なお、図２において、符号１５ａは、第２層部分１５のうち、接続層１３を介して薄膜コイルの第１層部分１０の接続部１０ａに接続される接続部を示している。第２層部分１５は、連結部分層１２ｂの周囲に巻回される。
次に、薄膜コイルの第２層部分１５およびその周辺の絶縁層１４を覆うように、フォトレジスト等の、加熱時に流動性を有する有機材料からなる絶縁層１６を所定のパターンに形成する。
次に、絶縁層１６の表面を平坦にするために所定の温度で熱処理する。この熱処理により、絶縁層１６の外周および内周の各端縁部分は、丸みを帯びた斜面形状となる。
次に、トラック幅規定層１２ａ、絶縁層１４、１６および連結部分層１２ｂの上にパーマロイ等の記録ヘッド用の磁性材料によって、上部磁性層１２のヨーク部分を構成するヨーク部分層１２ｃを形成する。ヨーク部分層１２ｃの媒体対向面２０側の端部は、媒体対向面２０から離れた位置に配置されている。また、ヨーク部分層１２ｃは、連結部分層１２ｂを介して下部磁極層１９に接続されている。
次に、全体を覆うように、例えばアルミナからなるオーバーコート層１７を形成する。最後に、上記各層を含むスライダの機械加工を行い、記録ヘッドおよび再生ヘッドを含む薄膜ヘッドの媒体対向面２０を形成して、薄膜磁気ヘッドが完成する。
このようにして製造される薄膜磁気ヘッドは、記録媒体に対向する媒体対向面２０と、前述した再生ヘッドと、記録ヘッド（誘導型磁気変換素子）とを備えている。
記録ヘッドは、媒体対向面２０側において互いに対向する磁極部分を含むとともに、互いに磁気的に連結された下部磁極層１９および上部磁極層１２と、この下部磁極層１９の磁極部分と上部磁極層１２の磁極部分との間に設けられた記録ギャップ層９と、少なくとも一部が下部磁極層１９および上部磁極層１２の間に、これらに対して絶縁された状態で配置された薄膜コイル１０、１５と、を有している。
このような薄膜磁気ヘッドでは、図２に示されるように、媒体対向面２０から、絶縁層１１の媒体対向面側の端部までの長さが、スロートハイト（図面上、符号ＴＨで示される）となる。なお、スロートハイトとは、媒体対向面２０から、２つの磁極層の間隔が開き始める位置までの長さ（高さ）をいう。
（薄膜磁気ヘッドの作用の説明）
次に、本実施の形態に係る薄膜磁気ヘッドの作用について説明する。薄膜磁気ヘッドは、記録ヘッドによって記録媒体に情報を記録し、再生ヘッドによって、記録媒体に記録されている情報を再生する。
再生ヘッドにおいて、バイアス磁界印加層６によるバイアス磁界の方向は、媒体対向面２０に垂直な方向と直交している。ＣＰＰ−ＧＭＲ素子５において、信号磁界がない状態では、フリー層５０の磁化の方向は、バイアス磁界の方向に揃えられている。磁化固定層３０の磁化の方向は、媒体対向面２０に垂直な方向に固定されている。
ＣＰＰ−ＧＭＲ素子５では、記録媒体からの信号磁界に応じてフリー層５０の磁化の方向が変化し、これにより、フリー層５０の磁化の方向と磁化固定層３０の磁化の方向との間の相対角度が変化し、その結果、ＣＰＰ−ＧＭＲ素子５の抵抗値が変化する。ＣＰＰ−ＧＭＲ素子５の抵抗値は、第１および第２のシールド層３，８によって、ＭＲ素子にセンス電流を流したときの２つの電極層３，８間の電位差より求めることができる。このようにして、再生ヘッドによって、記録媒体に記録されている情報を再生することができる。
（ヘッドジンバルアセンブリおよびハードディスク装置についての説明）
以下、本実施の形態に係るヘッドジンバルアセンブリおよびハードディスク装置について説明する。
まず、図４を参照して、ヘッドジンバルアセンブリに含まれるスライダ２１０について説明する。ハードディスク装置において、スライダ２１０は、回転駆動される円盤状の記録媒体であるハードディスクに対向するように配置される。このスライダ２１０は、主に図２における基板１およびオーバーコート１７からなる基体２１１を備えている。
基体２１１は、ほぼ六面体形状をなしている。基体２１１の六面のうちの一面は、ハードディスクに対向するようになっている。この一面には、媒体対向面２０が形成されている。
ハードディスクが図４におけるｚ方向に回転すると、ハードディスクとスライダ２１０との間を通過する空気流によって、スライダ２１０に、図４におけるｙ方向の下方に揚力が生じる。スライダ２１０は、この揚力によってハードディスクの表面から浮上するようになっている。なお、図４におけるｘ方向は、ハードディスクのトラック横断方向である。
スライダ２１０の空気流出側の端部（図４における左下の端部）の近傍には、本実施の形態に係る薄膜磁気ヘッド１００が形成されている。
次に、図５を参照して、本実施の形態に係るヘッドジンバルアセンブリ２２０について説明する。ヘッドジンバルアセンブリ２２０は、スライダ２１０と、このスライダ２１０を弾性的に支持するサスペンション２２１とを備えている。サスペンション２２１は、例えばステンレス鋼によって形成された板ばね状のロードビーム２２２、このロードビーム２２２の一端部に設けられると共にスライダ２１０が接合され、スライダ２１０に適度な自由度を与えるフレクシャ２２３と、ロードビーム２２２の他端部に設けられたベースプレート２２４とを有している。
ベースプレート２２４は、スライダ２１０をハードディスク２６２のトラック横断方向ｘに移動させるためのアクチュエータのアーム２３０に取り付けられるようになっている。アクチュエータは、アーム２３０と、このアーム２３０を駆動するボイスコイルモータとを有している。フレクシャ２２３において、スライダ２１０が取り付けられる部分には、スライダ２１０の姿勢を一定に保つためのジンバル部が設けられている。
ヘッドジンバルアセンブリ２２０は、アクチュエータのアーム２３０に取り付けられる。１つのアーム２３０にヘッドジンバルアセンブリ２２０を取り付けたものはヘッドアームアセンブリと呼ばれる。また、複数のアームを有するキャリッジの各アームにヘッドジンバルアセンブリ２２０を取り付けたものはヘッドスタックアセンブリと呼ばれる。
図５は、ヘッドアームアセンブリの一例を示している。このヘッドアームアセンブリでは、アーム２３０の一端部にヘッドジンバルアセンブリ２２０が取り付けられている。アーム２３０の他端部には、ボイスコイルモータの一部となるコイル２３１が取り付けられている。アーム２３０の中間部には、アーム２３０を回動自在に支持するための軸２３４に取り付けられる軸受け部２３３が設けられている。
次に図６および図７を参照して、ヘッドスタックアセンブリの一例と本実施の形態に係るハードディスク装置について説明する。
図６はハードディスク装置の要部を示す説明図、図７はハードディスク装置の平面図である。
ヘッドスタックアセンブリ２５０は、複数のアーム２５２を有するキャリッジ２５１を有している。複数のアーム２５２には、複数のヘッドジンバルアセンブリ２２０が、互いに間隔を開けて垂直方向に並ぶように取り付けられている。キャリッジ２５１においてアーム２５２とは反対側には、ボイスコイルモータの一部となるコイル２５３が取り付けられている。ヘッドスタックアセンブリ２５０は、ハードディスク装置に組み込まれる。
ハードディスク装置は、スピンドルモータ２６１に取り付けられた複数枚のハードディスク２６２を有している。各ハードディスク２６２毎に、ハードディスク２６２を挟んで対向するように２つのスライダ２１０が配置される。また、ボイスコイルモータは、ヘッドスタックアセンブリ２５０のコイル２５３を挟んで対向する位置に配置された永久磁石２６３を有している。
スライダ２１０を除くヘッドスタックアセンブリ２５０およびアクチュエータは、本発明における位置決め装置に対応しスライダ２１０を支持すると共にハードディスク２６２に対して位置決めする。
本実施の形態に係るハードディスク装置では、アクチュエータによって、スライダ２１０をハードディスク２６２のトラック横断方向に移動させて、スライダ２１０をハードディスク２６２に対して位置決めする。スライダ２１０に含まれる薄膜磁気ヘッドは、記録ヘッドによって、ハードディスク２６２に情報を記録し、再生ヘッドによって、ハードディスク２６２に記録されている情報を再生する。
本実施の形態に係るヘッドジンバルアセンブリおよびハードディスク装置は、前述の本実施の形態に係る薄膜磁気ヘッドと同様の効果を奏する。
また、実施の形態では、基本側に再生ヘッドを形成し、その上に、記録ヘッドを積層した構造の薄膜磁気ヘッドについて説明したが、この積層順序を逆にしてもよい。また、読み取り専用として用いる場合には、薄膜磁気ヘッドを、再生ヘッドだけを備えた構成としてもよい。
また、本発明の要部は磁気ヘッドに限らず、いわゆる磁界を検知するための薄膜磁界センサーとして応用することができる。
上述してきたＣＰＰ−ＧＭＲ素子の発明を、以下に示す具体的実施例によりさらに詳細に説明する。
〔実験例Ｉ〕
まず、最初に、オーミック伝導特性と半導体伝導特性との間の伝導特性を示す遷移領域の半導体層の膜厚の領域を見つけるための実験を行なった。
すなわち、通常のＧＭＲ素子を構成するフリー層の上に、スペーサー層を構成する（第１の非磁性金属層／半導体層／第２の非磁性金属層）を積層し、かつ、半導体層の膜厚を変化させつつ、スペーサー面内の電気抵抗の変動をみて、どの半導体層の膜厚領域で（第１の非磁性金属層／半導体層／第２の非磁性金属層）がオーミックなのか、半導体的であるのか、これらの中間特性の遷移領域であるのか、をそれぞれ判断する実験を行なった。
実験に用いた具体的な積層構造は、
Ｒｕ（厚さ：５ｎｍ）／ＣｏＦｅ（厚さ：３ｎｍ）／（第１の非磁性金属層／半導体層／第２の非磁性金属層）／Ｒｕ（厚さ：２ｎｍ）とした。スペーサー層を構成する（第１の非磁性金属層／半導体層／第２の非磁性金属層）の材料の組合せは、下記表１〜表１４に示すような構成、すなわち、
表１〜表４：
（Ｚｎ／ＺｎＯ／Ｚｎ）、（Ｔｉ／ＺｎＯ／Ｔｉ）、（Ｖ／ＺｎＯ／Ｖ）、（Ｃｒ／ＺｎＯ／Ｃｒ）；
表５〜表９：
（Ｃｕ／ＺｎＳ／Ｃｕ）、（Ａｇ／ＺｎＳ／Ａｇ）、（Ａｕ／ＺｎＳ／Ａｕ）、（ＣｕＺｎ／ＺｎＳ／ＣｕＺｎ）、（Ｚｎ／ＺｎＳ／Ｚｎ）；
表１０〜表１４：
（Ｃｕ／ＧａＮ／Ｃｕ）、（Ａｇ／ＧａＮ／Ａｇ）、（Ａｕ／ＧａＮ／Ａｕ）、（ＣｕＺｎ／ＧａＮ／ＣｕＺｎ）、（Ｚｎ／ＧａＮ／Ｚｎ）とした。
第１の非磁性金属層および第２の非磁性金属層の厚さは、それぞれ、０．７ｎｍとした。この一方で、半導体層の厚さは、下記表１〜表１４に示すように種々変えて、どの半導体層の膜厚の領域で（第１の非磁性金属層／半導体層／第２の非磁性金属層）がオーミックなのか、半導体的であるのか、あるいはこれらの中間特性の遷移領域であるのか、をそれぞれ求めた。具体的な判断手法は以下の通り。
すなわち、図８の実験データの一例を示すグラフ（あくまでも説明のためのデータに基づくグラフ）に示されるように、半導体層の厚さｔ（ｎｍ）を横軸にとり、シート抵抗Ｒ（Ω）の逆数である１／Ｒ（１／Ω）を縦軸にとり、各データ点をプロットする。比抵抗ρとの関係において、下記式（１）が成り立つ。
１／Ｒ＝（１／ρ）ｔ …式（１）
従って、図８に示される１／Ｒと、ｔとの関係を示すグラフにおいて、傾き（１／ρ）が一定の傾きを示す領域（図８の点線Ｌ１で示される領域）は、オーミック伝導領域であり、傾き（１／ρ）がゼロを示す領域（図８の点線Ｌ２で示される領域）は、比抵抗ρが無限大となっており、半導体伝導領域を示している。
これらの中間領域（矢印←→で示される領域Ｇ）が本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域である。
この手法に則り、下記表１〜表１４に測定結果を示すとともに、これらの表１〜表１４に基づくグラフを図９〜図２２に示した。
Figure 2008124173
表１および図９の結果より、半導体層がＺｎＯ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎである場合において、ＺｎＯからなる半導体層の厚さが、１．０〜１．６ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表２および図１０の結果より、半導体層がＺｎＯ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｔｉである場合において、ＺｎＯからなる半導体層の厚さが、０．８〜１．２ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表３および図１１の結果より、半導体層がＺｎＯ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｖである場合において、ＺｎＯからなる半導体層の厚さが、１．２〜１．６ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表４および図１２の結果より、半導体層がＺｎＯ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｒである場合において、ＺｎＯからなる半導体層の厚さが、１．６〜２．０ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表５および図１３の結果より、半導体層がＺｎＳ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｕである場合において、ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表６および図１４の結果より、半導体層がＺｎＳ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｇである場合において、ＺｎＳからなる半導体層の厚さが、１．０〜１．４ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表７および図１５の結果より、半導体層がＺｎＳ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｕである場合において、ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表８および図１６の結果より、半導体層がＺｎＳ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、ＣｕＺｎである場合において、ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表９および図１７の結果より、半導体層がＺｎＳ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎである場合において、ＺｎＳからなる半導体層の厚さが、１．６〜２．０ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表１０および図１８の結果より、半導体層がＧａＮ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｕである場合において、ＧａＮからなる半導体層の厚さが、１．２〜１．６ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表１１および図１９の結果より、半導体層がＧａＮ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｇである場合において、ＧａＮからなる半導体層の厚さが、１．０〜１．４ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表１２および図２０の結果より、半導体層がＧａＮ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｕである場合において、ＧａＮからなる半導体層の厚さが、０．８〜１．２ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表１３および図２１の結果より、半導体層がＧａＮ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、ＣｕＺｎである場合において、ＧａＮからなる半導体層の厚さが、１．２〜１．６ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
Figure 2008124173
表１４および図２２の結果より、半導体層がＧａＮ、第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎである場合において、ＧａＮからなる半導体層の厚さが、１．６〜２．０ｎｍの範囲がオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域であることがわかる。
〔実験例ＩＩ〕
下記表１５に示されるような積層構造からなるＣＰＰ−ＧＭＲ素子サンプルをスパッタ法にて成膜して準備した。
Figure 2008124173
なお、具体的なサンプルの作製に際しては、表１５中のスペーサー層の一部を構成する半導体層の種類および膜厚、並びに第１の非磁性金属層および第２の非磁性金属層の種類および膜厚を以下に示す要領で変えて、ＣＰＰ−ＧＭＲ素子サンプルにおける（１）ＭＲ比（％）を測定した。このＭＲ比の測定が主目的ではあるが、同時に（２）素子の面積抵抗ＡＲ（Ω・μｍ2）、（３）スペーサー層の導電率（Ｓ／ｃｍ）も下記の要領で求めて併記した。
なお、サンプル作製は、ＣＰＰ−ＧＭＲ素子を構成する各層を順次成膜して積層体を形成した後に、２７０℃、３時間の熱処理を行なった。
（１）ＭＲ比（％）
ＭＲ比は通常の直流４端子法で測定した。ＭＲ比は、抵抗の変化量ΔＲを、抵抗値Ｒで割った値であり、ΔＲ／Ｒで表される。数値が小さいために％表示に換算した。サンプル数は１００個の素子での平均値とした。
（２）素子の面積抵抗ＡＲ（Ω・μｍ2）
直流４端子法で測定した。
（３）スペーサー層の導電率（Ｓ／ｃｍ）
ＣＰＰ−ＧＭＲ素子サンプルの面積抵抗から、スペーサー層４０の面積抵抗以外の面積抵抗を引いて、スペーサー層４０の面積抵抗を求め、さらにこの値をスペーサ層４０の厚さで除算して、スペーサー層４０の抵抗率（Ω・ｃｍ）を求めた。スペーサー層の導電率（Ｓ／ｃｍ）は、スペーサー層４０の抵抗率（Ω・ｃｍ）の逆数として算出される。
〔具体的サンプルの構成態様〕
（スペーサー層の構成（１−１）：Ｚｎ／ＺｎＯ／Ｚｎ）
半導体層４２をＺｎＯとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｚｎとした。スペーサー層４０としては、Ｚｎ／ＺｎＯ／Ｚｎの積層体である。
（１−１−１）半導体層４２の厚さｔを１．０ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表１６に示した。
Figure 2008124173
表１６に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（１−１−２）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表１７に示した。
Figure 2008124173
表１７に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（１−２）：Ｔｉ／ＺｎＯ／Ｔｉ）
半導体層４２をＺｎＯとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｔｉとした。スペーサー層４０としては、Ｔｉ／ＺｎＯ／Ｔｉの積層体である。
（１−２−１）半導体層４２の厚さｔを０．８ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表１８に示した。
Figure 2008124173
表１８に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（１−２−２）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表１９に示した。
Figure 2008124173
表１９に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（１−３）：Ｖ／ＺｎＯ／Ｖ）
半導体層４２をＺｎＯとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｖとした。スペーサー層４０としては、Ｖ／ＺｎＯ／Ｖの積層体である。
（１−３−１）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２０に示した。
Figure 2008124173
表２０に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（１−３−２）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２１に示した。
Figure 2008124173
表２１に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（１−４）：Ｃｒ／ＺｎＯ／Ｃｒ）
半導体層４２をＺｎＯとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｃｒとした。スペーサー層４０としては、Ｃｒ／ＺｎＯ／Ｃｒの積層体である。
（１−４−１）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２２に示した。
Figure 2008124173
表２２に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（１−４−２）半導体層４２の厚さｔを２．０ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２３に示した。
Figure 2008124173
表２３に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（２−１）：Ｃｕ／ＺｎＳ／Ｃｕ）
半導体層４２をＺｎＳとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｃｕとした。スペーサー層４０としては、Ｃｕ／ＺｎＳ／Ｃｕの積層体である。
（２−１−１）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２４に示した。
Figure 2008124173
表２４に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（２−１−２）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２５に示した。
Figure 2008124173
表２５に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（２−２）：Ａｇ／ＺｎＳ／Ａｇ）
半導体層４２をＺｎＳとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ａｇとした。スペーサー層４０としては、Ａｇ／ＺｎＳ／Ａｇの積層体である。
（２−２−１）半導体層４２の厚さｔを１．０ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２６に示した。
Figure 2008124173
表２６に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（２−２−２）半導体層４２の厚さｔを１．４ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２７に示した。
Figure 2008124173
表２７に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（２−３）：Ａｕ／ＺｎＳ／Ａｕ）
半導体層４２をＺｎＳとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ａｕとした。スペーサー層４０としては、Ａｕ／ＺｎＳ／Ａｕの積層体である。
（２−３−１）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２８に示した。
Figure 2008124173
表２８に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（２−３−２）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表２９に示した。
Figure 2008124173
表２９に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（２−４）：ＣｕＺｎ／ＺｎＳ／ＣｕＺｎ）
半導体層４２をＺｎＳとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、ＣｕＺｎとした。スペーサー層４０としては、ＣｕＺｎ／ＺｎＳ／ＣｕＺｎの積層体である。
（２−４−１）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３０に示した。
Figure 2008124173
表３０に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（２−４−２）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３１に示した。
Figure 2008124173
表３１に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（２−５）：Ｚｎ／ＺｎＳ／Ｚｎ）
半導体層４２をＺｎＳとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｚｎとした。スペーサー層４０としては、Ｚｎ／ＺｎＳ／Ｚｎの積層体である。
（２−５−１）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３２に示した。
Figure 2008124173
表３２に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（２−５−２）半導体層４２の厚さｔを２．０ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３３に示した。
Figure 2008124173
表３３に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（３−１）：Ｃｕ／ＧａＮ／Ｃｕ）
半導体層４２をＧａＮとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｃｕとした。スペーサー層４０としては、Ｃｕ／ＧａＮ／Ｃｕの積層体である。
（３−１−１）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３４に示した。
Figure 2008124173
表３４に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（３−１−２）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３５に示した。
Figure 2008124173
表３５に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（３−２）：Ａｇ／ＧａＮ／Ａｇ）
半導体層４２をＧａＮとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ａｇとした。スペーサー層４０としては、Ａｇ／ＧａＮ／Ａｇの積層体である。
（３−２−１）半導体層４２の厚さｔを１．０ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３６に示した。
Figure 2008124173
表３６に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（３−２−２）半導体層４２の厚さｔを１．４ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３７に示した。
Figure 2008124173
表３７に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（３−３）：Ａｕ／ＧａＮ／Ａｕ）
半導体層４２をＧａＮとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ａｕとした。スペーサー層４０としては、Ａｕ／ＧａＮ／Ａｕの積層体である。
（３−３−１）半導体層４２の厚さｔを０．８ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３８に示した。
Figure 2008124173
表３８に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（３−３−２）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表３９に示した。
Figure 2008124173
表３９に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（３−４）：ＣｕＺｎ／ＧａＮ／ＣｕＺｎ）
半導体層４２をＧａＮとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、ＣｕＺｎとした。スペーサー層４０としては、ＣｕＺｎ／ＧａＮ／ＣｕＺｎの積層体である。
（３−４−１）半導体層４２の厚さｔを１．２ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表４０に示した。
Figure 2008124173
表４０に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（３−４−２）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表４１に示した。
Figure 2008124173
表４１に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（スペーサー層の構成（３−５）：Ｚｎ／ＧａＮ／Ｚｎ）
半導体層４２をＧａＮとし、第１の非磁性金属層４１および第２の非磁性金属層４３を、それぞれ、Ｚｎとした。スペーサー層４０としては、Ｚｎ／ＧａＮ／Ｚｎの積層体である。
（３−５−１）半導体層４２の厚さｔを１．６ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表４２に示した。
Figure 2008124173
表４２に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
（３−５−２）半導体層４２の厚さｔを２．０ｎｍとし、第１の非磁性金属層４１および第２の非磁性金属層４３のそれぞれの厚さＴ11、Ｔ22を０．１ｎｍ〜０．９ｎｍの範囲で種々変えた素子サンプルを作製した。ただし、Ｔ11＝Ｔ22とした。
このような素子サンプルに対して、ＭＲ比（％）、素子の面積抵抗ＡＲ（Ω・μｍ2）、スペーサー層の導電率（Ｓ／ｃｍ）を測定した。結果を下記表４３に示した。
Figure 2008124173
表４３に示される結果より、従来レベルと言われるＭＲ比４％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．１５〜０．８５ｎｍであることがわかる。また、ＭＲ比８％を超えることのできる第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、０．２５〜０．７０ｎｍであることがわかる。
なお、第１および第２の非磁性金属層の厚さＴ11、Ｔ22は、本願所望の範囲であれば、互いに異なる厚さとしてもよい。
上記の一連の結果より、本発明の効果は明らかである。すなわち、本発明のＣＰＰ−ＧＭＲ素子におけるスペーサー層を構成する半導体層の厚さは、当該半導体層と前記第１の非磁性金属層および第２の非磁性金属層との接合関係において、オーミック伝導特性と半導体伝導特性との間の伝導特性を示す遷移領域の膜厚範囲に設定されている。そのため、オーミック伝導領域と比べてスペーサー層の比抵抗が大きくなり、磁化状態に依存したスピン散乱拡散が大きくなりＭＲ比が増加する。ＣＰＰ−ＧＭＲ素子の面積抵抗（ＡＲ：Area Resistivity）も適度の抵抗値となる。
適度の面積抵抗になること、および高いＭＲ比が得られることにより、低電流動作で従来以上の安定した出力電力を得ることができ、素子の高寿命化を実現することもできる。
また、ＴＭＲ素子と比べて低抵抗であることから低ノイズ化が実現できる。
磁気記録媒体等の磁界強度を信号として読み取るための磁気抵抗効果素子を備えるハードディスク装置の産業に利用できる。
図１は、本発明の実施の形態における主として再生ヘッドの媒体対向面に平行な断面を示す断面図である。 図２は、本発明の好適な一実施の形態に係る薄膜磁気ヘッドの構成について説明するための図面であり、薄膜磁気ヘッドの媒体対向面および基板に垂直な断面を示す断面図である。 図３は、本発明の好適な一実施の形態に係る薄膜磁気ヘッドの構成について説明するための図面であり、薄膜磁気ヘッドの磁極部分の媒体対向面に平行な断面を示す断面図である。 図４は、本発明の一実施の形態におけるヘッドジンバルアセンブリに含まれるスライダを示す斜視図である。 図５は、本発明の一実施の形態におけるヘッドジンバルアセンブリを含むヘッドアームアセンブリを示す斜視図である。 図６は、本発明の一実施の形態におけるハードディスク装置の要部を示す説明図である。 図７は、本発明の一実施の形態におけるハードディスク装置の平面図である。 図８は、半導体層の厚さｔ（ｎｍ）を横軸にとり、シート抵抗Ｒ（Ω）の逆数である１／Ｒ（１／Ω）を縦軸にとり、各データ点をプロットしたグラフであって、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求める手法を説明するためのグラフである。 図９は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１０は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１１は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１２は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１３は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１４は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１５は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１６は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１７は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１８は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図１９は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図２０は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図２１は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。 図２２は、本発明で使用するオーミック伝導特性と半導体伝導特性の間の伝導特性を示す遷移領域を求めるためのグラフである。
符号の説明
１…基板
２…絶縁層
３…第１のシールド層
４…絶縁膜
５…磁気抵抗効果素子（ＭＲ素子）
６…バイアス磁界印加層
７…絶縁層
８…第２のシールド層
９…記録ギャップ層
１０…薄膜コイルの第１層部分
１２…上部磁極層
１５…薄膜コイル第２層部分
１７…オーバーコート層
２０…媒体対向面（ＡＢＳ）
２１…下地層
２２…反強磁性層
３０…磁化固定層
３１…アウター層
３２…非磁性中間層
３３…インナー層
４０…スペーサー層
４１…第１の非磁性金属層
４２…半導体層
４３…第２の非磁性金属層
５０…フリー層

Claims (22)

  1. スペーサー層と、
    前記スペーサー層を挟むようにして積層形成される磁化固定層およびフリー層を有し、この積層方向にセンス電流が印加されてなるＣＰＰ（Current Perpendicular to Plane）構造の巨大磁気抵抗効果素子（ＣＰＰ−ＧＭＲ素子）であって、
    前記フリー層は、外部磁界に応じて磁化の方向が変化するように機能しており、
    前記スペーサー層は、非磁性金属材料から形成された第１の非磁性金属層および第２の非磁性金属層と、これらの第１の非磁性金属層および第２の非磁性金属層の間に介在された半導体層を有し、
    前記スペーサー層を構成する半導体層の厚さは、当該半導体層と前記第１の非磁性金属層および第２の非磁性金属層との接合関係において、オーミック伝導特性と半導体伝導特性との間の伝導特性を示す遷移領域の膜厚範囲に設定されていることを特徴とする磁気抵抗効果素子。
  2. 前記半導体層がＺｎＯであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎであり、
    前記ＺｎＯからなる半導体層の厚さが、１．０〜１．６ｎｍである請求項１に記載の磁気抵抗効果素子。
  3. 前記半導体層がＺｎＯであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｔｉであり、
    前記ＺｎＯからなる半導体層の厚さが、０．８〜１．２ｎｍである請求項１に記載の磁気抵抗効果素子。
  4. 前記半導体層がＺｎＯであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｖであり、
    前記ＺｎＯからなる半導体層の厚さが、１．２〜１．６ｎｍである請求項１に記載の磁気抵抗効果素子。
  5. 前記半導体層がＺｎＯであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｒであり、
    前記ＺｎＯからなる半導体層の厚さが、１．６〜２．０ｎｍである請求項１に記載の磁気抵抗効果素子。
  6. 前記半導体層がＺｎＳであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｕであり、
    前記ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍである請求項１に記載の磁気抵抗効果素子。
  7. 前記半導体層がＺｎＳであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｇであり、
    前記ＺｎＳからなる半導体層の厚さが、１．０〜１．４ｎｍである請求項１に記載の磁気抵抗効果素子。
  8. 前記半導体層がＺｎＳであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｕであり、
    前記ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍである請求項１に記載の磁気抵抗効果素子。
  9. 前記半導体層がＺｎＳであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、ＣｕＺｎであり、
    前記ＺｎＳからなる半導体層の厚さが、１．２〜１．６ｎｍである請求項１に記載の磁気抵抗効果素子。
  10. 前記半導体層がＺｎＳであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎであり、
    前記ＺｎＳからなる半導体層の厚さが、１．６〜２．０ｎｍである請求項１に記載の磁気抵抗効果素子。
  11. 前記半導体層がＧａＮであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｃｕであり、
    前記ＧａＮからなる半導体層の厚さが、１．２〜１．６ｎｍである請求項１に記載の磁気抵抗効果素子。
  12. 前記半導体層がＧａＮであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｇであり、
    前記ＧａＮからなる半導体層の厚さが、１．０〜１．４ｎｍである請求項１に記載の磁気抵抗効果素子。
  13. 前記半導体層がＧａＮであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ａｕであり、
    前記ＧａＮからなる半導体層の厚さが、０．８〜１．２ｎｍである請求項１に記載の磁気抵抗効果素子。
  14. 前記半導体層がＧａＮであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、ＣｕＺｎであり、
    前記ＧａＮからなる半導体層の厚さが、１．２〜１．６ｎｍである請求項１に記載の磁気抵抗効果素子。
  15. 前記半導体層がＧａＮであり、
    前記第１の非磁性金属層および第２の非磁性金属層がそれぞれ、Ｚｎであり、
    前記ＧａＮからなる半導体層の厚さが、１．６〜２．０ｎｍである請求項１に記載の磁気抵抗効果素子。
  16. 前記第１の非磁性金属層および第２の非磁性金属層の厚さがそれぞれ、０．１５〜０．８５ｎｍである請求項１ないし請求項１５のいずれかに記載の磁気抵抗効果素子。
  17. 前記第１の非磁性金属層および第２の非磁性金属層の厚さがそれぞれ、０．２５〜０．７０ｎｍである請求項１ないし請求項１５のいずれかに記載の磁気抵抗効果素子。
  18. 磁気抵抗効果素子の面積抵抗が、０．１〜０．３Ω・μｍ2である請求項１ないし請求項１７のいずれかに記載の磁気抵抗効果素子。
  19. 前記スペーサー層の導電率が１３３〜４３２（Ｓ／ｃｍ）である請求項１ないし請求項１８のいずれかに記載の磁気抵抗効果素子。
  20. 記録媒体に対向する媒体対向面と、
    前記記録媒体からの信号磁界を検出するために前記媒体対向面の近傍に配置された請求項１ないし請求項１９のいずれかに記載された磁気抵抗効果素子と、
    前記磁気抵抗効果素子の積層方向に電流を流すための一対の電極と、
    を有してなることを特徴とする薄膜磁気ヘッド。
  21. 請求項２０に記載された薄膜磁気ヘッドを含み、記録媒体に対向するように配置されるスライダと、
    前記スライダを弾性的に支持するサスペンションと、
    を備えてなることを特徴とするヘッドジンバルアセンブリ。
  22. 請求項２０に記載された薄膜磁気ヘッドを含み、記録媒体に対向するように配置されるスライダと、
    前記スライダを支持するとともに前記記録媒体に対して位置決めする位置決め装置と、
    を備えてなることを特徴とするハードディスク装置。
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