JP2008084303A5 - - Google Patents

Claims (10)

1. エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
   前記基準クロックカウンター回路は、外部から前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
   前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。
2. エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
   前記エッジ検出回路は、外部から入力される信号のエッジを検出する回路であり、
   前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
   前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。
3. 請求項１又は請求項２において、
   前記外部から入力される信号を発生する回路として送信回路を有し、
   前記送信回路は第２の基準クロック発生回路を有し、
   前記第２の基準クロック発生回路が生成するクロック信号は、前記基準クロック発生回路が生成するクロック信号と同期していないことを特徴とするクロック生成回路。
4. エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
   前記エッジ検出回路は、第１のラッチ回路と、前記第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、前記第１のラッチ回路から出力された信号が入力されるインバータ回路と、前記第２のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
   前記アンド回路は、前記第２のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
   前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
   前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。
5. 請求項１乃至請求項４のいずれか一において、
   前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とするクロック生成回路。
6. アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
   エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
   前記基準クロックカウンター回路は、前記リーダ／ライタから前記アンテナを介して前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
   前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。
7. アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
   エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
   前記エッジ検出回路は、前記リーダ／ライタから前記アンテナを介して入力される信号のエッジを検出する回路であり、
   前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
   前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。
8. 請求項６又は請求項７において、
   前記基準クロック発生回路が生成するクロック信号は、前記リーダ／ライタからのクロック信号と同期していないことを特徴とする半導体装置。
9. アンテナを備え、リーダ／ライタと無線通信により信号の送受信を行う半導体装置であって、
   エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
   前記エッジ検出回路は、第１のラッチ回路と、前記第１のラッチ回路から出力された信号が入力される第２のラッチ回路と、前記第１のラッチ回路から出力された信号が入力されるインバータ回路と、前記第２のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
   前記アンド回路は、前記第２のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
   前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
   前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。
10. 請求項６乃至請求項９のいずれか一において、
    前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とする半導体装置。