JP2008078435A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 SiC半導体層に、SiC半導体層とのコンタクト抵抗が低いオーミック電極を形成する半導体装置の製造方法を提供する。
【解決手段】 SiC半導体層に接するTi層と、Ti層に接するAl層を形成し、TiとAlが反応してAlTiが生成する第1基準温度(686℃)よりも高く、そのAlTiとSiCが反応してTiSiCが生成する第2基準温度(970℃)よりも低い温度で、SiC半導体層とTi層とAl層に熱処理を行ない、AlTi層を形成する工程と、Ti層とAl層からAlTiが生成する反応が終了した後、第2基準温度よりも高い温度で、SiC半導体層とAlTi層に熱処理を行ない、SiC半導体層とオーミック接触をするTiSiC層を形成する工程を備えている。
【選択図】 図7

Description

本発明は、SiC半導体層に、SiC半導体層とのコンタクト抵抗が低いオーミック電極を形成する技術に関する。
SiC半導体は、高温で動作する半導体装置に求められる特性を多く備えている。また、SiC半導体は、優れた耐絶縁破壊電圧を有する。このため、近年、SiC半導体層を用いた半導体装置の研究開発が活発に進められている。一方、SiC半導体層に接する金属電極を形成すると、その界面においてエネルギー障壁が発生する。エネルギー障壁の高さは、SiC半導体の電子親和力と禁制帯エネルギー幅ならびに金属電極材料の仕事関数により定まる。SiC半導体は非常に広い禁制帯エネルギー幅を有することから、特にp型SiC半導体層に接する金属電極を形成する場合に、その界面におけるエネルギー障壁が高くなる。SiC半導体層と金属電極の界面でのエネルギー障壁が高いほど、両者間のコンタクト抵抗が高くなる。したがって、SiC半導体層に、SiC半導体層とのコンタクト抵抗が低いオーミック電極を形成することは困難であることが知られている。
非特許文献1には、SiC半導体層の表面にTi膜とAl膜を順に形成し、あるいはTiとAlの合金膜を形成し、本明細書に添付する図10に示すように、1000度で2分程度の熱処理を行なう方法が記載されている。この方法により、SiC半導体層の表面に、TiとSiCの反応層(TiSiC層)が形成される。この反応層は、SiC半導体層とオーミック接触をする。したがって、反応層を用いてコンタクト抵抗の低い電極を形成することができる。
クロフトン(J.Crofton)、外5名、「TiおよびAl−Tiによるp型SiC用オーミック電極(Titanium and aluminium-titanium ohmic contacts to p-type SiC.)」、ソリッドステートエレクトロニクス(Solid-State Electronics)、(英国)、エルゼビア(Elsevier Science Ltd.)、1997年、第41巻、p.1725−1729
しかしながら、上記した製造方法により形成された反応層は、複数の種類の金属膜をSiC半導体層の表面に形成し、1000℃の高温で一気に熱処理を行なうため、種々の副生成物を含んでいる。
例えば、SiC半導体層の表面にTi膜とAl膜を順に形成し、1000度程度の熱処理を行なうと、反応層はTiSiCのみから成る一様な膜にはならず、AlやTiSiやTiC等の副生成物を含んだ膜となる。
TiSiC以外の副生成物が存在する膜を用いて電極を形成すると、コンタクト抵抗が高くなり、特性の良いオーミック電極を形成することができない。
本発明は、上記の問題点を解決するために創案された。
(請求項1に記載の発明)
本発明は、SiC半導体層に接するオーミック電極が形成されている半導体装置を製造する方法に用いられる。
本発明の半導体装置の製造方法は、SiC半導体層に接するTi層を形成する第1工程と、そのTi層の上にAl層を形成する第2工程と、SiC半導体層とTi層とAl層に、TiとAlが反応してAlTiが生成する第1基準温度よりも高く、そのAlTiとSiCが反応してTiSiCが生成する第2基準温度よりも低い温度で熱処理を行ない、AlTi層を形成する第3工程と、TiとAlからAlTiが生成する反応が終了した後、SiC半導体層とAlTi層に、前記第2基準温度よりも高い温度で熱処理を行ない、SiC半導体層とオーミック接触をするTiSiC層を形成する第4工程を備えている。
発明者らは、SiCとTiとAlについて、その温度と各物質間の反応状況との関連を見出した。これによれば、SiC半導体層に接するように形成したTi層のTiと、Ti層の上に形成したAl層のAlが反応し、AlTiが生成される始める温度(第1基準温度)は、Alの融解温度(約660℃)よりも高い約686℃である。また、生成されたAlTiとSiC半導体層のSiCが反応し、TiSiC(反応層)が生成され始める温度(第2基準温度)は、約970℃である。
なお、第3工程では、要は、Ti層のTiとAl層のAlが反応してAlTiが生成される反応が終了するまでの間、SiC半導体層とTi層とAl層が、第1基準温度と第2基準温度との間にあればよい。例えば、SiC半導体層とTi層とAl層を、第1基準温度から第2基準温度に向けて徐々に昇温してもよい。
SiC半導体層に対するコンタクト抵抗の低いオーミック電極を形成するためには、第3工程で生成されるAlTi層が、一様な膜としてSiC半導体層に接するように形成することが好ましい。この時点(第3工程が終了した時点)で、Ti膜のTiやAl膜のAlの反応が完了し、未反応のTiがSiC半導体層に接して存在せず、かつ、Al融液層がSiC半導体層まで到達していなければ、SiC半導体層表面の電極を形成する領域の全てがAlTi層のみと接することになる。SiC半導体層がAlTi層のみと接している状態であれば、第4工程でAlやTiSiやTiC等の副生成物が生成されることを抑制することができる。
これにより、一様なTiSiCの反応層を形成することができ、この反応層を用いてコンタクト抵抗の低いオーミック電極を形成することができる。
(請求項2に記載の発明)
Ti層の膜厚と、Al層の膜厚との比が、1:2.84から1:4の間であることが好ましい。
上述したように、Ti層とAl層は、第1基準温度よりも高いとともに、第2基準温度よりも低い温度で熱処理されることによりSiC半導体層に接するAlTi層を形成する。この際、Al層に存在するAlの原子数が、Ti層に存在するTiの原子数の3倍であれば、両者が過不足なく反応してAlTiが生成される。この場合、Ti層とAl層の膜厚比は1:2.84となる。この膜厚比と比較してTi層が厚いと、SiC半導体層に接して未反応のTiが残留するか、あるいはTiAlやγTiAl等のAlTi以外のAl−Ti系金属間化合物が形成されることとなる。この状態は、SiC半導体層に対するコンタクト抵抗の低いオーミック電極を形成するためには好ましくない。一方、この膜厚比と比較してAl層が厚いと、AlTi層の上にAl融液層が残留する。AlTi層の上に若干量のAl融液層が残留していても、第4工程でのSiC半導体層とAlTi層の反応には影響を及ぼさない。しかし、Al層が著しく厚い場合には、第3工程でAl融液層がSiC半導体層まで到達して副生成物が生成される原因となる。Ti層とAl層の膜厚比が1:4までであれば、第4工程においてSiC半導体層とAlTi層の反応する際に、Al融液層が影響を及ぼすことがない。
なお、上述の説明では、第3工程に熱処理中にAl融液層の表面から蒸発によって失われるAl原子数が考慮されていない。単位時間に単位面積あたりでAl表面から蒸発するAl原子の数は、熱処理温度と雰囲気の状態により一意に定まる。したがって、第3工程において適用する熱処理温度と雰囲気を考慮し、第2工程で形成するAl層の厚さを上記範囲内(Ti層の膜厚と、Al層の膜厚との比が、1:2.84から1:4の間となる範囲内)で決定することが好ましい。
(請求項3に記載の発明)
TiSiC層の膜厚は、5nm±50nmであることが好ましい。
本発明の半導体装置の製造方法によれば、5nm〜50nmの間の膜厚のTiSiC層により、コンタクト抵抗の低い電極を形成することができる。
(請求項4に記載の発明)
本発明は新規な半導体装置を実現する。この半導体装置は、SiC半導体層と、SiC半導体層に接しているとともに、Alを含まないTiSiC層(反応層)を用いて形成されているオーミック電極を備えている。
従来の技術で記載したように、SiC半導体層に接するTi膜と、そのTi膜を被覆するAl膜を順に形成し、1000度程度で熱処理して形成した反応層には、副生成物であるAlが含まれている。本発明の反応層にはAlが含まれていないので、SiC半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
(請求項5に記載の発明)
また、半導体装置が、SiC半導体層と、SiC半導体層に接しているとともに、TiSiを含まないTiSiC層(反応層)を用いて形成されているオーミック電極を備えていることが好ましい。
従来の技術で記載したように、SiC半導体層に接するTi膜と、そのTi膜を被覆するAl膜を順に形成し、1000度程度で熱処理して形成した反応層には、副生成物であるTiSiが含まれている。本発明の反応層にはTiSiが含まれていないので、SiC半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
(請求項6に記載の発明)
また、半導体装置が、SiC半導体層と、SiC半導体層に接しているとともに、TiCを含まないTiSiC層(反応層)を用いて形成されているオーミック電極を備えていることが好ましい。
従来の技術で記載したように、SiC半導体層に接するTi膜と、そのTi膜を被覆するAl膜を順に形成し、1000度程度で熱処理して形成した反応層には、副生成物であるTiCが含まれている。本発明の反応層にはTiCが含まれていないので、SiC半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
本発明によれば、SiC半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
以下に説明する実施例の主要な特徴を列記しておく。
(第1特徴)
SiC半導体層とTi層とAl層に、TiとAlが反応してAlTiが生成される第1基準温度よりも高く、そのAlTiとSiCが反応してTiSiCが生成される第2基準温度よりも低い温度で、1分間以上に及ぶ熱処理を行ない、AlTi層を形成する工程を有している。
(第2特徴)
SiC半導体層は、p型の半導体層である。
(第3特徴)
第1基準温度は、686℃である。
(第4特徴)
第2基準温度は、970℃である。
本発明を具現化した半導体装置とその製造方法の実施例を、図1〜図7を参照して説明する。本実施例では、本発明の半導体装置が、SiC基板を用いて形成されたpチャネルMOSFETである場合について説明する。
図1は、本実施例の半導体装置1の断面図である、図2〜図5は、半導体装置1が備えるソース電極30及びドレイン電極40の製造工程を説明する図である。図6は、SiCとTiとAlが温度に対応して反応する状況を示すDSC(示差走査熱量測定)曲線である。図7は、電極を形成する際に行う熱処理の温度を説明する図である。
まず、図1の断面図を参照して半導体装置1の概略構成を説明する。
半導体装置1は、n型のSiC半導体層10の表面側の両端に、対を成すp型SiC半導体層20a,20bを備えている。
型SiC半導体層20aの表面の左端から半導体装置1の中心側に向けて、反応層31が伸びている。反応層31は、TiSiCで形成されている。詳しくは後述するが、反応層31には、Al及びTiSi及びTiC等の副生成物は含まれていない。反応層31は、p型SiC半導体層20aとオーミック接触をしている。なお、p型SiC半導体層20aの表面の半導体装置1の中心側には、反応層31によって覆われていない領域がある。
反応層31の上には表面層32が形成されている。表面層32はAlで形成されている。反応層31と表面層32により、オーミック電極であるソース電極30が形成されている。
同様に、p型SiC半導体層20bの表面の右端から半導体装置1の中心側に向けて、反応層41が伸びている。反応層41は、TiSiCで形成されている。反応層41には、Al及びTiSi及びTiC等の副生成物は含まれていない。反応層41はp型SiC半導体層20bとオーミック接触をしている。なお、p型SiC半導体層20bの表面の半導体装置1の中心側には、反応層41によって覆われていない領域がある。
反応層41の上には表面層42が形成されている。表面層42はAlで形成されている。反応層41と表面層42により、オーミック電極であるドレイン電極40が形成されている。
反応層31で覆われていないp型SiC半導体層20aの表面から、反応層41で覆われていないp型SiC半導体層20bの表面に亘って、ゲート絶縁膜60が、n型のSiC半導体層10の表面に伸びている。
ゲート絶縁膜60の上には、ゲート電極50が形成されている。
このように構成された半導体装置1は、ソース電極30とドレイン電極40間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極50に所定のゲート電圧が印加されるとオン状態になる。すなわち、p型SiC半導体層20aとp型SiC半導体層20bの間の半導体領域であり、n型のSiC半導体層10の表面の領域(絶縁膜60を介してゲート電極50と対向している領域)に、キャリアが移動できるp型のチャネルが形成される。このチャネルを介して、ソース電極30とドレイン電極40間をキャリアが移動することで、ソース電極30とドレイン電極40間に電流が流れ、半導体装置1がオン状態となる。ゲート電極50に印加する電圧が、半導体装置1がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極30とドレイン電極40間をキャリアが移動できなくなり、半導体装置1がオフ状態となる。
半導体装置1がオン状態となる動作やオフ状態となる動作については、周知の事項なので詳細な説明は省略する。
次に、図1〜図5を参照して、半導体装置1の製造工程の一部を説明する。ここでは、ソース電極30を形成する際の主要な工程を説明する。ソース電極30は、前述したように、p型SiC半導体層20aの表面に形成される。従来の技術で記載したように、p型SiC半導体層に接するコンタクト抵抗の低いオーミック電極を形成することは、困難であった。本実施例のソース電極30を形成する工程では、所望の生成物以外の種々の副生成物が生成されることを防止する。副生成物は、結果的に形成された電極のコンタクト抵抗を高くする原因となる。これにより、コンタクト抵抗の低いオーミック電極のソース電極30を形成する。
まず、n型のSiC基板を準備する(図1参照)。
そして、通常のpチャネルMOSFETの形成プロセスに従い、順次、基板に酸化工程やフォトリソグラフィー工程やエッチング工程やイオン打ち込み工程等を組み合わせて行なう。これにより、基板に絶縁膜60とポリシリコンにより成るゲート電極50と、p型SiC半導体層20a,20bを形成する。その後、ゲート電極50等を絶縁する酸化膜(特に図示していない。)を、CVD法(化学気相成長法)を用いて堆積する。
そして、p型SiC半導体層20aの表面を覆っている酸化膜に、フォトリソグラフィーにより、ソース電極30を形成するためのコンタクトホールを形成する。また、p型SiC半導体層20bの表面を覆っている酸化膜に、フォトリソグラフィーにより、ドレイン電極40を形成するためのコンタクトホールを形成する。次に、コンタクトホールを形成したp型SiC半導体層20aの表面にソース電極30を形成する。また、コンタクトホールを形成したp型SiC半導体層20bの表面にドレイン電極40を形成する。
以下に、p型SiC半導体層20aの表面にソース電極30を形成する工程について詳しく説明する。なお、以下では、ソース電極30を形成する工程のみについて説明するが、実際は、ドレイン電極40も、p型SiC半導体層20bの表面にソース電極30と同時に形成する。
図2〜図5は、図1に示す半導体装置1のp型SiC半導体層20a部分を拡大して示してある。
図2に示すように、p型SiC半導体層20aの表面の一部であり、ソース電極30を形成する位置に、Ti膜34を蒸着させる(請求項でいう第1工程)。
そのTi膜34の上に、図3に示すようにAl膜36を蒸着させる(請求項でいう第2工程)。
なお、上記Ti膜34と上記Al膜36は、その膜厚比が1:2.84から1:4の範囲内におさまるように形成する。
(第1熱処理工程)
型SiC半導体層20aとTi膜34とAl膜36を含む基板に、第1熱処理工程を施す。
図7に示すように、第1熱処理工程では、基板の温度が、室温から上がり始めて700℃になるように加熱する。この700℃という温度については、詳細を後述する。基板の温度が686℃以上になると、Ti膜34のTiとAl膜36のAlが反応し、AlTiが生成し始める(併せて図6参照)。基板の温度が700℃に達してからは、図7に示すM1(時間)の間、基板の温度が700℃を維持するように加熱する(請求項でいう第3工程)。このM1(時間)としては、Ti膜34のTiとAl膜36のAlによりAlTiが生成する反応が終了するまでの時間よりも長い時間を設定する。反応が終了するまでの時間は、Ti膜34やAl膜36の膜厚等にも関連するので、M1(時間)は一律には決定していないが、通常は、1分から60分までの間の時間とする。重要なことは、M1(時間)が経過した時点で、AlTiが生成する反応が終了している時間に決定することである。先述したように、Ti膜34とAl膜36の膜厚比が1:2.84であり、Al膜36の表面から蒸発により失われるAlの原子数が無視できる程度に少数である場合、Ti膜34のTiとAl膜36のAlは、過不足なく反応してAlTiとなる。そして、図4に示すようにAlTi層38が形成される。p型SiC半導体層20aに接する未反応のAlとTiは存在しない。
(第2熱処理工程)
Ti膜34のTiとAl膜36のAlが反応してAlTi層38となったら、図7に示すように、基板の温度が、700℃から上がり始めて1000℃になるように加熱する。この1000℃という温度については、詳細を後述する。基板の温度が970℃以上になると、AlTi層38とp型SiC半導体層20aが反応し、TiSiCの生成が開始する(併せて図6参照)。基板の温度が1000℃に達してからは、2分程度、基板の温度が1000℃を維持するように加熱する(請求項でいう第4工程)。所定の時間が経過した後、十分に低い温度まで冷却すると、上記AlTi層38とp型SiC半導体層20aの反応が停止する。この時点では、AlTi層38とp型SiC半導体層20aとの界面全域に、図5に示す反応層31(請求項でいうTiSiC層)が薄く形成される。
その後、基板を加熱することを止め、基板の温度が少なくともアルミニウムの融点(660℃程度)以下に戻るまで放置しておく。
反応層31の上部にAlの表面層32を形成し、ソース電極30を形成する(併せて図1参照)。前述したように、ドレイン電極40もソース電極30と同様の構成であり、ソース電極30と同時に形成される。
上記製造工程のうち、第1熱処理工程でM1(時間)に維持した熱処理の温度(700℃)と、第2熱処理工程で2分間維持した熱処理の温度(1000℃)について説明する。
発明者らは、図6に示すように、SiCとTiとAlが温度に対応して反応する状況を示すDSC(示差走査熱量測定)曲線を実測して得た。
これによれば、Alは、660℃で融解する。
融解したAlは、686℃(請求項でいう第1基準温度)で、発熱をしながらTiと反応し始める。AlとTiが反応するとAlTiが生成する。したがって、第1熱処理工程でM1(時間)維持する熱処理の温度としては、700℃を設定すれば、700℃を維持している間はAlとTiが反応し続けることができる。AlとTiの少なくとも一方がなくなった時点で、AlとTiの反応が終了する。700℃は後述するAlTiとSiCが反応する温度(970℃)よりも低い温度であるので、生成されたAlTiは、そのままAlTi層38としてp型SiC半導体層20aの上面に存在している。
そして、AlTiは、970℃(請求項でいう第2基準温度)付近で、発熱をしながらSiCと反応し始める。AlTiとSiCが反応するとTiSiCが生成する。したがって、第2熱処理工程で2分間維持する基板の熱処理の温度としては、1000℃を設定すれば、1000℃を維持している間はAlTi層38のAlTiとp型SiC半導体層20aのSiCが反応し続けることができる。所定の時間、基板をこの温度で保持した後、基板の冷却を開始して基板が十分に低い温度に達するようにすれば、AlTiとSiCの反応が停止する。生成されたTiSiCは、TiSiC層31としてp型SiC半導体層20aの上面に存在している。
型SiC半導体層20aの表面にコンタクト抵抗の低いオーミック電極のソース電極30を形成するためには、TiSiCの反応層31が形成される途中の過程で生成されるAlTi層38(図4参照)が、一様な膜としてp型SiC半導体層20aに接するように形成する必要がある。第1熱処理工程のM1(時間)が終了した時点で、Ti膜34とAl膜36(併せて図3参照)の反応が完了し、AlTi層38が一様な膜としてp型SiC半導体層20aに接するように形成されていることが好ましい。p型SiC半導体層20aがAlTi層38のみと接している状態であれば、第2熱処理工程で、AlやTiSiやTiC等の副生成物が生成されることを抑制することができる。
しがって、本実施例のソース電極30を形成する工程では、図7に示すように、熱処理工程を上述した第1熱処理工程と第2熱処理工程の2段階に分けて行っている。
これにより、一様なTiSiCの反応層31を形成することができ、この反応層31を用いてコンタクト抵抗の低いオーミック電極のソース電極30を形成することができる。
また、本実施例のソース電極30を形成する工程では、反応層31(TiSiC層)が電極領域全域に形成されるために必要な厚さ(通常5nm〜50nm)となるように、第2熱処理工程における熱処理温度と熱処理時間を設定している。したがって、薄い反応層31を形成することができる。反応層は薄いほど、電極部の総合抵抗(コンタクト抵抗と電極のバルク抵抗の和)を低減できることから、本実施例で形成されるオーミック電極は、良好な特性を発現する。
本実施例では、第1熱処理工程期間のM1(時間)の間で、基板の温度を700℃に維持する場合について説明したが、この間の基板の温度は、必ずしも一定温度に維持しなくてもよい。例えば、図8に示すように、M1(時間)の間は、基板の温度を第1基準温度から第2基準温度に向けて徐々に昇温してもよい。このように、M1(時間)の間は、基板の温度が第1基準温度と第2基準温度との間にあればよい。上記実施例と同様、M1(時間)が終了した時点では、Ti層のTiとAl層のAlが反応してAlTiが生成される反応が終了している。
本実施例では、本発明の半導体装置をpチャネルMOSFETに適用した場合について説明したが、半導体装置はpチャネルMOSFETに限定されるものではなく、本発明は種々の半導体装置に適用される。例えば、本発明の半導体装置は、図9に示すnチャネルの縦型パワーMOSFETにも適用することができる。
nチャネルの縦型パワーMOSFETである半導体装置2は、n型のSiC半導体層70の上部にn型のSiC半導体層72を備えている。
半導体装置2は、n型のSiC半導体層72の表面側の両端に、対を成すp型SiC半導体層74a,74bを備えている。p型SiC半導体層74a,74bの表面側の一部の領域に、n型ソース領域(SiC半導体層)76a,76bが形成されている。
p型SiC半導体層74aの表面の左端からn型SiC半導体層76aに亘り、反応層78aが伸びている。反応層78aは、TiSiCで形成されている。反応層78aには、Al及びTiSi及びTiC等の副生成物は含まれていない。反応層78aは、p型SiC半導体層74aとオーミック接触をしている。なお、p型SiC半導体層74aとn型ソース領域76aの半導体装置2の中心側には、反応層78aによって覆われていない領域がある。
同様に、p型SiC半導体層74bの表面の右端からn型SiC半導体層76bに亘り、反応層78bが伸びている。
反応層78aで覆われていないn型ソース領域76aの表面から、反応層78bで覆われていないn型ソース領域76bの表面に亘って、ゲート絶縁膜80が形成されている。ゲート絶縁膜80に包まれるようにゲート電極82が形成されている。
反応層78aと反応層78bとゲート絶縁膜80を覆うように、NiあるいはNi/Alより成る表面層84が形成されている。反応層78a,78bと表面層84により、オーミック電極であるソース電極85が形成されている。
型のSiC半導体層70の裏面にはNiのドレイン電極86が形成されている。
このように構成された半導体装置2は、ソース電極85とドレイン電極86の間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極82に所定のゲート電圧が印加されるとオン状態になる。すなわち、p型SiC半導体層74a及びp型SiC半導体層74bの、絶縁膜80を介してゲート電極82と対向している領域に、キャリアが移動できるn型のチャネルが形成される。このチャネルを介して、キャリアが、ソース電極85と接しているn型ソース領域76aとn型ソース領域76bからn型のSiC半導体層72に移動する。そして、キャリアが、n型のSiC半導体層70を通ってドレイン電極86に移動することで、ソース電極85とドレイン電極86の間に電流が流れ、半導体装置2がオン状態となる。ゲート電極82に印加する電圧が、半導体装置2がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極85とドレイン電極86の間をキャリアが移動できなくなり、半導体装置2がオフ状態となる。
半導体装置2がオンする動作やオフする動作については周知の事項なので詳細な説明は省略する。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
pチャネルMOSFETである半導体装置1の断面図である。 半導体装置1が備えるソース電極及びドレイン電極の製造工程を示す。 半導体装置1が備えるソース電極及びドレイン電極の製造工程を示す。 半導体装置1が備えるソース電極及びドレイン電極の製造工程を示す。 半導体装置1が備えるソース電極及びドレイン電極の製造工程を示す。 SiCとTiとAlの熱処理による反応特性を示すDSC(示差走査熱量測定)曲線である。 電極を形成する際の熱処理のプロセスの例を説明する図である。 電極を形成する際の熱処理のプロセスの他の例を説明する図である。 nチャネル縦型MOSパワーMOSFETである半導体装置2の断面図である。 電極を形成する際の、従来の熱処理のプロセスの例を説明する図である。
符号の説明
1,2 半導体装置
10 n型SiC半導体層
20a,20b p型SiC半導体層
30,85 ソース電極
31,41,78a,78b 反応層
32,42,84 表面層
40,86 ドレイン電極
50,82 ゲート電極
60,80 絶縁膜
70 n型SiC半導体層
72 n型SiC半導体層
74a,74b p型SiC半導体層
76a,76b n型ソース領域

Claims (6)

  1. SiC半導体層に接するTi層を形成する第1工程と、
    そのTi層の上にAl層を形成する第2工程と、
    前記SiC半導体層と前記Ti層と前記Al層に、TiとAlが反応してAlTiが生成する第1基準温度よりも高く、そのAlTiとSiCが反応してTiSiCが生成する第2基準温度よりも低い温度で熱処理を行ない、AlTi層を形成する第3工程と、
    TiとAlからAlTiが生成する反応が終了した後、前記SiC半導体層と前記AlTi層に、前記第2基準温度よりも高い温度で熱処理を行ない、前記SiC半導体層とオーミック接触をするTiSiC層を形成する第4工程を備えることを特徴とする半導体装置の製造方法。
  2. 前記Ti層の膜厚と前記Al層の膜厚との比が、[1:2.84]から[1:4]の間であることを特徴とする請求項1の半導体装置の製造方法。
  3. 前記TiSiC層の膜厚が、5nm±50nmであることを特徴とする請求項1の半導体装置の製造方法。
  4. SiC半導体層と、
    SiC半導体層に接しているとともに、Alを含まないTiSiC層を用いて形成されているオーミック電極を備えていることを特徴とする半導体装置。
  5. SiC半導体層と、
    SiC半導体層に接しているとともに、TiSiを含まないTiSiC層を用いて形成されているオーミック電極を備えていることを特徴とする半導体装置。
  6. SiC半導体層と、
    SiC半導体層に接しているとともに、TiCを含まないTiSiC層を用いて形成されているオーミック電極を備えていることを特徴とする半導体装置。


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