JP2008067489A - 過電流保護回路 - Google Patents

Abstract

【課題】 応答性が良く、しかも低消費電力および小型の過電流保護回路を提供する。
【解決手段】 この発明に係る過電流保護回路１０によれば、主電源電圧Ｖｃｃが印加される入力端子１２と、負荷回路１００が接続される出力端子１４と、を結ぶ電源ライン１６中に、当該電源ライン１６をオン／オフする半導体スイッチ回路１８と、同電源ライン１６を流れる駆動電流Ｉａを検出する電流検出回路２０と、が設けられている。電流検出回路２０による電流検出値Ｉａは、制御回路２２に与えられ、制御回路２２は、当該電流検出値Ｉａに基づいて、半導体スイッチ回路１８を制御する。ここで、半導体スイッチ回路１８として、ＦＥＴを採用している。従って、例えば機械式リレーを採用する場合に比べて、低消費電力化および小型化を実現することができる。また、駆動電流Ｉａの検出結果に基づいて半導体スイッチ回路１８をオン／オフすることで、高い応答性が得られる。
【選択図】 図１

Description

この発明は、過電流保護回路に関し、特に電源回路と負荷回路とを結ぶ電源ラインに過電流が流れたときに当該電源ラインをオフすると共に、このオフ状態から元のオン状態に自動的に復帰する自動復帰機能を備えた、過電流保護回路に関する。

この種の過電流保護回路として、従来、例えば特許文献１に開示されたものがある。この従来技術によれば、電源回路としての駆動用電源と、負荷回路としての外部電装機器とが、リレー（機械式リレー）を介して接続されている。併せて、外部電装機器の異常発熱を検出するための抵抗可変素子と、この抵抗可変素子に直列接続されたバイアス電圧調整抵抗とが、設けられている。そして、これら抵抗可変素子とバイアス電圧調整抵抗とによって、バイアス用電源からの印加電圧が分圧され、分圧されたバイアス電圧に基づいて、リレーが開閉（オン／オフ）される。

具体的には、外部電装機器が正常なときに、つまり異常発熱していないときに、リレーが閉成（オン）されるように、換言すればバイアス電圧がそのような電圧値となるように、抵抗可変素子およびバイアス電圧調整抵抗が適宜選択される。従って、外部電装機器が正常なときは、駆動用電源からリレーを介して当該外部電装機器に定格の電源電流が供給される。一方、外部電装機器に何らかの異常が生じると、電源電流が過大になり、いわゆる過電流が流れる。すると、この過電流によって、外部電装機器が異常発熱し、これに伴い、抵抗可変素子の抵抗値が変化する。そして、このように抵抗可変素子の抵抗値が変化することによって、バイアス電圧が変化し、リレーが開成（オフ）される。これにより、駆動用電源から外部電装機器への電源電流の供給が停止され、過電流が消失する。そして、暫くの時間が経過して、外部電装機器の異常発熱が治まると、抵抗可変素子の抵抗値が元に戻り、ひいてはバイアス電圧もまた元の電圧値に戻る。これにより、再びリレーが閉成されて、元の状態に復帰する。

なお、元の状態に復帰した時点で、例えば外部電装機器の異常が解消されている場合には、リレーの閉成動作は維持される。一方、外部電装機器の異常が未だ解消されていない場合には、当該外部電装機器に再び過電流が流れるので、リレーもまた再び開成される。そして、このリレーが再び開成されるという動作は、外部電装機器の異常が解消されるまで、繰り返される。

特開２００３−１８９４６０号公報

ところで、上述の従来技術では、駆動用電源と外部電装機器との間を開閉する手段として機械式リレーを採用しているが、機械式リレーは、接点やバネ等の機械的要素を含むため、その分、外形的に大きい。しかも、この機械的要素を駆動するべく、比較的に大きな電力が必要となる。従って、このような機械式リレーを採用する従来技術は、例えば低消費電力や小型化が要求される用途には、極めて不適当である。

併せて、従来技術では、外部電装機器に過電流が流れることによる当該外部電装機器の異常発熱を検出し、その検出結果に基づいてリレーを開閉することとしているが、外部電装機器に過電流が流れてから当該外部電装機器が異常発熱するまでには、つまり過電流が異常発熱に変換されるまでには、比較的に長い時間が掛かる。しかも、異常発熱を検出する手段として抵抗可変素子を採用しているが、この抵抗可変素子に当該異常発熱による熱が伝導するのにも、つまり異常発熱が抵抗値に変換されるのにも、時間が掛かる。このため、従来技術では、過電流が流れてから当該過電流を遮断するべく実際にリレーが開成されるまでの間に相当の時間が掛かる、つまり応答性が悪い、という問題がある。

そこで、この発明は、従来よりも応答性が良く、しかも低消費電力および小型化を実現することができる過電流保護回路を提供することを、目的とする。

上述の目的を達成するために、この発明の過電流保護回路は、電源回路と負荷回路とを結ぶ電源ライン中に設けられ当該電源ラインをオン／オフする半導体スイッチ手段と、同電源ライン中に設けられ電源回路から負荷回路に供給される電流を検出する電流検出手段と、この電流検出手段による電流検出値に基づいて半導体スイッチ手段を制御する制御手段と、を具備するものである。具体的には、制御手段は、電流検出手段による電流検出値が閾値以下になるごとに電源ラインをオンし、当該電流検出値が閾値を超えるごとに当該閾値を越えた時点から第１期間にわたって電源ラインをオフするように、半導体スイッチ手段を制御する、というものである。

なお、ここで言う閾値とは、電源回路から電源ラインを介して負荷回路に供給される電流が過大であるか否か、つまり負荷回路に過電流が流れているか否か、を電流検出手段による電流検出値に基づいて判定するための基準となる値を言う。

即ち、この発明においては、電源回路が起動されると、まず、電流検出手段が、当該電源回路から電源ラインを介して負荷回路に供給される電流を検出する。この電源回路の起動直後は、当該電流が次第に増大するいわゆる過渡状態にあるので、電流検出手段による電流検出値は閾値以下となる。従って、制御手段は、電源ラインをオンするように半導体スイッチ手段を制御する。ここで、例えば、負荷回路が正常である、とする。この場合、電源回路から負荷回路に対し定格の電流が供給され、つまり電流検出手段による電流検出値が閾値以下となる状態が維持される。従って、半導体スイッチ手段による電源ラインのオン状態もまた維持される。一方、負荷回路に短絡等の何らかの異常が生じると、電源回路から当該負荷回路に供給される電流が過大となり、つまり過電流が流れる。すると、電流検出手段による電流検出値が、閾値を超える。これに応答して、制御手段は、当該電流検出値が閾値を超えた時点から所定の第１期間にわたって電源ラインをオフするように、半導体スイッチ手段を制御する。これにより、当該第１期間にわたって、電源回路から負荷回路への電流の供給が停止され、過電流が遮断される。そして、第１期間が経過すると、電源ラインが再びオンされ、元の状態に復帰する。

なお、元の状態に復帰した時点で、例えば負荷回路の異常が解消されている場合は、半導体スイッチ手段による電源ラインのオン状態が維持される。一方、負荷回路の異常が未だ解消されていない場合には、再び過電流が流れるので、電源ラインもまた再び第１期間にわたってオフされる。そして、この電源ラインが再びオフされるという動作は、負荷回路の異常が解消されるまで、繰り返される。

さらに、電源回路が起動されたときに既に負荷回路に異常が生じている場合には、一旦、電源ラインがオンされた後、直ぐに第１期間にわたって当該電源ラインがオフされる。そして、この動作は、負荷回路の異常が解消されるまで、繰り返される。

なお、この発明において、制御手段は、電流検出手段による電流検出値が閾値を超え、かつ当該閾値を超えた時点から第２期間が経過したことを条件に、当該第２期間が経過した時点から上述の第１期間にわたって電源ラインをオフするように半導体スイッチ手段を制御するものとしてもよい。このようにすれば、例えば負荷回路に異常が生じていないにも拘らず何らかの理由により電流検出手段による電流検出値が瞬間的に（詳しくは第２期間よりも短い期間にわたって）閾値を超えたとしても、電源ラインはオフされず、いわゆる誤動作が防止される。

この場合、第２期間、つまり電流検出手段による電流検出値が閾値を越えてもなお電源ラインをオンし続ける期間は、第１期間、つまり当該電源ラインをオフし続ける期間、よりも短いのが、望ましい。具体的には、第２期間は、第１期間の数百分の１〜数十分の１とし、併せて数［ｍｓ］程度とするのが、望ましい。これは、第２期間中に半導体スイッチ手段に過電流が流れることによる当該半導体スイッチ手段への熱的ストレスを軽減するためである。

また、この第２期間中に電源回路から負荷回路に流れる電流を制限する制限手段を、さらに設けてもよい。このような制限手段を設けることによって、半導体スイッチ手段への熱的ストレスをさらに軽減することができる。

そしてさらに、半導体スイッチ手段が発熱するに連れて閾値を下げるように、当該閾値を変更する閾値変更手段を、設けてもよい。このようにすれば、半導体スイッチ手段が発熱するほど、電流検出手段による電流検出値が閾値を超え易くなり、つまり電源ラインがオフし易くなる。これによって、半導体スイッチ手段への熱的ストレスがより一層軽減される。

この発明における半導体スイッチ手段としては、例えば電界効果トランジスタ（以下、ＦＥＴ（Field
Effect Transistor）と言う。）が好適である。即ち、ＦＥＴは、いわゆる高入力インピーダンス素子であるので、このようなＦＥＴを半導体スイッチ手段として採用することによって、当該半導体スイッチ手段を駆動するための電力を低減することができ、ひいては過電流保護回路全体のより一層の低消費電力化を図ることができる。

この発明によれば、電源回路と負荷回路とを結ぶ電源ラインをオン／オフするのに半導体スイッチ手段を採用しているので、機械式リレーを採用するという上述した従来技術に比べて、過電流保護回路全体の低消費電力化および小型化を実現することができる。また、従来技術では、過電流を異常発熱に変換し、さらにこの異常発熱を抵抗値に変換することによって、当該過電流を言わば間接的に検出し、この間接的な検出結果に基づいてリレーを開閉している。これに対して、この発明では、過電流を直接検出し、この直接的な検出結果に基づいて半導体スイッチ手段をオン／オフしている。従って、この発明によれば、過電流が流れてから実際に当該過電流が遮断されるまでの時間を、従来よりも遥かに短縮することができる。つまり、従来よりも応答性が良く、しかも低消費電力かつ小型の過電流保護回路を提供することができる。

この発明の一実施形態について、図１〜図４を参照して説明する。

図１に示すように、この実施形態に係る過電流保護回路１０は、接地電位との間に主電源電圧Ｖｃｃが印加される入力端子１２と、同接地電位との間に負荷回路１００が接続される出力端子１４と、を備えている。そして、これら入力端子１２と出力端子１４とを結ぶ電源ライン１６の途中に、当該電源ライン１６をオン／オフする半導体スイッチ手段としての半導体スイッチ（ＳＷ）回路１８が、設けられている。さらに、電源ライン１６の途中、詳しくは半導体スイッチ回路１８の入力側（図１において左側）には、当該電源ライン１６を流れる電流、つまり負荷回路１００を駆動するための駆動電流Ｉａ、を検出するための電流検出手段としての電流検出回路２０も、設けられている。そして、この電流検出回路２０による電流検出値（以下、この電流検出値についてもＩａという符号を用いて表す。）は、制御手段としての制御回路２２に与えられ、制御回路２２は、当該電流検出値Ｉａに基づいて半導体スイッチ回路１８を制御する。

図２に、過電流保護回路１０の詳細な回路図を示す。同図に示すように、この過電流保護回路１０は、定電圧ダイオード（ツェナダイオード）３０を有している。具体的には、この定電圧ダイオード３０のカソード端子は、上述した入力端子１２に接続されており、アノード端子は、手動スイッチ３２および電流制御用の抵抗器３４を介して接地電位に接続されている。なお、後述するように、この実施形態の過電流保護回路１０は、当該定電圧ダイオード３０の両端子間に発生するツェナ電圧Ｖｚを電源電圧として駆動する。つまり、定電圧ダイオード３０は、過電流保護回路１０を駆動するための専用の電源手段として機能する。

そして、定電圧ダイオード３０のカソード端子側に、後述する維持期間Ｔａを設定するためのコンデンサ３６の一方端子が接続されており、このコンデンサ３６の他方端子は、抵抗器３８を介して定電圧ダイオード３０のアノード端子側に接続されている。さらに、定電圧ダイオード３０のカソード端子側に、一般に知られているシステムリセット用ＩＣ（Integrated Circuit）４０の電圧入力端子（ＶＤＤ）４０ａが、接続されている。

ここで、システムリセット用ＩＣ４０について、少し詳しく説明する。即ち、システムリセット用ＩＣ４０は、一般に、ＣＰＵ（Central Processing Unit）を備えた回路に適用されるものであり、具体的には、電源電圧を常に監視し、電源投入時や電源瞬断時に確実にＣＰＵをリセットするためのものである。より具体的には、システムリセット用ＩＣ４０は、上述の電圧入力端子４０ａの他に、接地端子（ＧＮＤ）４０ｂ，電圧検出出力端子（ＯＵＴ）４０ｃおよび遅延外付けコンデンサ接続端子（ＣＤ）４０ｄを、有している。そして、電圧入力端子４０ａと接地端子４０ｂとの間の電圧Ｖｂを監視し、この電圧Ｖｂが所定のリセット電圧Ｖｒ以下のときは、電圧検出出力端子４０ｃと接地端子４０ｂとを互いに接続し、つまり短絡する。一方、当該電圧Ｖｂがリセット電圧Ｖｒ（厳密にはヒステリシス特性を有する）を超えているときは、電圧検出出力端子４０ｃと接地端子４０ｂとの間を非接続とし、言わば開放する。ただし、電圧Ｖｂがリセット電圧Ｖｒを超えている状態から当該リセット電圧Ｖｒ以下となる状態に遷移するときは、図３に示すように、電圧検出出力端子４０ｃと接地端子４０ｂとの間は即座に短絡されるが、これとは逆のとき、つまり電圧Ｖｂがリセット電圧Ｖｒ以下の状態から当該リセット電圧Ｖｒを越える状態に遷移するときは、当該電圧Ｖｂがリセット電圧Ｖｒを越えた時点から或る遅延期間Ｔｂを経過して初めて、これら両端子４０ｃおよび４０ｂ間が開放される。そして、遅延期間Ｔｂは、遅延外付けコンデンサ接続端子４０ｄと接地端子４０ｂとの間に接続されるコンデンサ４２の容量によって決まる、というものである。

なお、この実施形態においては、遅延期間Ｔｂは、Ｔｂ＝約１００［ｍｓ］に設定されており、換言すればそのような遅延時間Ｔｂとなるようにコンデンサ４２の容量が選択されている。そして、システムリセット用ＩＣ４０の接地端子４０ｂは、上述したコンデンサ３６と抵抗器３８との相互接続点Ｐに接続されている。さらに、電圧検出出力端子４０ｃは、抵抗器４４を介して、ＰＮＰ型トランジスタ４６のベース端子に接続されている。以下、このＰＮＰ型トランジスタ４６を、第１トランジスタと言う。

この第１トランジスタ４６のエミッタ端子は、定電圧ダイオード３０のカソード端子側に接続されている。そして、コレクタ端子は、２つの抵抗器４８および５０を介して、定電圧ダイオード３０のアノード端子側に接続されている。さらに、当該２つの抵抗器４８および５０の相互接続点Ｑは、抵抗器５２を介して、定電圧ダイオード３０のカソード端子側に接続されている。

そして、定電圧ダイオード３０のカソード端子側は、上述とは別のＰＮＰ型トランジスタ５４のエミッタ端子にも接続されている。なお、これ以降、この別のＰＮＰ型トランジスタ５４を、第２トランジスタと言う。この第２トランジスタ５４のコレクタ端子は、抵抗器５６を介して、接続点Ｑに接続されている。また、当該コレクタ端子は、別の抵抗器５８を介して、接続点Ｐにも接続されている。さらに、第２トランジスタ５４のベース端子は、ベース抵抗器６０を介して、半導体スイッチ回路１８を構成するＰチャネルＭＯＳ（Metal-Oxide Semiconductor）型ＦＥＴ６２のソース端子に接続されている。なお、第２トランジスタ５４とＦＥＴ６２とは、図示しない熱伝導手段、例えば銅やアルミニウム等の金属、或いは熱伝導樹脂等、を介して互いに熱結合されている。

さらに、ＦＥＴ６２のソース端子は、抵抗器６４を介して、定電圧ダイオード３０のカソード端子側にも接続されている。ここで、抵抗器６４としては、比較的に抵抗値が小さく、かつ定格電力が大きいもの、詳しくは抵抗値が０．１［Ω］〜１［Ω］程度で、定格電力が０．５［Ｗ］〜２［Ｗ］程度のものが、採用される。そして、ＦＥＴ６２のゲート端子は、接続点Ｑに接続されており、ドレイン端子は、出力端子１４に接続されている。

なお、図２において、第２トランジスタ５４，ベース抵抗器６０および大電力抵抗器６４で構成され部分が、図１における電流検出回路２０に対応する。そして、図２において、これら第２トランジスタ５４，ベース抵抗器６０および大電力抵抗器６４，ならびに入力端子１２，出力端子１４，半導体スイッチ回路１８としてのＦＥＴ６２、を除く残りの部分が、図１における制御回路２２に対応する。

このように構成された過電流保護回路１０は、次のように動作する。

即ち、図２において、手動スイッチ３２がオンされると、まず、システムリセット用ＩＣ４０の電圧入力端子４０ａと接地端子４０ｂとの間に電圧Ｖｂが印加される。そして、この電圧Ｖｂが上述したリセット電圧Ｖｒを越えた時点から遅延期間Ｔｂが経過すると、定電圧ダイオード３０の両端にツェナ電圧Ｖｚが発生する。このように、遅延期間Ｔｂという言わばリセット期間が設けられることによって、手動スイッチ３２がオンされる際のチャタリングが防止される。そして、ツェナ電圧Ｖｚは、定電圧ダイオード３０の両端間に直列に接続されている２つの抵抗器５２および５０によって分圧される。これにより、当該２つの抵抗器５２および５０の相互接続点Ｑに、これら２つの抵抗器５２および５０による分圧比率に応じた電圧Ｖｑが、発生する。なお、抵抗器５２の抵抗値は抵抗器５０の抵抗値の数十倍、例えば約２０倍、とされている。つまり、これら２つの抵抗器５２および５０による分圧比率（抵抗器５２の抵抗値：抵抗器５０の抵抗値）は、約２０：１とされている。そして、このような分圧比率に応じた電圧Ｖｑが発生することによって、ＦＥＴ６２のゲート端子−ソース端子間に当該ＦＥＴ６２をオンさせるのに十分な電圧Ｖｇｓが印加される。この結果、ＦＥＴ６２がオンし、つまり当該ＦＥＴ６２のソース端子−ドレイン端子間が導通状態となる。

ここで、例えば負荷回路１００が正常である、とする。この場合、入力端子１２→大電力抵抗器６４→ＦＥＴ６２のソース端子−ドレイン端子間→出力端子１４→負荷回路１００という経路で、当該負荷回路１００に定格の駆動電流Ｉａが供給される。そして、この定格の駆動電流Ｉａが供給されることによって、負荷回路１００が駆動する。

また、このとき、大電力抵抗器６４に駆動電流Ｉａが流れることによって、この駆動電流Ｉａに応じた電圧Ｖａが、当該大電力抵抗器６４の両端間に発生する。そして、この電圧（つまり電圧降下）Ｖａが発生することによって、第２トランジスタ５４のベース端子−エミッタ端子間に、当該電圧Ｖａに応じた電圧、換言すれば駆動電流Ｉａに応じた電圧Ｖｂｅ、が発生する。なお、定格の駆動電流Ｉａが流れているときには、この第２トランジスタ５４のベース端子−エミッタ端子間電圧Ｖｂｅは、当該第２トランジスタ６４をオンさせるのに必要な電圧閾値Ｖｆよりも、十分に低い。言い換えれば、そのような関係が成立するように、定格の駆動電流Ｉａに対して大電力抵抗器６４の抵抗値が選定されている。

併せて、定電圧ダイオード３０の両端間には、抵抗器５２，５６，５８および３８が直列に接続された状態にある。従って、この直列回路の途中にある接続点Ｐに、抵抗器５２，５６および５８の合計抵抗値と、抵抗器３８の抵抗値と、の比率に応じた電圧Ｖｐが、発生する。なお、抵抗器５２，５６および５８の合計抵抗値は、抵抗器３８の抵抗値の数十倍、例えば約８０倍とされている。そして、この比率に応じた電圧Ｖｐが発生しているときは、上述したシステムリセット用ＩＣ４０の電圧入力端子４０ａと接地端子４０ｂとの間の電圧Ｖｄは、リセット電圧Ｖｒよりも高くなる。よって、当該システムリセット用ＩＣ４０の電圧検出出力端子４０ｃと接地端子４０ｂとの間は開放された状態にある。

次いで、負荷回路１００に短絡等の何らかの異常が生じ、これによって、駆動電流Ｉａが過大となり、つまり過電流が流れる、とする。厳密に言うと、駆動電流Ｉａが所定の電流閾値Ｉｂを越える、とする。すると、第２トランジスタ５４のベース端子−エミッタ端子間電圧Ｖａが、上述した電圧閾値Ｖｆ以上となり、これによって当該第２トランジスタ５４がオンし、つまりエミッタ端子−コレクタ端子間が導通する。この結果、定電圧ダイオード３０の両端間に、第２トランジスタのエミッタ端子−コレクタ端子間を介して、抵抗器５６および５０が直列に接続されることになる。なお、抵抗器５６の抵抗値は、抵抗器５０の抵抗値よりも小さく、例えば当該抵抗器５０の抵抗値の約半分である。言い換えれば、抵抗器５６の抵抗値は、第２トランジスタ５４がオンすることによってこれと並列に接続されることになった上述の抵抗器５２の抵抗値に比べて遥かに小さく、例えば当該抵抗器５２の抵抗値の約４０分の１である。従って、これらの抵抗器５６，５０および５２の相互接続点Ｑにおける電圧Ｖｑは、第２トランジスタ５４がオンする前（つまり負荷回路１００が正常なとき）よりも高くなる。そして、このように接続点Ｑにおける電圧Ｖｑが高くなることによって、ＦＥＴ６２のゲート端子−ソース端子間電圧Ｖｇｓが低くなり、当該ＦＥＴ６２のソース端子−ドレイン端子間を流れる駆動電流Ｉａが或る電流値、詳しくはＦＥＴ６２が破壊しない程度の電流値Ｉｃ、に制限される。言い換えれば、駆動電流Ｉａが当該電流値Ｉｃに制限されるように、抵抗器５６の抵抗値が選定されている。

また、第２トランジスタ５４がオンすることによって、定電圧ダイオード３０の両端間に、当該第２トランジスタ５４のエミッタ端子−コレクタ端子間を介して、抵抗器５８および３８が直列に接続される。なお、抵抗器５８の抵抗値は、抵抗器３８の抵抗値よりも小さく、例えば当該抵抗器３８の抵抗値の数分の１である。言い換えれば、抵抗器５８の抵抗値は、第２トランジスタ５４がオンする前にこれと直列に接続されていた抵抗器５２および５６の合計抵抗値に比べて遥かに小さく、例えば当該合計抵抗値の約４００分の１である。従って、第２トランジスタ５４がオンすることによって、定電圧ダイオード３０の両端間に直列に接続されている抵抗器５２，５６，５８および３８のうち抵抗器５２および５６が言わばバイパスされた形となり、この結果、抵抗器５８および３８間の接続点Ｐにおける電圧Ｖｐが、当該第２トランジスタ５４がオンする前よりも高くなる。そして、このように接続点Ｐにおける電圧Ｖｐが高くなることによって、システムリセット用ＩＣ４０の電圧入力端子４０ａと接地端子４０ｂとの間の電圧Ｖｄが低くなり、リセット電圧Ｖｒ以下となる。これにより、システムリセット用ＩＣ４０の電圧検出出力端子４０ｃと接地端子４０ｂとが短絡される。

このようにシステムリセット用ＩＣ４０の電圧検出出力端子４０ｃと接地端子４０ｂとが短絡されると、当該電圧検出出力端子４０ｃに抵抗器４４を介してベース端子が接続されている第１トランジスタ４６がオンし、つまり当該第１トランジスタ４６のエミッタ端子−コレクタ端子間が導通する。これにより、定電圧ダイオード３０の両端間に、当該第１トランジスタ４６のエミッタ端子−コレクタ端子間を介して、抵抗器４８および５０が直列に接続される。なお、抵抗器４８の抵抗値は、抵抗器５０の抵抗値よりも小さく、例えば当該抵抗器５０の抵抗値の十分の１である。言い換えれば、抵抗器４８の抵抗値は、第１トランジスタ４６がオンする直前に抵抗器５０と直列に接続されていた抵抗器５６の抵抗値よりもさらに小さく、詳しくは当該抵抗器５６の抵抗値の約５分の１である。従って、この抵抗器４８および５０の相互接続点Ｑにおける電圧Ｖｑは、第１トランジスタ４６がオンする直前よりもさらに高くなる。そして、このように接続点Ｑにおける電圧Ｖｑがさらに高くなることによって、ＦＥＴ６２のゲート端子−ソース端子間電圧Ｖｇｓがさらに低くなり、この結果、当該ＦＥＴ６２が完全にオフされ、つまりソース端子−ドレイン端子間が非道通となる。これにより、負荷回路１００への駆動電流Ｉａの供給が停止され、過電流が遮断される。

なお、上述したように、第２トランジスタ５４がオンすることによって、接続点Ｐにおける電圧Ｖｐが上昇するが、当該第２トランジスタ５４がオンしてから接続点Ｐにおける電圧Ｖｐが上昇するまでには、詳しくは第２トランジスタ５４がオンしてからシステムリセット用ＩＣ４０の電圧検出出力端子４０ｃと接地端子４０ｂとが短絡されるまでには、接続点Ｐに接続されているコンデンサ３６の容量と抵抗器５８の抵抗値とによる時定数に応じた時間Ｔａが掛かる。つまり、駆動電流Ｉａが上述した電流閾値Ｉｂを超えたとしても、なお時間Ｔａにわたって、当該駆動電流（即ち過電流）Ｉａが負荷回路１００に供給され続ける。そして、この時間Ｔａ、言わば負荷回路１００への駆動電流Ｉａの供給状態が維持される維持期間Ｔａ、が経過して初めて、システムリセット用ＩＣ４０の電圧検出出力端子４０ｃと接地端子４０ｂとが短絡され、ひいてはＦＥＴ６２がオフされる。

このようにＦＥＴ６２がオフされる状態は、上述した遅延期間Ｔｂにわたって維持される。具体的には、ＦＥＴ６２がオフされることによって、負荷回路１００への駆動電流Ｉａの供給が停止されるので、大電力抵抗器６４の両端間の電圧Ｖａは略ゼロとなる。そして、この電圧Ｖａが略ゼロになることに伴い、第２トランジスタ５４のベース端子−エミッタ端子間電圧Ｖｂｅが電圧閾値Ｖｆよりも低くなり、これによって当該第２トランジスタ５４がオフされる。さらに、この第２トランジスタ５４がオフされることによって、接続点Ｐにおける電圧Ｖｐが下がる。そして、コンデンサ３６の容量と抵抗器３８の抵抗値とによる時定数に応じた一定時間の経過後、システムリセット用ＩＣ４０の電圧入力端子４０ａと接地端子４０ｂとの間の電圧Ｖｂがリセット電圧Ｖｒを超え、この電圧Ｖｂがリセット電圧Ｖｒを超えた時点から遅延期間Ｔｂが経過すると、システムリセット用ＩＣ４０の電圧検出出力端子４０ｃと接地端子４０ｂとが開放される。これにより、第１トランジスタ４６がオフされ、接続点Ｑにおける電圧Ｖｑが、抵抗器５２および５０による分圧比率に応じた値となる。この結果、ＦＥＴ６２がオンし、元の状態に復帰する。

なお、元の状態に復帰した時点で、例えば負荷回路１００の異常が解消されている場合には、ＦＥＴ６２のオン状態が維持される。一方、負荷回路１００の異常が未だ解消されていない場合には、再び過電流が流れるので、上述した要領でＦＥＴ６２が再びオフされる。そして、このＦＥＴ６２が再びオフされるという動作は、負荷回路１００の異常が解消されるまで、繰り返される。つまり、図４に示すように、ＦＥＴ６２がオン状態となる（厳密には駆動電流Ｉａが電流閾値Ｉｂを超える）維持期間Ｔａと、当該ＦＥＴ６２がオフ状態となる遅延期間Ｔｂとが、交互に繰り返される。

ただし、このように維持期間Ｔａと遅延期間Ｔｂが交互に繰り返されることによって、換言すれば維持期間ＴａというＦＥＴ６２に過電流が流れる期間が遅延期間Ｔｂという周期で到来することによって、当該ＦＥＴ６２は、徐々に発熱する。従って、この維持期間Ｔａ中に過電流が流れることによるＦＥＴ６２への熱的ストレスを軽減するべく、当該維持期間Ｔａは、遅延期間Ｔｂ（＝１００［ｍｓ］）に比べて遥かに短く、例えばＴａ＝１［ｍｓ］とされている。また、上述の如く、維持期間Ｔａにおいては、駆動電流Ｉａが或る電流値Ｉｃに制限されるので、当該熱的ストレスがさらに軽減される。

さらに、上述したように、ＦＥＴ６２と第２トランジスタ５４とは、互いに熱結合されている。従って、ＦＥＴ６２が発熱すると、これに伴い、第２トランジスタ５４の温度も上昇する。ここで、第２トランジスタ５４として、温度上昇するに従って上述した電圧閾値Ｖｆが低下するような特性を持つものを採用する、とする。例えば、シリコン製のトランジスタの場合、電圧閾値ＶｆはＶｆ＝約０．６［Ｖ］であるが、温度上昇するに従って当該電圧閾値Ｖｆが徐々に低下するものを、当該第２トランジスタ５４として採用する。このようにすれば、ＦＥＴ６２が発熱するに連れて、第２トランジスタ５４の電圧閾値Ｖｆが下がり、当該第２トランジスタ５４がオンし易くなる。そして、このように第２トランジスタ５４がオンし易くなることで、ＦＥＴ６２がオフし易くなり、当該ＦＥＴ６２に掛かる熱的ストレスがより一層軽減される。

以上のように、この実施形態によれば、負荷回路１００に過電流が流れたときにこれを遮断する手段としてＦＥＴ６２を採用しているので、機械式リレーを採用するという上述した従来技術に比べて、過電流保護回路１０全体の小型化を実現することができる。しかも、ＦＥＴ６２は、高入力インピーダンス素子であるので、当該ＦＥＴ６２を駆動するための電力を含め、過電流保護回路１０全体の低消費電力化を図ることもできる。さらに、この実施形態では、負荷回路１００に流れる駆動電力Ｉａを検出し、この検出結果に基づいてＦＥＴ６２をオン／オフしているので、過電流→異常発熱→抵抗値という変換過程を経てリレーを開閉するという従来技術に比べて、過電流が流れてから当該過電流が遮断されるまでの時間が遥かに短く、つまり応答性が良い。即ち、この実施形態によれば、応答性が良く、しかも低消費電力および小型の過電流保護回路１０を提供することができる。

なお、この実施形態においては、半導体スイッチ回路１８として、ＰチャネルＭＯＳ型ＦＥＴ６２を採用したが、これに限らない。即ち、ＮチャネルＭＯＳ型ＦＥＴを採用してもよいし、ジャンクション型ＦＥＴを採用してもよい。また、バイポーラトランジスタ等の他の半導体スイッチ素子を採用してもよい。

そして、半導体スイッチ回路１８の入力側に電流検出回路２０を設けたが、半導体スイッチ回路１８の出力側に当該電流検出回路２０を設けてもよい。

また、特に、図２に示した回路構成は、この発明を実現するための一例であり、この発明を限定するものではない。例えば、システムリセット用ＩＣ４０に代えて、別の回路素子も用いてもよいし、第１トランジスタ４６および第２トランジスタ５４として、ＮＰＮ型のものを用いてもよい。そして、手動スイッチ３２に代えて、例えばフォトカプラ等のいわゆる光スイッチ手段を採用してもよい。さらに、定電圧ダイオード３０に代えて、３端子レギュレータ等の他の定電圧素子を採用してもよいし、主電源電圧Ｖｃｃをそのまま過電流保護回路１０の電源電圧として用いてもよい。なお、図２においては、実際には、ノイズ対策用のバイパスコンデンサ等の構成要素も設けられるが、これら本願発明に直接関係しない構成要素については、それらの記載を省略している。

そしてさらに、この実施形態では、入力端子１２と出力端子１４とを結ぶ電源ライン１６をオン／オフする、いわゆるハイ（Ｈｉｇｈ）側をオン／オフする場合について説明したが、これとは反対に、接地電位側をオン／オフする、つまりロー（Ｌｏｗ）側をオン／オフするようにしてもよい。この場合、例えば図２の構成から、第１トランジスタ４６と、これに接続されている２つの抵抗器４４および４８とを排除することができ、過電流保護回路１０全体の構成がさらに簡素化される。

なお、実施形態で説明した過電流保護回路１０は、例えば通信機器や計測機器等の各種電子機器に適用することができる。

この発明の一実施形態の概略構成を示すブロック図である。 同実施形態の詳細な構成を示す電気回路図である。 図２におけるリセットＩＣの基本的な動作を示す図解図である。 同実施形態の動作を説明するための図解図である。

符号の説明

１０ 過電流保護回路
１２ 入力端子
１４ 出力端子
１６ 電源ライン
１８ 半導体スイッチ回路
２０ 電流検出回路
２２ 制御回路
１００ 負荷回路

Claims (6)

1. 電源回路と負荷回路とを結ぶ電源ライン中に設けられ該電源ラインをオン／オフする半導体スイッチ手段と、
   上記電源ライン中に設けられ上記電源回路から上記負荷回路に供給される電流を検出する電流検出手段と、
   上記電流検出手段による電流検出値が閾値以下になるごとに上記電源ラインをオンし、該電流検出値が該閾値を超えるごとに該閾値を越えた時点から第１期間にわたって該電源ラインをオフするように、上記半導体スイッチ手段を制御する制御手段と、
   を具備する、過電流保護回路。
2. 上記制御手段は上記電流検出値が上記閾値を超えたことに加え該閾値を越えた時点から第２期間が経過したことを条件に該第２期間が経過した時点から上記第１期間にわたって上記電源ラインをオフするように上記半導体スイッチ手段を制御する、請求項１に記載の過電流保護回路。
3. 上記第１期間は上記第２期間よりも長い、請求項２に記載の過電流保護回路。
4. 上記第２期間における上記電流を制限する制限手段をさらに備える、請求項２または３に記載の過電流保護回路。
5. 上記半導体スイッチ手段が発熱するに連れて上記閾値を下げる閾値変更手段をさらに備える、請求項１ないし４のいずれかに記載の過電流保護回路。
6. 上記半導体スイッチ手段は電界効果トランジスタである、請求項１ないし５のいずれかに記載の過電流保護回路。

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