JP2008064547A - 光学式エンコーダ - Google Patents

Abstract

【課題】受光量の変動に対する動作精度の劣化を回避できると共に特性ばらつきが少なく、高精度かつ安定した動作を達成できる光学式エンコーダを提供する。
【解決手段】この光学式エンコーダは、信号処理回路としての減算器１１〜１４と、演算処理部としての加算器２１〜２４と、ＡＤ変換部としてのコンパレータ３１〜３４と、排他的論理和回路４１,４２と、デジタル信号部としての出力回路５１,５２とを備える。互いに位相が１８０°異なる２つの信号Ａ１＋とＡ１−は減算器１１に入力される。信号Ａ１＋とＡ１−が入力される減算器１１が、抵抗値が可変な調整抵抗Ｒ１１を有する。調整抵抗Ｒ１１の抵抗値を調整することで、信号{(Ａ１＋)−(Ａ１−)}と信号{(Ａ１−)−(Ａ１＋)}のＤＣオフセットを低減することができる。
【選択図】図１Ａ

Description

この発明は、受光素子を用いて移動体の位置,移動速度,移動方向等を検出する光学式エンコーダに関し、一例として、複写機、プリンターなどの印刷機器、ＦＡ機器等に用いると好適である光学式エンコーダに関する。

従来、光学式エンコーダでは、発光素子に直列に接続される抵抗を抵抗値を調整可能であるものとして直流バイアス電圧を設定して光電流を調整可能にすることで、信号処理回路のスレッシュレベルのばらつきを抑えるようにしていた(特開平８−６８６６６号公報(特許文献１)参照)。

しかし、例えば、この光学式エンコーダを、インクジェットプリンタ等に用いる場合、インクミスト等により移動体が汚れると、受光量が低下してしまい、ＳＮ比が低下し、動作精度が悪化する。一方、受光量の低下を補うために、信号の増幅率を大きくすると、信号のデューティ比にばらつきが生じてしまう可能性がある。
特開平８−６８６６６号公報 特開昭６１−０６１４５７号公報 特開２００１−２１５５５０号公報

そこで、この発明の課題は、受光量の変動に対する動作精度の劣化を回避できると共に特性ばらつきが少なく、高精度かつ安定した動作を達成できる光学式エンコーダを提供することにある。

上記課題を解決するため、この発明の光学式エンコーダは、発光素子と、
上記発光素子からの光が到達し得る領域に一方向に並べて配置されている複数の受光素子と、
上記受光素子に対応する所定の位置を通過するときに上記光が上記受光素子に入射する状態にする光オン部および上記受光素子に対応する所定の位置を通過するときに上記光が上記受光素子に入射しない状態にする光オフ部を有すると共に上記一方向に移動するときに上記光オン部と光オフ部が上記所定の位置を交互に通過する移動体と、
上記複数の受光素子が出力する信号が入力されると共に入力された複数の上記信号から得られる複数の信号のうちの互いに位相が１８０°異なる２つの信号を比較する比較回路を含む信号処理部とを備え、
さらに、上記比較回路の出力信号の電位もしくは上記比較回路の出力信号から得られる信号の電位を調整する調整抵抗を有することを特徴としている。

この発明によれば、信号処理部は、比較回路によって、受光素子から得られる信号のうちの互いに位相が１８０°異なる２つの信号を比較することで、受光素子から得られる信号を増幅することが可能となる。すなわち、微小な受光電流による受光信号の増幅が可能となる。

ここで、上記増幅した信号は、発光素子から受光素子までの光学系、および受光素子からの信号を処理する回路系のオフセットの影響によって、移動体の光オン部と光オフ部に対応するデューティ比にばらつきが生じてしまう可能性がある。

そこで、この発明では、上記調整抵抗によって、取り扱いの難しい微小な受光電流ではなく、比較回路の出力信号の電位もしくは上記比較回路の出力信号から得られる信号の電位を調整することで、上記オフセットの影響を低減することが可能となる。これにより、出力信号のデューティ比のばらつきを低減でき、高精度かつ安定したエンコーダ動作を達成できる。

なお、上記調整抵抗の抵抗値を調整する方法の一例として、ツェナーザップトリミングが挙げられる。ツェナーザップトリミングでは、調整抵抗の一部を複数の抵抗部に分割し、この抵抗部と並列にツェナーダイオードを取り付けておく。このツェナーダイオードに、電流パルスを与えることで破壊して短絡状態にすることで、調整抵抗の抵抗値を調整する。なお、この調整抵抗の端にはパッドが必要となるので、上記信号処理部のうち、上記受光素子からの受光電流を増幅する増幅部に上記調整抵抗を設置することが望ましい。すなわち、増幅部の後段の演算処理部等では処理する信号の個数が増えるので、後段の演算処理部等に調整抵抗を設置する場合には、必要なパッド数が増えるからである。

また、一実施形態の光学式エンコーダは、上記信号処理部として、ｎ個(ｎは２以上の整数)の信号処理回路を備え、さらに、上記ｎ個の信号処理回路からのｎ個の出力信号が入力されると共に上記ｎ個の出力信号を演算する演算処理部を備え、上記演算処理部が上記調整抵抗を有する。

この実施形態の光学式エンコーダでは、上記演算処理部が、抵抗値を調整可能な調整抵抗を有する。したがって、上記演算処理部でもって、アナログ信号を演算処理する場合に、変動する振幅値や波形の調整が可能となり、高精度な信号処理をする際に有益である。

また、一実施形態の光学式エンコーダは、上記信号処理部が上記調整抵抗を有する。

この実施形態の光学式エンコーダでは、上記信号処理部が上記調整抵抗を有することで、この信号処理部の後段の演算処理部等が調整抵抗を有する場合に比べて、調整抵抗の個数の低減を図れる。すなわち、信号処理における後段に調整抵抗を設置するよりも、信号処理における前段に調整抵抗を設置する方が、調整抵抗の共通化を図れ、抵抗調整のばらつきを抑えることができると共にコストダウンを図れる。たとえば、発光素子からの光の分布は、一定の勾配を持って分布するので、この光の分布に対応して、調整抵抗を設置することで、調整抵抗の個数削減を図れる。

また、一実施形態の光学式エンコーダは、上記演算処理部の出力信号をＡＤ変換するＡＤ変換部を備え、上記ＡＤ変換部は、デューティー比を調整するための調整抵抗を有する。

この実施形態の光学式エンコーダでは、上記ＡＤ変換部は、上記調整抵抗によって、デューティー比を調整でき、上記光学系,回路系のオフセットの影響を低減することが可能となる。なお、一般に、光学式エンコーダで使用する移動体では、光オン部と光オフ部とを１対１に有するので、信号のデューティ比が５０％であることが望ましい。このため、ＡＤ(アナログ/デジタル)変換部が調整可能な抵抗を有することでデューティ比の調整が可能になることは有益である。

また、一実施形態の光学式エンコーダは、上記演算処理部の出力信号をＡＤ変換するＡＤ変換部を備え、上記ＡＤ変換部は、ヒステリシス幅を調整するための調整抵抗を有する。

この実施形態の光学式エンコーダでは、上記ＡＤ変換部が有する調整抵抗がヒステリシス幅を調整して、デジタル信号がＨレベルからＬレベル、もしくはＬレベルからＨレベルに切り替わるヒステリシス幅を調整することで、デューティ比の調整が可能となる。すなわち、上記光学系,回路系のオフセットが生じた場合に、デジタル信号においてＨ(high)期間もしくはＬ(low)期間のいずれかが長くなることを防いで、デューティ比が理想状態からずれてしまうことを防止できる。

また、一実施形態の光学式エンコーダは、上記演算処理部の出力信号から得られるデジタル信号を処理するデジタル信号部を備え、上記デジタル信号部は、上記デジタル信号の立ち上がり時間または立ち下り時間の少なくとも一方を調整するための調整抵抗または調整容量の少なくとも一方を有する。

この実施形態の光学式エンコーダでは、上記デジタル信号部は、上記調整抵抗または調整容量が、デジタル信号の立ち上がり時間または立ち下り時間の少なくとも一方を調整することで、デジタル信号のデューティ比を調整できデューティ比のばらつきを低減できる。

また、一実施形態の電子機器は、上記光学式エンコーダを備える。

この実施形態の電子機器によれば、受光量が変動した場合にも、動作精度が優れ、かつ、出力信号のばらつきが少ない安定した光学式エンコーダを備えたことで、電子機器の動作精度を向上できる。

この発明の光学式エンコーダによれば、信号処理部は、比較回路によって、受光素子から得られる信号のうちの互いに位相が１８０°異なる２つの信号を比較することで、受光素子から得られる信号を増幅することが可能となる。すなわち、微小な受光電流による受光信号を増幅できる。ここで、上記増幅した信号は、発光素子から受光素子までの光学系、および受光素子からの信号を処理する回路系のオフセットの影響によって、移動体の光オン部と光オフ部に対応するデューティ比にばらつきが生じてしまう可能性がある。そこで、この発明では、上記調整抵抗によって、取り扱いの難しい微小な受光電流ではなく、比較回路の出力信号の電位もしくは上記比較回路の出力信号から得られる信号の電位を調整することで、上記オフセットを低減することが可能となる。これにより、出力信号のデューティ比のばらつきを低減でき、高精度かつ安定したエンコーダ動作を達成できる。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１Ａに、この発明の光学式エンコーダの第１実施形態が備える受光回路の代表的なブロック図を示す。

図１Ａに示すように、上記受光回路は信号処理部を構成し、信号処理回路としての減算器１１〜１４と、演算処理部としての加算器２１〜２４と、ＡＤ変換部としてのコンパレータ３１〜３４と、排他的論理和回路４１,４２と、デジタル信号部としての出力回路５１,５２とを備える。

図１Ａにおいて、Ａ１＋、Ａ２＋、Ａ３＋、Ａ４＋、Ａ１−、Ａ２−、Ａ３−、Ａ４−はそれぞれ受光素子から得られる受光電流による受光信号で、順に４５°ずつ位相が異なる。

図１Ｂに、上記受光信号Ａ１＋、Ａ２＋、Ａ３＋、Ａ４＋、Ａ１−、Ａ２−、Ａ３−、Ａ４−が得られる光学系の一例を示す。図１Ｂに示す一例では、移動体１０１と、図１Ｂにおいて上記移動体１０１の向こう側に配置された受光素子としての信号形成用の８個のフォトダイオード１０３ａ〜１０３ｈと、図１Ｂにおいて上記移動体１０１の手前側に配置された発光素子(図示せず)とを有する。上記移動体１０１は、光オン部としての複数のスリット１０２ａ、１０２ｂ、…を有し、この複数のスリット１０２ａ、１０２ｂ、…は、移動体１０１の移動方向に所定のピッチＰで穿設されており、上記ピッチＰの２分の１の幅を有する。上記スリット１０２ａとスリット１０２ｂとの間は光オフ部をなす。

この光電式エンコーダでは、上記発光素子からの光がスリット１０２ａ,１０２ｂを通過して上記８個のフォトダイオード１０３ａ〜１０３ｈで検出されるようになっている。また、上記発光素子としては、通常１つの素子を用いて光源を１つにしている。一方、受光素子としては、上記ピッチＰの８分の１の幅を有する８個のフォトダイオード１０３ａ〜１０３ｄを有し、移動体１０１の移動方向および移動速度の検出を可能にしている。この８つのフォトダイオード１０３ａ〜１０３ｈは、上記ピッチＰの８分の１の配列ピッチ１/８Ｐでスリット１０２ａ,１０２ｂの配列方向に隣接配置されている。

この光電式エンコーダは、移動体１０１が上記移動方向においていずれかの方向に移動するとき、スリット１０２ａ,１０２ｂを通過して各フォトダイオード１０３ａ〜１０３ｈに照射される光の受光面積の時間変化に応じて、図１Ａに示すように、各フォトダイオード１０３ａ〜１０３ｈに光電流による受光信号Ａ１＋、Ａ１−、Ａ２＋、Ａ２−、Ａ３＋、Ａ３−、Ａ４＋、Ａ４−が形成される。

そして、互いに位相が１８０°異なる２つの信号Ａ１＋とＡ１−は、減算器１１に入力される。また、互いに位相が１８０°異なる２つの信号Ａ３＋とＡ３−は、減算器１２に入力される。また、互いに位相が１８０°異なる２つの信号Ａ２＋とＡ２−は、減算器１３に入力される。また、互いに位相が１８０°異なる２つの信号Ａ４＋とＡ４−は、減算器１４に入力される。後述の如く、減算器１１〜１４は、それぞれ比較回路を有している。

減算器１１では、信号Ａ１＋と信号Ａ１−とを比較演算(減算)して、信号{(Ａ１＋)−(Ａ１−)}を加算器２１と加算器２２に出力する。また、減算器１２では、信号Ａ３＋と信号Ａ３−とを比較演算(減算)して、信号{(Ａ３＋)−(Ａ３−)}を加算器２１に出力し、信号{(Ａ３−)−(Ａ３＋)}を加算器２２に出力する。また、減算器１３では、信号Ａ２＋と信号Ａ２−とを比較演算(減算)して、信号{(Ａ２＋)−(Ａ２−)}を加算器２３と加算器２４に出力する。減算器１４では、信号Ａ４＋と信号Ａ４−とを比較演算(減算)して、信号{(Ａ４＋)−(Ａ４−)}を加算器２３に出力し、信号{(Ａ４−)−(Ａ４＋)}を加算器２４に出力する。

そして、コンパレータ３１は、加算器２１が出力する２つの信号〔{(Ａ１＋)−(Ａ１−)}＋{(Ａ３＋)−(Ａ３−)}〕、〔−{(Ａ１＋)−(Ａ１−)}−{(Ａ３＋)−(Ａ３−)}〕が入力され、この２つの信号に基づいてＡＤ変換を行う。また、コンパレータ３２は、加算器２２が出力する２つの信号〔{(Ａ１＋)−(Ａ１−)}＋{(Ａ３−)−(Ａ３＋)}〕、〔{(Ａ１−)−(Ａ１＋)}＋{(Ａ３＋)−(Ａ３−)}〕が入力され、この２つの信号に基づいてＡＤ変換を行う。

また、コンパレータ３３は、加算器２３が出力する２つの信号〔{(Ａ２＋)−(Ａ２−)}＋{(Ａ４＋)−(Ａ４−)}〕、〔−{(Ａ２＋)−(Ａ２−)}＋{(Ａ４＋)−(Ａ４−)}〕が入力され、この２つの信号に基づいてＡＤ変換を行う。また、コンパレータ３４は、加算器２４が出力する２つの信号〔{(Ａ２＋)−(Ａ２−)}＋{(Ａ４−)−(Ａ４＋)}〕、〔−{(Ａ２＋)−(Ａ２−)}＋{(Ａ４＋)−(Ａ４−)}〕が入力され、この２つの信号に基づいてＡＤ変換を行う。

そして、上記コンパレータ３１,３２の出力信号は排他的論理和回路４１に入力され、この排他的論理和回路４１の出力信号は出力回路５１に入力される。また、コンパレータ３３,３４の出力信号は排他的論理和回路４２に入力され、この排他的論理和回路４２の出力信号は出力回路５２に入力される。そして、出力回路５１、５２では、それぞれ、入力された信号の波形整形が行われ、エンコーダ信号を出力する。

この第１実施形態では、図２に示すように、信号Ａ１＋とＡ１−が入力される減算器１１が、調整抵抗Ｒ１１を有する。この減算器１１では、信号Ａ１＋とＡ１−を、ＰＮＰトランジスタＴｒ１とＰＮＰトランジスタＴｒ２で電流増幅率Ｈfeで増幅して得られる電流を２段のダイオードＤ１,Ｄ２とＤ３,Ｄ４で対数圧縮した２つの信号を、比較回路としての差動増幅器Ｑ１に入力する。この差動増幅器Ｑ１の出力抵抗Ｒ１１とＲ１２のうちの出力抵抗Ｒ１１を抵抗値が可変な調整抵抗Ｒ１１としている。この差動増幅器Ｑ１の第１の出力端子Ｔ１１からは信号{(Ａ１＋)−(Ａ１−)}を出力し、第２の出力端子Ｔ１２からは信号{(Ａ１−)−(Ａ１＋)}を出力する。ここで、上記調整抵抗Ｒ１１の抵抗値を調整することで、信号{(Ａ１＋)−(Ａ１−)}と信号{(Ａ１−)−(Ａ１＋)}のＤＣオフセットを低減することができる。これにより、移動体１０１の汚れなどによるＳＮ低下で信号振幅が低下した場合でも、上記２つの信号のオフセットが低減されているので、信号成分として後段回路に出力することが可能となる。

なお、上記第１実施形態では、信号処理回路としての４つの減算器１１〜１４のうちの減算器１１が調整抵抗Ｒ１１を有する場合を説明したが、４つの減算器１１〜１４の基本的な回路構成は同様であり、減算器１２が調整抵抗を有してもよく、減算器１１と１２の両方が調整抵抗を有しても良く、減算器１３,１４の少なくとも一方が調整抵抗を有しても良い。

(第２の実施の形態)
次に、図３Ａ,図３Ｂを参照して、この発明の光学式エンコーダの第２実施形態を説明する。この第２実施形態は、調整抵抗を有していない減算器１１１〜１１４を備えると共に調整抵抗Ｒ３１,Ｒ３４を有する加算器２２１,２２２を備える点が前述の第１実施形態と異なる。よって、この第２実施形態では、前述の第１実施形態と異なる点を主に説明する。なお、図３ＡのＬ１〜Ｌ６は、それぞれ、図３ＢのＭ１〜Ｍ６に接続している。

この第２実施形態では、図３Ａに示すように、第１実施形態の減算器１１,１２に対応する減算器１１１,１１２は調整抵抗を有していない。前述の第１実施形態の減算器１１,１２では抵抗を用いて差動増幅器の出力信号を電圧として取り出していたが、この第２実施形態が有する減算器１１１,１１２は調整抵抗を有していない。また、図３Ａには示していないが、この第２実施形態では、第１実施形態の減算器１３,１４に対応する残りの２つの減算器も上記減算器１１１,１１２と同様の回路構成である。

そして、この第２実施形態では、図３Ａに示す減算器１１１のトランジスタＴｒ３１は、図３Ｂに示す加算器２２１のトランジスタＴｒ４０および加算器２２２のトランジスタＴｒ３６とカレントミラー回路を構成している。また、減算器１１１のトランジスタＴｒ３２は、加算器２２１のトランジスタＴｒ４２および加算器２２２のトランジスタＴｒ３８とカレントミラー回路を構成している。また、減算器１１２のトランジスタＴｒ３３は、加算器２２１のトランジスタＴｒ３９および加算器２２２のトランジスタＴｒ３７とカレントミラー回路を構成している。また、減算器１１２のトランジスタＴｒ３４は、加算器２２１のトランジスタＴｒ４１および加算器２２２のトランジスタＴｒ３５とカレントミラー回路を構成している。

そして、加算器２２１では、トランジスタＴｒ４１,４２で電流を出力し、抵抗Ｒ３１によって電圧変換しており、トランジスタＴｒ３９,４０で電流を出力し、抵抗Ｒ３２によって電圧変換している。また、加算器２２２では、トランジスタＴｒ３７,３８で電流を出力し、抵抗Ｒ３３によって電圧変換しており、トランジスタＴｒ３５,３６で電流を出力し、抵抗Ｒ３４によって電圧変換している。

これにより、加算器２２１は、その出力端子Ｔ３１から信号〔{(Ａ１＋)−(Ａ１−)}＋{(Ａ３＋)−(Ａ３−)}〕を出力し、出力端子Ｔ３２から信号〔−{(Ａ１＋)−(Ａ１−)}−{(Ａ３＋)−(Ａ３−)}〕を出力する。

ここで、加算器２２１は、２つの出力抵抗Ｒ３１とＲ３２のうちの一方の出力抵抗Ｒ３１を抵抗値が可変な調整抵抗としているので、上記２つの信号のオフセットを低減することが可能となる。したがって、ＡＤ変換部としてのコンパレータ３１の出力信号のデューティ比のばらつきを低減でき、高精度かつ安定したエンコーダ動作を達成できる。

また、加算器２２２は、その出力端子Ｔ３３から信号〔−{(Ａ１−)−(Ａ１＋)}−{(Ａ３＋)−(Ａ３−)}〕を出力し、出力端子Ｔ３４から信号〔{(Ａ１−)−(Ａ１＋)}＋{(Ａ３＋)−(Ａ３−)}〕を出力する。ここで、加算器２２２は、２つの出力抵抗Ｒ３３とＲ３４のうちの一方の出力抵抗Ｒ３４を抵抗値が可変な調整抵抗としているので、上記２つの信号のオフセットを低減することが可能となる。したがって、ＡＤ変換部としてのコンパレータ３２の出力信号のデューティ比のばらつきを低減でき、高精度かつ安定したエンコーダ動作を達成できる。

なお、この第２実施形態では、前述の第１実施形態の加算器２３,２４に対応する２つの加算器を有するが、この２つの加算器は、図３Ｂに示す２つの加算器２２１,２２２と同様の回路構成である。

(第３の実施の形態)
次に、図４Ａ,図４Ｂを参照して、この発明の光学式エンコーダの第３実施形態を説明する。この第３実施形態は、図３Ａ,図３Ｂの減算器１１１,減算器１１２および加算器２２１,２２２に替えて、減算器３１１,減算器３１２および加算器３２１,３２２を備える点が、前述の第２実施形態と異なる。よって、この第３実施形態では、前述の第２実施形態と異なる点を主に説明する。なお、図４ＡのＬ１１〜Ｌ１６は、それぞれ、図４ＢのＭ１１〜Ｍ１６に接続されている。

図４Ａに示すように、減算器３１１は、カレントミラー回路のトランジスタＴｒ３１,Ｔｒ３２のエミッタに抵抗Ｒ４１,Ｒ４２が接続され、この抵抗Ｒ４２を抵抗値を調整可能な調整抵抗としている。また、減算器３１２は、カレントミラー回路のトランジスタＴｒ３３,Ｔｒ３４のエミッタに抵抗Ｒ４３,Ｒ４４が接続されている。

一方、図４Ｂに示すように、加算器３２２は、カレントミラー回路のトランジスタＴｒ３５,Ｔｒ３６のエミッタに抵抗Ｒ４５,Ｒ４６が接続され、カレントミラー回路のトランジスタＴｒ３７,Ｔｒ３８のエミッタに抵抗Ｒ４７,Ｒ４８が接続されている。また、加算器３２１は、カレントミラー回路のトランジスタＴｒ３９,Ｔｒ４０のエミッタに抵抗Ｒ４９,Ｒ５０が接続され、カレントミラー回路のトランジスタＴｒ４１,Ｔｒ４２のエミッタに抵抗Ｒ５１,Ｒ５２が接続されている。

この第３実施形態では、減算器３１１,３１２および加算器３２１,３２１のうちの減算器３１１だけが調整抵抗としての抵抗Ｒ４２を有している。すなわち、この第３実施形態では、前述の第２実施形態において加算器２２１,２２２が有した調整抵抗Ｒ３１,Ｒ３４の替わりに、加算器２２１,２２２の前段の減算器３１１が１つの調整抵抗Ｒ４２を有したものである。よって、この第３実施形態によれば、前述の第２実施形態に比べて、調整抵抗の個数を削減できる。

(第４の実施の形態)
次に、図５Ａ,図５Ｂを参照して、この発明の光学式エンコーダの第４実施形態を説明する。この第４実施形態は、図５Ａに示すように、図１ＡのＡＤ変換部としてのコンパレータ３１,３２が、抵抗値を調整可能な調整抵抗Ｒ７１,Ｒ７２を有する点が、前述の第１実施形態と異なる。よって、この第４実施形態では、前述の第１実施形態と異なる点を主に説明する。なお、図５ＡのＳ１,Ｓ２,Ｓ３,Ｓ４は、それぞれ、図５ＢのＷ１,Ｗ２,Ｗ３,Ｗ４に接続されている。

図５Ａに示すように、この第４実施形態では、コンパレータ３１は、このコンパレータ３１の出力部を構成するトランジスタＴｒ７３のエミッタ抵抗を調整抵抗Ｒ７１としている。また、この第４実施形態では、図５Ｂに示すように、コンパレータ３２は、このコンパレータ３２の出力部を構成するトランジスタＴｒ７４のエミッタ抵抗を調整抵抗Ｒ７２としている。

この第４実施形態では、コンパレータ３１,３２の出力部でオン/オフを行うトランジスタＴｒ７３,７４のエミッタ抵抗を調整可能とすることで、オン時間とオフ時間の差を調整でき、デューティ比を理想状態に近づけることができる。

なお、コンパレータ３３,３４もコンパレータ３１,３２と同様に出力部のトランジスタのエミッタ抵抗を調整可能な調整抵抗とすることで、オン時間とオフ時間の差を調整でき、デューティ比を理想状態に近づけることができる。

(第５の実施の形態)
次に、図６Ａ,図６Ｂを参照して、この発明の光学式エンコーダの第５実施形態を説明する。この第５実施形態は、図５Ａ,図５Ｂの調整抵抗Ｒ７１,Ｒ７２に変えて調整抵抗ではない抵抗Ｒ８１,Ｒ８２を有すると共に、図６Ａ,図６Ｂで１点鎖線で囲まれたヒステリシス生成箇所において抵抗値を調整可能な調整抵抗Ｒ９１,Ｒ９２を有する点が、前述の第４実施形態と異なる。なお、図６ＡのＳ１１,Ｓ１２,Ｓ１３,Ｓ１４は、それぞれ、図６ＢのＷ１１,Ｗ１２,Ｗ１３,Ｗ１４に接続されている。

この第５実施形態では、コンパレータ３１，３２のヒステリシス生成箇所の調整抵抗Ｒ９１,Ｒ９２の抵抗値を調整することでトランジスタＴｒ９１,Ｔｒ９２の飽和状態が変動し、ヒステリシス幅を調整できる。これにより、デューティ比を調整でき、光学系,回路系のオフセットが生じた場合に、デジタル信号のデューティ比が理想状態からずれてしまうことを防げる。

なお、コンパレータ３１，３２だけでなくコンパレータ３３，３４のヒステリシス生成箇所において抵抗値を調整可能な調整抵抗とすることでトランジスタの飽和状態が変動し、ヒステリシス幅を調整できる。

(出力回路の一例)
次に、図７を参照して、この発明の光学式エンコーダの第１〜５実施形態におけるデジタル信号を処理するデジタル信号部としての出力回路５１,５２の一例を説明する。この出力回路は、図７に示すように、入力されたデジタル信号を波形整形して出力する回路である。この出力回路では、オン/オフを行うトランジスタＴｒ１０１に調整可能な容量Ｃ１０１,調整可能な抵抗Ｒ１０１を接続している。なお、上記調整可能な容量Ｃ１０１,調整可能な抵抗Ｒ１０１のうちの一方だけを備えてもよい。

これにより、この出力回路は、調整可能容量Ｃ１０１,調整可能抵抗Ｒ１０１によって、デジタル信号の立ち上がり時間ｔｒ,立ち下がり時間ｔｆ時間を調整でき、デジタル信号のデューティ比を調整でき、デューティ比のばらつきを低減できる。

なお、図１の論理演算部である排他的論理演算回路４１,４２において、上記出力回路と同様に、オン/オフを行うトランジスタに調整可能容量や調整可能抵抗を接続してもよい。この場合にも、前述の同様にデジタル信号のデューティ比を調整できる。

なお、上記実施形態の光学式エンコーダを備えた電子機器によれば、受光量が変動した場合にも、動作精度が優れ、かつ、出力信号のばらつきが少ない安定した光学式エンコーダを備えたことで、電子機器の動作精度を向上できる。

この発明の光学式エンコーダの第１実施形態が備える移動体移動周期の倍の分解能を得るための受光回路のブロック図である。 上記第１実施形態の光学系を示す模式図である。 上記第１実施形態が有する減算器の回路図である。 この発明の第２実施形態の光学式エンコーダの減算器の回路図である。 上記第２実施形態の加算器の回路図である。 この発明の第３実施形態の光学式エンコーダの減算器の回路図である。 上記第３実施形態の加算器の回路図である。 この発明の第４実施形態の光学式エンコーダのコンパレータの回路図である。 上記第４実施形態のもう１つのコンパレータの回路図である。 この発明の第５実施形態の光学式エンコーダのコンパレータの回路図である。 上記第５実施形態のもう１つのコンパレータの回路図である。 上記第１〜第５実施形態における出力回路の回路図である。

符号の説明

１１〜１４,１１１,１１２,３１１,３１２ 減算器
２１〜２４,２２１,２２２,３２１,３２２ 加算器
３１〜３４ コンパレータ
４１,４２ 排他的論理輪回路
５１,５２ 出力回路
Ｄ１〜Ｄ４ ダイオード
Ｒ１１,Ｒ３１,Ｒ３４,Ｒ４２,Ｒ７１,Ｒ７２,Ｒ９１,Ｒ９２ 調整抵抗

Claims (7)

1. 発光素子と、
   上記発光素子からの光が到達し得る領域に一方向に並べて配置されている複数の受光素子と、
   上記受光素子に対応する所定の位置を通過するときに上記光が上記受光素子に入射する状態にする光オン部および上記受光素子に対応する所定の位置を通過するときに上記光が上記受光素子に入射しない状態にする光オフ部を有すると共に上記一方向に移動するときに上記光オン部と光オフ部が上記所定の位置を交互に通過する移動体と、
   上記複数の受光素子が出力する信号が入力されると共に入力された複数の上記信号から得られる複数の信号のうちの互いに位相が１８０°異なる２つの信号を比較する比較回路を含む信号処理部とを備え、
   さらに、上記比較回路の出力信号の電位もしくは上記比較回路の出力信号から得られる信号の電位を調整する調整抵抗を有することを特徴とする光学式エンコーダ。
2. 請求項１に記載の光学式エンコーダにおいて、
   上記信号処理部として、ｎ個(ｎは２以上の整数)の信号処理回路を備え、
   さらに、上記ｎ個の信号処理回路からのｎ個の出力信号が入力されると共に上記ｎ個の出力信号を演算する演算処理部を備え、
   上記演算処理部が上記調整抵抗を有することを特徴とする光学式エンコーダ。
3. 請求項１に記載の光学式エンコーダにおいて、
   上記信号処理部が上記調整抵抗を有することを特徴とする光学式エンコーダ。
4. 請求項２に記載の光学式エンコーダにおいて、
   上記演算処理部の出力信号をＡＤ変換するＡＤ変換部を備え、
   上記ＡＤ変換部は、デューティー比を調整するための調整抵抗を有することを特徴とする光学式エンコーダ。
5. 請求項２に記載の光学式エンコーダおいて、
   上記演算処理部の出力信号をＡＤ変換するＡＤ変換部を備え、
   上記ＡＤ変換部は、
   ヒステリシス幅を調整するための調整抵抗を有することを特徴とする光学式エンコーダ。
6. 請求項２に記載の光学式エンコーダにおいて、
   上記演算処理部の出力信号から得られるデジタル信号を処理するデジタル信号部を備え、
   上記デジタル信号部は、
   上記デジタル信号の立ち上がり時間または立ち下り時間の少なくとも一方を調整するための調整抵抗または調整容量の少なくとも一方を有することを特徴とする光学式エンコーダ。
7. 請求項１乃至６のいずれか１つに記載の光学式エンコーダを備えた電子機器。

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