JP2008060452A - テープ回路基板の製造方法、及びテープ回路基板 - Google Patents
テープ回路基板の製造方法、及びテープ回路基板 Download PDFInfo
- Publication number
- JP2008060452A JP2008060452A JP2006237490A JP2006237490A JP2008060452A JP 2008060452 A JP2008060452 A JP 2008060452A JP 2006237490 A JP2006237490 A JP 2006237490A JP 2006237490 A JP2006237490 A JP 2006237490A JP 2008060452 A JP2008060452 A JP 2008060452A
- Authority
- JP
- Japan
- Prior art keywords
- tape
- circuit board
- wiring
- hole
- tape circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/76—Apparatus for connecting with build-up interconnects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
- H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/24998—Reinforcing structures, e.g. ramp-like support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
【解決手段】スルーホールH1が設けられたテープ基板12の一方の面側12aに、導電部11を備えた電子部品13を、スルーホールH1内に導電部11を臨ませるようにして実装する。そして、液滴吐出法を用いて、スルーホールH1内に臨む導電部11に導通する配線を形成する。
【選択図】図2
Description
この構成によれば、テープ基板上に形成される配線を金属バンプに導通させることで、配線と導電部との間に生じる段差を低減することができる。よって、電子部品と配線との間で良好に導通させることができる。
このとき、前記テープ基板の厚みが前記金属バンプの高さに略等しいものを用いるのがより好ましい。
このようにすれば、スルーホール内に配置された金属バンプと、配線を形成するテープ基板面とが略同じになるので、電子部品と配線との間をより良好に導通させることができる。
この構成によれば、スルーホール内に埋設された導電性材料に配線を導通させることで、配線と導電部との間に生じる段差を低減することができる。よって、電子部品と配線との間で良好に導通させることができる。
この構成によれば、スルーホールの内側面に傾斜面を形成しているので、該傾斜面によってテープ基板の上面と電子部品の導電部との間が滑らかに接続されるようになる。よって、傾斜部に沿って引き回された配線は段線が防止されたものとなり、電子部品との間で良好な導通を取ることができる。
このとき、液滴吐出法を用いて、傾斜部構成材料を階段状に積層することで、前記傾斜部を形成するのが好ましい。
このようにすれば、液滴吐出法を用いたプロセスによって傾斜部を形成しているので、製造工程全体をより簡便なものとすることができる。
この構成によれば、スルーホール内に金属バンプが配置されているので、段差が生じている導電部とテープ基板の他方の面との間においても良好な導通を行うことができる。
このようにすれば、スルーホールの内側面に階段状の傾斜面を備えているので、テープ基板の他方の面と導電部との間の段差が滑らかに連続した状態とすることができる。よって、傾斜部に沿って引き回された配線は段線が防止されたものとなるので、これによって電子部品との間で良好な導通をとることができる。
(第一実施形態)
図1は、第一実施形態に係るテープ回路基板の製造方法により得たテープ回路基板10の概略構成を示す図であり、図1(a)は平面構造を示す図であり、図1(b)は断面構造を示す図である。また、図2はテープ回路基板の製造工程を説明する図である。
前記テープ基板12はポリイミドを主体として構成されたもので、耐熱性及び熱収縮性に優れている。そして、テープ基板12に形成されたスルーホールH1は、テープ基板12を貫通するスリット形状から構成されるものである。
次に、上記テープ回路基板10を製造する工程について説明する。
はじめに、スリット状のスルーホールH1(図1(a)参照)が形成されたテープ基板12及び電極パッド11上に金バンプ15を形成したICチップ13を用意する。そして、図2(a)に示すようにスルーホールH1内に金バンプ15を配置させるようにして、ICチップ13をテープ基板12の第一の面12a上に実装する。
そして、テープ基板12の第二の面12bに前記金バンプ15に導通する銀配線14を形成する。本発明では、液滴吐出法(インクジェット法)を用い、図2(b)に示すように液滴吐出ヘッド100から銀配線14を構成する導電性材料Lをテープ基板12上に吐出する。
本実施形態では、前記導電性材料Lとして、例えば直径10nm程度の銀微粒子が有機溶剤に分散した銀微粒子分散液の分散媒をテトラデカンで置換してこれを希釈したものを用いた。なお、銀微粒子の表面には、分散媒に分散させた際の凝縮を防止する目的で、有機物のコーティングを施しておいてもよい。
具体的には、配線パターンLPを形成した後、分散媒の除去のため、必要に応じて乾燥処理を行う。乾燥処理としては、通常のホットプレート、電気炉などによる加熱処理を採用することができる。なお、本実施形態では、ホットプレートを用いて、例えば120℃〜150℃で60分間程度の加熱処理を行った。なお、この加熱処理は窒素雰囲気下で行ってもよく、必ずしも大気中で行う必要はない。
また、スルーホールH1内に配置した金バンプ15によって、前記テープ基板12の第二の面12b上に形成される銀配線14と、該テープ基板12の第一の面12a上に実装されたICチップ13の電極パッド11との間に生じている段差を略無くすことができ、これによって前記銀配線14の段線が防止されたものとなる。本実施形態では、特に金バンプ15の上面15aとテープ基板12の第二の面12bが略同一面上となっているので、銀配線14とICチップ13との間で良好な導通を得ることができる。
次に、本発明の第二実施形態について説明する。図4は、第二実施形態に係るテープ回路基板の製造方法により得たテープ回路基板20の概略構成を示す図であり、図4(a)は平面構造を示す図であり、図4(b)は断面構造を示す図である。また、図5はテープ回路基板の製造工程を説明する図である。なお、上記第一実施形態と同様の構成については、同一符号を付して説明する。
次に、上記テープ回路基板20を製造する工程について説明する。
はじめに、平面視円形状のスルーホールH2(図4(a)参照)が形成されたテープ基板22を用意する。そして、図5(a)に示すようにスルーホールH2内に電極パッド11を臨ませるようにして、ICチップ13をテープ基板22の第一の面22a上に実装する。なお、ICチップ13とテープ基板22との間には図示されない接着層が設けられており、これによってICチップ13をテープ基板22上に良好に保持することができる。
次に、本発明の第三実施形態について説明する。図6は、第三実施形態に係るテープ回路基板の製造方法により得たテープ回路基板30の概略構成を示す図であり、図6(a)は平面構造を示す図であり、図6(b)は断面構造を示す図である。また、図7はテープ回路基板30の製造工程を説明する図である。なお、上記実施形態と同様の構成については、同一符号を付して説明する。
次に、上記テープ回路基板30を製造する工程について説明する。なお、図7(b),(c)は、スルーホールH3の周辺を拡大した図である。
はじめに、平面視スリット状のスルーホールH3(図6(a)参照)が形成されたテープ基板32を用意する。そして、図7(a)に示すようにスルーホールH3内に電極パッド11を臨ませるようにして、ICチップ13をテープ基板32の第一の面32a上に実装する。また、ICチップ13とテープ基板32との間には図示されない接着層が設けられており、これによってICチップ13をテープ基板32上に良好に保持することができる。
Claims (9)
- スルーホールが設けられたテープ基板の一方の面側に、導電部を備えた電子部品を前記スルーホール内に前記導電部を臨ませるようにして実装する工程と、
液滴吐出法を用いて、前記スルーホール内に臨む前記導電部に導通する配線を形成する工程と、を備えたことを特徴とするテープ回路基板の製造方法。 - 前記電子部品を前記テープ基板上に実装する工程では、前記導電部上の金属バンプを前記スルーホール内に配置し、前記配線を形成する工程では、前記金属バンプに接続する配線を形成し、前記金属バンプを介して前記導電部に導通させることを特徴とする請求項1に記載のテープ回路基板の製造方法。
- 前記テープ基板の厚みが前記金属バンプの高さに略等しいものを用いることを特徴とする請求項2に記載のテープ回路基板の製造方法。
- 前記配線を形成する工程において、
前記スルーホール内に導電性材料を埋設し、
前記スルーホール内に埋設された前記導電性材料を介して、前記導電部に導通する前記配線を形成することを特徴とする請求項1に記載のテープ回路基板の製造方法。 - 前記配線を形成する工程において、
前記スルーホールの内側面に傾斜部を形成し、
該傾斜部に沿って前記配線を引き回すことを特徴とする請求項1に記載のテープ回路基板の製造方法。 - 液滴吐出法を用いて、傾斜部構成材料を階段状に積層することで、前記傾斜部を形成することを特徴とする請求項5に記載のテープ回路基板の製造方法。
- スルーホールが形成されたテープ基板と、該テープ基板の一方の面に、前記スルーホール内に導電部を臨ませるように実装された電子部品と、前記スルーホールを介して前記電子部品の導電部に導通し、かつ前記テープ基板の他方の面側まで引き回された配線と、を備えたテープ回路基板であって、
前記配線が液滴吐出法によって形成されてなることを特徴とするテープ回路基板。 - 前記導電部上に金属バンプが設けられており、該金属バンプが前記スルーホール内に配置され、前記配線が前記金属バンプに接続されることを特徴とする請求項7に記載のテープ回路基板。
- 前記スルーホールの内側面に液滴吐出法により形成されてなる階段状の傾斜部が設けられており、該傾斜部に沿って前記配線が形成されることを特徴とする請求項7に記載のテープ回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006237490A JP4760621B2 (ja) | 2006-09-01 | 2006-09-01 | テープ回路基板の製造方法、及びテープ回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006237490A JP4760621B2 (ja) | 2006-09-01 | 2006-09-01 | テープ回路基板の製造方法、及びテープ回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008060452A true JP2008060452A (ja) | 2008-03-13 |
JP4760621B2 JP4760621B2 (ja) | 2011-08-31 |
Family
ID=39242815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006237490A Expired - Fee Related JP4760621B2 (ja) | 2006-09-01 | 2006-09-01 | テープ回路基板の製造方法、及びテープ回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4760621B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2617284C2 (ru) * | 2012-03-01 | 2017-04-24 | Конинклейке Филипс Н.В. | Устройство электронной схемы и способ его изготовления |
JPWO2021176498A1 (ja) * | 2020-03-02 | 2021-09-10 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61124194A (ja) * | 1984-11-20 | 1986-06-11 | 松下電器産業株式会社 | プリント基板 |
JPH0936537A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electric Ind Co Ltd | 電子部品の半田付け方法、半田付け状態の検査方法及び半田付けの補修方法 |
JP2001070865A (ja) * | 1999-09-02 | 2001-03-21 | Dainippon Printing Co Ltd | 配線接続部形成方法 |
JP2002190544A (ja) * | 2000-12-19 | 2002-07-05 | Hitachi Cable Ltd | 配線基板、半導体装置、及びその製造方法 |
WO2003084297A1 (en) * | 2002-03-28 | 2003-10-09 | Shinko Electric Industries Co., Ltd. | Wiring structure and its manufacturing method |
JP2005251910A (ja) * | 2004-03-03 | 2005-09-15 | Seiko Epson Corp | 回路基板とその製造方法、電気光学装置、電子機器 |
-
2006
- 2006-09-01 JP JP2006237490A patent/JP4760621B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61124194A (ja) * | 1984-11-20 | 1986-06-11 | 松下電器産業株式会社 | プリント基板 |
JPH0936537A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electric Ind Co Ltd | 電子部品の半田付け方法、半田付け状態の検査方法及び半田付けの補修方法 |
JP2001070865A (ja) * | 1999-09-02 | 2001-03-21 | Dainippon Printing Co Ltd | 配線接続部形成方法 |
JP2002190544A (ja) * | 2000-12-19 | 2002-07-05 | Hitachi Cable Ltd | 配線基板、半導体装置、及びその製造方法 |
WO2003084297A1 (en) * | 2002-03-28 | 2003-10-09 | Shinko Electric Industries Co., Ltd. | Wiring structure and its manufacturing method |
JP2005251910A (ja) * | 2004-03-03 | 2005-09-15 | Seiko Epson Corp | 回路基板とその製造方法、電気光学装置、電子機器 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2617284C2 (ru) * | 2012-03-01 | 2017-04-24 | Конинклейке Филипс Н.В. | Устройство электронной схемы и способ его изготовления |
JPWO2021176498A1 (ja) * | 2020-03-02 | 2021-09-10 | ||
WO2021176498A1 (ja) * | 2020-03-02 | 2021-09-10 | 株式会社Fuji | 配線形成方法 |
JP7455953B2 (ja) | 2020-03-02 | 2024-03-26 | 株式会社Fuji | 配線形成方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4760621B2 (ja) | 2011-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4356683B2 (ja) | デバイス実装構造とデバイス実装方法、液滴吐出ヘッド及びコネクタ並びに半導体装置 | |
KR100688276B1 (ko) | 마스크, 마스크의 제조 방법, 패턴 형성 방법, 배선 패턴형성 방법 | |
JP4207004B2 (ja) | 半導体装置の製造方法 | |
KR100714820B1 (ko) | 배선 패턴의 형성 방법, 배선 패턴 및 전자 기기 | |
US7754597B2 (en) | Bonding pad fabrication method, method for fabricating a bonding pad and an electronic device, and electronic device | |
JP4613590B2 (ja) | 実装基板及び電子機器 | |
JP4742715B2 (ja) | 配線パターンの形成方法、及び配線基板の製造方法 | |
JP2005005568A (ja) | バンプ構造体およびその製造方法、ならびにicチップと配線基板との実装構造 | |
JP4158755B2 (ja) | 機能膜の製造方法、薄膜トランジスタの製造方法 | |
JP4760621B2 (ja) | テープ回路基板の製造方法、及びテープ回路基板 | |
KR100810674B1 (ko) | 전자 디바이스 및 전자 디바이스의 제조 방법 | |
JP2005057140A (ja) | 多層配線基板とその製造方法 | |
JP2010129752A (ja) | 段差間配線構造及び段差間配線方法 | |
JP2010087208A (ja) | 立体構造物の形成方法、半導体装置の製造方法、および半導体装置 | |
JP2008021843A (ja) | 配線基板の製造方法、多層配線基板の製造方法 | |
JP4479714B2 (ja) | 配線基板の製造方法 | |
JP5110042B2 (ja) | デバイス実装方法 | |
JP2006140270A (ja) | 電子デバイスの実装方法、回路基板、及び電子機器 | |
JP2008016643A (ja) | 多層配線基板の製造方法 | |
JP2006135236A (ja) | 電子デバイスの実装方法、回路基板、及び電子機器 | |
JP2006147645A (ja) | 電子デバイスの実装方法、電子デバイスの実装構造、回路基板、並びに電子機器 | |
JP2007088004A (ja) | 多層回路基板の製造方法、多層回路基板、及び電気光学装置、並びに電子機器 | |
JP2011171627A (ja) | 金属配線板の製造方法 | |
JP4079066B2 (ja) | 半導体装置、回路基板および電気光学装置 | |
JP2007067446A (ja) | バンプ構造体、icチップ、ならびにicチップと配線基板との実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090812 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090813 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110208 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110407 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110408 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110510 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110523 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |