JP2008042266A - 同期化回路、誤データ出力防止方法、プログラム及びコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

【課題】データ記憶回路から出力される記憶データが現在の入力データと異なっていても、誤データを出力することを防止する。
【解決手段】同期化回路１は、一定の周期ごとに入力データＤ１を記憶するデータ記憶回路５と、データ記憶回路５に記憶された入力データＤ１が確定している場合は、その確定したデータを出力し、記憶された入力データＤ１が確定していない場合は、その直前に確定したデータを出力する誤データ出力防止回路２とを備える。
【選択図】図１

Description

本発明は、誤データの出力を防止する同期化回路、誤データ出力防止方法、プログラム及びコンピュータ読み取り可能な記録媒体に関する。

一定の周期ごとに入力データを記憶し、その周期とは非同期の周期ごとに、記憶されたデータを出力する同期化回路が知られている。

図３は、従来の同期化回路の構成を示すブロック図である。図４は、従来の同期化回路の動作を説明するためのタイミングチャートである。同期化回路は、ラッチ回路によって構成されるデータ記憶回路３１およびデータ出力回路３２を備える。クロック信号Ｓ３６の立ち上がり周期ごとに入力データＤ３３をデータ記憶回路３１でラッチして、記憶データＤ３４を出力する。クロック信号Ｓ３７の立ち上がり周期ごとに記憶データＤ３４をデータ出力回路３２でラッチして出力データＤ３５を出力する。上述の回路構成により、クロック信号Ｓ３６の立ち上がり周期ごとに入力データＤ３３をラッチして、記憶データＤ３４を記憶し、クロック信号Ｓ３６とは非同期のクロック信号Ｓ３７の立ち上がり周期ごとに記憶データＤ３４をラッチして、出力データＤ３５を出力することができる。

具体的には、データ記憶回路３１は、クロック信号Ｓ３６の立ち上がりエッジに応じて、入力データＤ３３のデータ値Ａ４１をラッチしてデータ値Ａ４２を記憶する。そして、データ出力回路３２は、クロック信号Ｓ３７の立ち上がりエッジに応じて、データ値Ａ４２をラッチして、データ値Ａ４３を出力する。
特開平４−３４７８９号公報

しかしながら上述した回路構成の場合、データ記憶回路３１の出力である記憶データＤ３４が確定するのに時間がかかるため、記憶データＤ３４が確定する前にデータ出力回路３２においてクロック信号Ｓ３７の立ち上がりエッジが入力されて記憶データＤ３４をラッチする場合、不確定な記憶データがラッチされ、不確定なデータを出力するおそれがある。不確定なデータは誤データとなり、データ出力回路３２の出力に接続された装置の誤動作の原因となるという問題がある。

上述の記憶データが確定するのに時間がかかる原理について一般的な出力回路部を図５および図７に示し、説明する。

出力をＬ（ロー）からＨ（ハイ）に変化させる場合を図５に示す。Ｐｃｈトランジスタ５１をオン状態にし、Ｎｃｈトランジスタ５２をオフ状態にし、寄生容量５３を充電電流Ｉ５５で電源電圧Ｖｃｃまで充電することで、出力５４をＬからＨに変化させる。このとき、出力５４の電圧Ｖ（５４）は、式（１）に表される。

Ｖ（５４）＝Ｖｃｃ （１−ｅｘｐ（−ｔ ／ τｐ） …（１）
ここで、τｐは式（２）で表される時定数である。

τｐ＝（Ｐｃｈトランジスタ５１のオン抵抗）×（寄生容量５３の容量） …（２）
式（１）より、出力５４をＬからＨに変化させる時間は、τpだけかかる。出力電圧Ｖ（５４）の電圧波形を図６に示す。

次に、出力をＨからＬに変化させる場合を図７に示す。Ｐｃｈトランジスタ５１をオフ状態にし、Ｎｃｈトランジスタ５２をオン状態にし、寄生容量５３を放電電流Ｉ７５で０Ｖまで放電することで出力５４をＨからＬに変化させる。このとき、出力５４の電圧Ｖ（７４）は、式（３）に表される。

Ｖ（７４）＝Ｖｃｃ ×ｅｘｐ （−ｔ ／ τｎ） …（３）
ここで、τｎは式（４）で表される時定数である。

τｎ＝（Ｎｃｈトランジスタ５２のオン抵抗）×（寄生容量５３の容量） …（４）
式（３）より、出力５４をＨからＬに変化させる時間は、τｎだけかかる。出力電圧Ｖ（７４）の電圧波形を図８に示す。

上述の通り、回路の出力をＬからＨ或いはＨからＬに変化させるとき、充電或いは放電に時間がかかるため、Ｈｉｇｈレベル電圧或いはＬｏｗレベル電圧が確定するまでに時間がかかる。

クロック信号Ｓ３６の立ち上がりエッジに応じてデータ記憶回路３１が入力データＤ３３をラッチする時に、ラッチする入力データＤ３３とラッチする前の記憶データＤ３４とが異なる場合、データ記憶回路３１の出力を変化させる必要があり、記憶データＤ３４が確定するまでに時間がかかる。この記憶データＤ３４が変化している時間だけ記憶データＤ３４は不確定なデータとなり、入力データＤ３３と記憶データＤ３４とは異なるデータとなる。このとき、クロック信号Ｓ３７の立ち上がりエッジが入力されて記憶データＤ３４をラッチする場合、不確定な記憶データがラッチされ、不確定なデータを出力するおそれがある。不確定なデータは誤データとなり、データ出力回路３２の出力に接続された装置の誤動作の原因となるという問題がある。

誤データが出力されるのを防止する先行技術に特開平４−３４７８９号公報がある。この回路は、クロック信号発生回路にタイミング発生回路を設けて、記憶回路のラッチするタイミングと出力回路のラッチするタイミングとに禁止期間を設けることによって、記憶データが確定する前に出力回路がラッチしないようにして誤データが出力されることを防ぐ。

しかしながら、この回路構成の場合、記憶回路のラッチするタイミングと出力回路のラッチするタイミングとがタイミング発生回路内によって決まるため、記憶回路のラッチするタイミングと出力回路のラッチするタイミングとを任意に変えることができない。

本発明は、上述した点に鑑みてなされたものであり、データ記憶回路から出力される記憶データが現在の入力データと異なっていても、誤データを出力することを防止することができる同期化回路、誤データ出力防止方法、プログラム及びコンピュータ読み取り可能な記録媒体を提供することを目的とする。

本発明に係る同期化回路は、上記課題を解決するために、一定の周期ごとに入力データを記憶するデータ記憶回路と、前記データ記憶回路に記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力する誤データ出力防止回路とを備えたことを特徴とする。

上記特徴によれば、データ記憶回路から出力される記憶データが現在の入力データと同じであれば、データ記憶回路から出力される記憶データが、そのまま出力され、データ記憶回路から出力される記憶データが現在の入力データと異なっていれば、誤データ出力防止回路に保持された直前に確定したデータが出力される。このため、データ記憶回路から出力される記憶データが現在の入力データと異なっていても、誤データを出力することを防止することができる。

本発明に係る同期化回路では、前記誤データ出力防止回路は、前記データ記憶回路に入力される入力データと、前記データ記憶回路に記憶された記憶データとを比較して、前記入力データの確定の有無を示す判定信号を生成する比較回路と、前記判定信号に応じて、前記データ記憶回路に記憶された記憶データをラッチして出力するラッチ回路とを有していることが好ましい。

上記構成によれば、データ記憶回路から出力される記憶データが現在の入力データと同じであれば、データ記憶回路から出力される記憶データをラッチ回路によりラッチして出力し、データ記憶回路から出力される記憶データが現在の入力データと異なっていれば、データ記憶回路から出力される記憶データをラッチせず、ラッチ回路に保持されたデータを出力する。このため、データ記憶回路から出力される記憶データが現在の入力データと異なっていても、簡単な構成により、誤データを出力することを防止することができる。

本発明に係る同期化回路では、前記ラッチ回路は、前記一定の周期とは非同期の周期に基づいて、前記記憶データをラッチして出力することが好ましい。

上記構成によれば、入力データの周期とは異なる周期でデータを出力することができる。

本発明に係る誤データ出力防止方法は、一定の周期ごとに入力データを記憶し、前記記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力することを特徴とする。

上記特徴によれば、記憶データが現在の入力データと同じであれば、そのまま出力され、記憶データが現在の入力データと異なっていれば、直前に確定したデータが出力される。このため、記憶データが現在の入力データと異なっていても、誤データを出力することを防止することができる。

本発明に係るプログラムは、コンピュータに、一定の周期ごとに入力データを記憶する手順と、前記記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力する手順とを実行させることを特徴とする。

本発明に係るコンピュータ読み取り可能な記録媒体は、コンピュータに、一定の周期ごとに入力データを記憶する手順と、前記記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力する手順とを実行させるプログラムを記録したことを特徴とする。

本発明に係る同期化回路は、以上のように、データ記憶回路に記憶された入力データが確定している場合は、その確定したデータを出力し、記憶された入力データが確定していない場合は、その直前に確定したデータを出力する誤データ出力防止回路を備えているので、記憶データが現在の入力データと異なっていても、誤データを出力することを防止することができるという効果を奏する。

本発明に係る誤データ出力防止方法は、以上のように、記憶された入力データが確定している場合は、その確定したデータを出力し、記憶された入力データが確定していない場合は、その直前に確定したデータを出力するので、記憶データが現在の入力データと異なっていても、誤データを出力することを防止することができる。

本発明の一実施形態について図１および図２に基づいて説明すると以下の通りである。図１は、本実施の形態に係る同期化回路１の構成を示すブロック図である。

同期化回路１は、データ記憶回路５を備えている。データ記憶回路５は、一定の周期を有するクロック信号Ｓ１の立ち上がりエッジに基づいて入力データＤ１を記憶する。

同期化回路１には、誤データ出力防止回路２が設けられている。誤データ出力防止回路２は、比較回路３を有している。比較回路３は、データ記憶回路５に入力される入力データＤ１と、データ記憶回路５に記憶された記憶データＤ２とを比較して、入力データＤ１の確定の有無を示す判定信号Ｓ４を生成する。比較回路３は、入力データＤ１のデータ値と記憶データＤ２のデータ値とが同じ場合にハイレベルの判定信号Ｓ４を出力し、異なる場合にローレベルの判定信号Ｓ４を出力する。誤データ出力防止回路２には、インバータ７が設けられている。インバータ７は、クロック信号Ｓ１とは非同期のクロック信号Ｓ２を反転したクロック信号Ｓ３を生成する。

誤データ出力防止回路２は、ラッチ回路４を有している。ラッチ回路４は、比較回路３によって生成された判定信号Ｓ４に応じて、データ記憶回路５に記憶された記憶データＤ２を、クロック信号Ｓ３の立ち上がりエッジに基づいてラッチして記憶データＤ３を出力する。ラッチ回路４は、判定信号Ｓ４がハイレベルのときに、クロック信号Ｓ３の立ち上がりエッジに基づいて記憶データＤ２をラッチして記憶データＤ３を出力する。判定信号Ｓ４がローレベルのときは、ラッチ回路４は、クロック信号Ｓ３の立ち上がりエッジが入力されても、記憶データＤ２をラッチせず、記憶データＤ３を保持する。

同期化回路１は、出力回路６を備えている。出力回路６は、ラッチ回路４から記憶データＤ３を受け取り、クロック信号Ｓ２の立ち上がりエッジに基づいて出力データＤ４を出力する。

このように構成された同期化回路１の動作を説明する。図２は、同期化回路１の動作を説明するためのタイミングチャートである。

入力データＤ１の値がＡ２１からＢ２１に変化した後に、クロック信号Ｓ１の立ち上がりエッジでデータ記憶回路５が入力データＤ１をラッチする時に、記憶データＤ２の値Ａ２２と入力データＤ１の値Ｂ２１とは値が異なるため、データ記憶回路５から出力される記憶データＤ２の値Ａ２２から入力データＤ１の値Ｂ２１へ変化させる必要があり、記憶データＤ２のデータ値Ｂ２２が確定するまでに時間がかかる。この入力データ値および記憶データ値が変化している時間だけ入力データＤ１と記憶データＤ２とが異なる。

入力データＤ１と記憶データＤ２とが異なる間、比較回路３はＬｏｗ（ロー）レベルの判定信号Ｓ４を出力する。記憶データＤ２の値がＡ２２からＢ２２へ変化して確定すると、入力データＤ１の値Ｂ２１と記憶データＤ２の値Ｂ２２とが同じ値となり、記憶データＤ２が確定すると、比較回路３はＨｉｇｈ（ハイ）レベルの判定信号Ｓ４を出力する。

ラッチ回路４は、判定信号Ｓ４がＨｉｇｈレベルの場合、クロック信号Ｓ３の立ち上がり周期ごとに、記憶データＤ２をラッチして記憶データＤ３を出力する。一方、判定信号Ｓ４がＬｏｗレベルの場合、クロック信号Ｓ３の立ち上がりエッジが入力されても記憶データＤ２をラッチすることはなく、保持している記憶データＤ３を出力する。

判定信号Ｓ４がＨｉｇｈレベルかつクロック信号Ｓ３の立ち上がりエッジが入力されると、ラッチ回路４は、記憶データＤ２のデータ値Ｂ２２をラッチしてデータ値Ａ２３からＢ２３へ変化させて記憶データＤ３を出力する。

記憶データＤ２の値Ｂ２２が値Ｃ２２に変化し、記憶データＤ２が不確定となっている間に、クロック信号Ｓ３の立ち上がりエッジが入力された場合は、判定信号Ｓ４がＬｏｗレベルのため、ラッチ回路４は、記憶データＤ２をラッチせず、記憶データＤ３のデータ値Ｂ２３を保持する。

記憶データＤ２のデータ値がＢ２２からＣ２２に確定した後に、クロック信号Ｓ３の立ち上がりエッジが入力された場合、判定信号Ｓ４はＨｉｇｈレベルであるため、ラッチ回路４は、記憶データＤ２のデータ値Ｃ２２をラッチしてデータ値をＢ２３からＣ２３へ変化させて記憶データＤ３を出力する。

上述の動きにより、記憶データＤ３に誤データが出力されることを防ぐ。出力回路６は、クロック信号Ｓ２の立ち上がり周期ごとに記憶データＤ３をラッチして出力データＤ４を出力する。

注目すべきは、本実施の形態では、クロック信号Ｓ１とクロック信号Ｓ２とが非同期の場合に、クロック信号Ｓ２の立ち上がりエッジがデータ出力回路６に入力されて出力データＤ４を出力する時に出力回路６は、記憶データＤ２が確定したデータであればラッチ回路４でラッチされた記憶データＤ２をラッチし、記憶データＤ２が不確定のデータであればラッチ回路４で保持されている記憶データＤ３をラッチすることにより、不確定な記憶データが出力されることはないため、誤データが出力することを防ぐことができる。

本実施の形態の同期化回路１は、以上のように、一定の周期ごとに入力データＤ１を記憶し、その周期とは非同期の周期ごとに、記憶されたデータを出力する回路において、記憶するデータが確定している場合にはその確定したデータを出力し、記憶するデータが確定していない場合はその直前に確定したデータを出力することで、誤データを出力することを防ぐ。それゆえ、同期化回路１の出力に接続された装置の誤動作を防ぐことができる。

なお、上記実施形態の同期化回路の各部や各処理ステップは、ＣＰＵなどの演算手段が、ＲＯＭ（Read Only Memory）やＲＡＭなどの記憶手段に記憶されたプログラムを実行し、インターフェース回路などの通信手段を制御することにより実現することができる。したがって、これらの手段を有するコンピュータが、上記プログラムを記録した記録媒体を読み取り、当該プログラムを実行するだけで、本実施形態の同期化回路の各種機能および各種処理を実現することができる。また、上記プログラムをリムーバブルな記録媒体に記録することにより、任意のコンピュータ上で上記の各種機能および各種処理を実現することができる。

この記録媒体としては、マイクロコンピュータで処理を行うために図示しないメモリ、例えばＲＯＭのようなものがプログラムメディアであっても良いし、また、図示していないが外部記憶装置としてプログラム読取り装置が設けられ、そこに記録媒体を挿入することにより読取り可能なプログラムメディアであっても良い。

また、何れの場合でも、格納されているプログラムは、マイクロプロセッサがアクセスして実行される構成であることが好ましい。さらに、プログラムを読み出し、読み出されたプログラムは、マイクロコンピュータのプログラム記憶エリアにダウンロードされて、そのプログラムが実行される方式であることが好ましい。なお、このダウンロード用のプログラムは予め本体装置に格納されているものとする。

また、上記プログラムメディアとしては、本体と分離可能に構成される記録媒体であり、磁気テープやカセットテープ等のテープ系、フレキシブルディスクやハードディスク等の磁気ディスクやＣＤ／ＭＯ／ＭＤ／ＤＶＤ等のディスクのディスク系、ＩＣカード（メモリカードを含む）等のカード系、あるいはマスクＲＯＭ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュＲＯＭ等による半導体メモリを含めた固定的にプログラムを担持する記録媒体等がある。

また、インターネットを含む通信ネットワークを接続可能なシステム構成であれば、通信ネットワークからプログラムをダウンロードするように流動的にプログラムを担持する記録媒体であることが好ましい。

さらに、このように通信ネットワークからプログラムをダウンロードする場合には、そのダウンロード用のプログラムは予め本体装置に格納しておくか、あるいは別な記録媒体からインストールされるものであることが好ましい。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、誤データの出力を防止する同期化回路、誤データ出力防止方法、プログラム及びコンピュータ読み取り可能な記録媒体に適用することができる。

本実施の形態に係る同期化回路の構成を示すブロック図である。 上記同期化回路の動作を説明するためのタイミングチャートである。 従来の同期化回路の構成を示すブロック図である。 従来の同期化回路の動作を説明するためのタイミングチャートである。 上記同期化回路のデータ出力回路の構成及び動作を説明するための回路図である。 上記同期化回路のデータ出力回路の出力がローレベルからハイレベルに変化するときの動作を示す波形図である。 上記同期化回路のデータ出力回路の動作を説明するための回路図である。 上記同期化回路のデータ出力回路の出力がハイレベルからローレベルに変化するときの動作を示す波形図である。

符号の説明

１ 同期化回路
２ 誤データ出力防止回路
３ 比較回路
４ ラッチ回路
５ データ記憶回路
６ 出力回路
７ インバータ
Ｄ１ 入力データ
Ｄ２、Ｄ３ 記憶データ
Ｄ４ 出力データ
Ｓ１、Ｓ２、Ｓ３ クロック信号
Ｓ４ 判定信号

Claims (6)

1. 一定の周期ごとに入力データを記憶するデータ記憶回路と、
   前記データ記憶回路に記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力する誤データ出力防止回路とを備えたことを特徴とする同期化回路。
2. 前記誤データ出力防止回路は、前記データ記憶回路に入力される入力データと、前記データ記憶回路に記憶された記憶データとを比較して、前記入力データの確定の有無を示す判定信号を生成する比較回路と、
   前記判定信号に応じて、前記データ記憶回路に記憶された記憶データをラッチして出力するラッチ回路とを有している請求項１記載の同期化回路。
3. 前記ラッチ回路は、前記一定の周期とは非同期の周期に基づいて、前記記憶データをラッチして出力する請求項２記載の同期化回路。
4. 一定の周期ごとに入力データを記憶し、
   前記記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力することを特徴とする誤データ出力防止方法。
5. コンピュータに、一定の周期ごとに入力データを記憶する手順と、
   前記記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力する手順とを実行させることを特徴とするプログラム。
6. コンピュータに、一定の周期ごとに入力データを記憶する手順と、
   前記記憶された入力データが確定している場合は、その確定したデータを出力し、前記記憶された入力データが確定していない場合は、その直前に確定したデータを出力する手順とを実行させるプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。

Images