JP2007503643A - アナログおよびデジタル補正回路を使用した均一でかつガウス偏倚のためのハードウェア発生器 - Google Patents
アナログおよびデジタル補正回路を使用した均一でかつガウス偏倚のためのハードウェア発生器 Download PDFInfo
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Abstract
Description
−第1状態と第2状態の連続するビットを含む入力ビット・ストリームを提供するエントロピー源と、
−第1入力と第1出力を含む第1デジタル補正器とを備え、
−上記補正器は、第1方式に従って、上記第1出力において、上記入力ビット・ストリームの2つの連続するビットから第1出力ビット・ストリームの出力ビットを提供するように構成され、第1状態の第1ビットおよび上記第1状態の第2ビットは第3状態の出力ビットをもたらし、上記第1状態の第1ビットおよび第2状態の第2ビットは第4状態の出力ビットをもたらし、上記第3および第4状態は互いに反転し、上記第3状態は、上記第1状態と第2状態の一方に等しく、それによって、上記補正器の上記第1出力における上記出力ビット・ストリームの連続するビットが、互いに独立であることを確保する。
−第1状態と第2状態の連続するビットを含む入力ビット・ストリームを提供するエントロピー源を利用するステップと、
−第1入力と第1出力を含む第1ハードウェア・デジタル補正器を利用するステップであって、それによって、第1方式に従って、上記第1出力において、上記入力ビット・ストリームの2つの連続するビットから第1出力ビット・ストリームの出力ビットを提供する、利用するステップとを含み、第1状態の第1ビットおよび上記第1状態の第2ビットは第3状態の出力ビットをもたらし、上記第1状態の第1ビットおよび第2状態の第2ビットは第4状態の出力ビットをもたらし、上記第3および第4状態は互いに反転し、上記第3状態は、上記第1状態と第2状態の一方に等しく、それによって、上記補正器の上記出力における上記出力ビット・ストリームの連続するビットが、互いに独立であることを確保する。
第1ビット、第2ビット→p,p→c(第3状態)
第1ビット、第2ビット→p,q→c’(第4状態)
任意のその他−出力無し
ここで、c、c’は、他を反転したものであり、cはpまたはqに等しい。
第1ビット、第2ビット→p,q→c(第3状態)
第1ビット、第2ビット→q,p→c’(第4状態)
任意のその他−出力無し
ここで、c、c’は、他を反転したものであり、cはpまたはqに等しい。
Claims (10)
- ハードウェア乱数発生器(RNG)であって、
第1状態と第2状態の連続するビットを含む入力ビット・ストリームを提供するエントロピー源と、
第1入力と第1出力を含む第1デジタル補正器とを備え、
前記補正器は、第1方式に従って、前記第1出力において、前記入力ビット・ストリームの2つの連続するビットから第1出力ビット・ストリームの出力ビットを提供するように構成され、第1状態の第1ビットおよび前記第1状態の第2ビットは第3状態の出力ビットをもたらし、前記第1状態の第1ビットおよび第2状態の第2ビットは第4状態の出力ビットをもたらし、前記第3および第4状態は、互いに反転し、前記第3状態は、前記第1状態と第2状態の一方に等しく、それによって、前記補正器の前記第1出力における前記出力ビット・ストリームの連続するビットが、互いに独立であることを確保するハードウェア乱数発生器。 - 前記第1補正器の前記第1出力は、第2デジタル補正器の第1入力に接続され、前記第2デジタル補正器は、第1出力を備え、第2方式に従って、前記第1出力において、前記第2補正器の前記第1入力における2つの連続するビットから第2出力ビット・ストリームの出力ビットを提供するように構成され、第1状態の第1ビットおよび第2状態の第2ビットは第3状態の出力ビットをもたらし、前記第2状態の第1ビットおよび前記第1状態の第2ビットは第4状態の出力ビットをもたらし、前記第3および第4状態は、互いに反転し、前記第3状態は、前記第1状態と第2状態の一方に等しく、それによって、前記第2出力ビット・ストリームの連続するビットが、互いに独立であり、かつ、不偏であることを確保する請求項1に記載のRNG。
- 前記エントロピー源は、出力とf0のカットオフ周波数を有するアナログハイパス増幅器の入力に接続された出力を有する白色雑音生成要素を備える請求項1または2に記載のRNG。
- 前記ハイパス・フィルタの前記出力は、出力を有する電圧レベル弁別回路の入力に接続される請求項3に記載のRNG。
- 前記レベル弁別回路の前記出力は、フリップフロップの第1入力に接続されて、前記フリップフロップの出力において前記入力ビット・ストリームを生成する請求項4に記載のRNG。
- アナログ電圧レベル補償回路は、前記電圧レベル弁別回路の前記入力に設けられる請求項4および5のいずれか1項に記載のRNG。
- 前記補償回路は、1/f0より小さいRC時定数を有するRC回路を備える請求項6に記載のRNG。
- 前記第1デジタル補正器の前記第1出力に接続された入力を備えるガウス発生器を備え、前記ガウス発生器は、i個の順次ビットであって、それぞれが前記補正器機構から受け取られる、i個の順次ビットのj個のワードの和を生成する加算器機構と、前記和と前記和のミーン値の差を導出する減算器機構と、前記差を標準偏差で割る除算器機構を備え、それによって、前記ガウス発生器の出力において、ガウス偏倚を生成する請求項1乃至7のいずれか1項に記載のRNG。
- ランダム・ビット・ストリームを生成する方法であって、
第1状態と第2状態の連続するビットを含む入力ビット・ストリームを提供するエントロピー源を利用するステップと、
第1入力と第1出力を含む第1ハードウェア・デジタル補正器を利用するステップであって、それによって、第1方式に従って、前記第1出力において、前記入力ビット・ストリームの2つの連続するビットから第1出力ビット・ストリームの出力ビットを提供する、利用するステップとを含み、第1状態の第1ビットおよび前記第1状態の第2ビットは第3状態の出力ビットをもたらし、前記第1状態の第1ビットおよび第2状態の第2ビットは第4状態の出力ビットをもたらし、前記第3および第4状態は互いに反転し、前記第3状態は、前記第1状態と第2状態の一方に等しく、それによって、前記補正器の前記出力における前記出力ビット・ストリームの連続するビットが、互いに独立であることを確保する方法。 - 入力と出力を備える第2デジタル補正器は、前記第1補正器と直列に利用され、前記第2補正器は、第2方式に従って、前記第1出力において、前記第2補正器の前記第1入力における2つの連続するビットから第2出力ビット・ストリームの出力ビットを提供するのに使用され、第1状態の第1ビットおよび第2状態の第2ビットは第3状態の出力ビットをもたらし、前記第2状態の第1ビットおよび前記第1状態の第2ビットは第4状態の出力ビットをもたらし、前記第3および第4状態は互いに反転し、前記第3状態は、前記第1状態と第2状態の一方に等しく、それによって、前記第2出力ビット・ストリームの連続するビットが、互いに独立であり、かつ、不偏であることを確保する請求項9に記載の方法。
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