JP4468954B2

JP4468954B2 - アナログおよびデジタル補正回路を使用した均一でかつガウス偏倚のためのハードウェア発生器

Info

Publication number: JP4468954B2
Application number: JP2006524502A
Authority: JP
Inventors: ジャガー，オッカー，コーネリスデ; レイネッケ，カロルス，ヨハネス; デアワルト，ヘンドリク，ヨハネス，ステファヌスヴァン; ヴィッサー，バレンド; ボサ，ロエロフ，コルネリウス
Original assignee: ノース−ウエストユニヴァーシティ
Priority date: 2003-08-22
Filing date: 2004-08-23
Publication date: 2010-05-26
Anticipated expiration: 2024-08-23
Also published as: EP1660988A2; ZA200601261B; ATE374967T1; US7810011B2; EP1660988B1; WO2005020064A2; WO2005020064A3; DE602004009321T2; US20070162809A1; DE602004009321D1; CN1839370A; HK1092907A1; JP2007503643A; CN100498688C

Description

本発明は、乱数発生器（ＲＮＧ）に関し、より詳細には、出力において、第１と第２の状態の連続する真にランダムなビットの列および／またはガウス分布を有する真の乱数を生成するハードウェアＲＮＧに関する。

ソフトウェアとハードウェアの両方の乱数発生器が、当技術分野で知られている。知られているソフトウェア発生器の出力信号は、真にランダムではなく、擬似的にランダムであり、これらの発生器は、一般に、ハードウェア発生器より遅い。一部の知られているハードウェアＲＮＧは、量子力学的光学デバイスを備え、高価であり、大きくて、実施するのが難しい。他のハードウェアＲＮＧの出力は、統計的に真にランダムな振る舞いを示さない。本明細書では、「真にランダムな」という用語を使用して、要素が、互いに独立であり、かつ、等しく分布するような要素の集合を意味する。

したがって、ハードウェア乱数発生器および乱数を生成する方法を提供することが本発明の目的であり、それによって、出願人は、上述の欠点を少なくとも回避することができると考える。

本発明によれば、ハードウェア乱数発生器（ＲＮＧ）が提供され、ハードウェア乱数発生器（ＲＮＧ）は、
−第１状態と第２状態の連続するビットを含む入力ビット・ストリームを提供するエントロピー源と、
−第１入力と第１出力を含む第１デジタル補正器とを備え、
−上記補正器は、第１方式に従って、上記第１出力において、上記入力ビット・ストリームの２つの連続するビットから第１出力ビット・ストリームの出力ビットを提供するように構成され、第１状態の第１ビットおよび上記第１状態の第２ビットは第３状態の出力ビットをもたらし、上記第１状態の第１ビットおよび第２状態の第２ビットは第４状態の出力ビットをもたらし、上記第３および第４状態は互いに反転し、上記第３状態は、上記第１状態と第２状態の一方に等しく、それによって、上記補正器の上記第１出力における上記出力ビット・ストリームの連続するビットが、互いに独立であることを確保する。

上記第１補正器の上記第１出力は、第２デジタル補正器の第１入力に接続され、上記第２デジタル補正器は、第１出力を備え、第２方式に従って、上記第１出力において、上記第２補正器の上記第１入力における２つの連続するビットから第２出力ビット・ストリームの出力ビットを提供するように構成され、第１状態の第１ビットおよび第２状態の第２ビットは第３状態の出力ビットをもたらし、上記第２状態の第１ビットおよび上記第１状態の第２ビットは第４状態の出力ビットをもたらし、上記第３および第４状態は互いに反転し、上記第３状態は、上記第１状態と第２状態の一方に等しく、それによって、上記第２出力ビット・ストリームの連続するビットが、互いに独立であり、かつ、不偏、したがって真にランダムであることを確保する。

上記エントロピー源は、出力とｆ_０のカットオフ周波数を有するアナログハイパス増幅器に接続された出力を有する白色雑音生成要素を備えることができる。

上記ハイパス・フィルタの上記出力は、出力を有する電圧レベル弁別回路の入力に接続されることができる。

上記レベル弁別回路の上記出力は、フリップフロップの第１入力に接続されて、上記フリップフロップの出力において上記入力ビット・ストリームを生成することができる。

アナログ電圧レベル補償回路は、上記電圧レベル弁別回路の入力に設けられることができる。上記補償回路は、１／ｆ_０より小さいＲＣ時定数を有するＲＣ回路を備えることができる。

ＲＮＧは、上記第１デジタル補正器の上記第１出力か、上記第２デジタル補正器の上記第１出力のいずれかに接続された入力を備えるガウス発生器を備えることができ、上記発生器は、ｉ個の順次ビットであって、それぞれが上記補正器機構から受け取られる、ｉ個の順次ビットのｊ個のワードの和を生成する加算器機構と、上記和と上記和のミーン値の差を導出する減算器機構と、上記差を標準偏差で割る除算器機構を備え、それによって、上記ガウス発生器の出力において、ガウス偏倚を生成する。

本発明の別の態様によれば、ランダム・ビット・ストリームを生成する方法が提供されており、方法は、
−第１状態と第２状態の連続するビットを含む入力ビット・ストリームを提供するエントロピー源を利用するステップと、
−第１入力と第１出力を含む第１ハードウェア・デジタル補正器を利用するステップであって、それによって、第１方式に従って、上記第１出力において、上記入力ビット・ストリームの２つの連続するビットから第１出力ビット・ストリームの出力ビットを提供する、利用するステップとを含み、第１状態の第１ビットおよび上記第１状態の第２ビットは第３状態の出力ビットをもたらし、上記第１状態の第１ビットおよび第２状態の第２ビットは第４状態の出力ビットをもたらし、上記第３および第４状態は互いに反転し、上記第３状態は、上記第１状態と第２状態の一方に等しく、それによって、上記補正器の上記出力における上記出力ビット・ストリームの連続するビットが、互いに独立であることを確保する。

方法は、上記第１補正器と直列の、入力と出力を備える第２デジタル補正器を利用するステップをさらに含むことができ、上記第２デジタル補正器は、第２方式に従って、上記第１出力において、上記第２補正器の上記第１入力における２つの連続するビットから第２出力ビット・ストリームの出力ビットを提供するのに使用され、第１状態の第１ビットおよび第２状態の第２ビットは第３状態の出力ビットをもたらし、上記第２状態の第１ビットおよび上記第１状態の第２ビットは第４状態の出力ビットをもたらし、上記第３および第４状態は互いに反転し、上記第３状態は、上記第１状態と第２状態の一方に等しく、それによって、上記第２出力ビット・ストリームの連続するビットが、互いに独立であり、かつ、不偏であることを確保する。

本発明は、ここで、添付図面を参照して、単に例としてさらに述べられるであろう。

本発明によるハードウェア乱数発生器（ＲＮＧ）は、一般に、図１の参照数字１０で示される。

ＲＮＧ１０は、広帯域アナログ出力信号１４を生成するエントロピー源１２を備える。エントロピー源は、ランダム雑音または白色雑音を生成するための、半導体接合部、抵抗器、または、アバランシェ雑音発生器などの熱雑音要素を備えることができる。要素は、カットオフ周波数ｆ_０を有し、増幅した出力信号１８を提供するハイパス増幅器１６に接続される。

増幅器は、知られている反転弁別器２２用の弁別レベルを制御するためのアナログ制御回路２０に接続される。弁別器の出力において、平均周波数＜ｆ＞を有するアナログ信号が提供される。回路２０は、ＲＣフィードバック・ループ２３を備えて、要素１２および増幅器２２に影響する場合がある温度および電源の変動を制御し、補正する。

弁別器の出力は、フリップフロップ２４に接続されて、図２中の（ａ）に示すデジタル・ビット・ストリーム２６をもたらす。回路２３のＲＣ時定数は１／ｆ_０より小さい。こうして、実質的に等しい数の第１状態のビットと第２状態のビットが、フリップフロップの出力において生成される。そのため、図２中の（ａ）のビット・ストリーム２６は、第１状態と第２状態の一方を有する連続するビットのシーケンスを含む。状態は、論理ハイまたは「１」および論理ロー「０」であってよい。図９に示すように、これらのビットは、通常、互いに独立でもなく、不偏でもないことが知られている。したがって、ビット・ストリーム２６は、真にランダムではない。以降で述べるように、第１デジタル補正器回路３０（図３、７、および９に示す）および直列接続された第２デジタル補正器回路３２（図５、７、および９に示す）を備えるハードウェア・デジタル補正器機構２８を使用して、ビット間の相関と偏倚間の相関をそれぞれ除去し、それによって、真にランダムなビット・ストリーム３４が提供される。ＲＮＧはさらに、図２中の（ｂ）に示すクロック信号３８を生成するクロック発生器３６を備える。ＲＮＧ１０はさらに、以降で述べるように、真にランダムなビット・ストリーム３４を入力として受け取り、標準的なガウス偏倚、すなわち、ミーン０および分散１を有するワードを生成するハードウェア・ガウス発生器４０を備える。発生器４０の出力は、任意の適したアプリケーション４２の入力に接続可能である。

クロック信号３８の周波数は、通常、デジタル入力ストリーム（ＤＩＳ）２６の平均またはミーン周波数より低い。他の実施形態では、クロック信号より低い平均周波数を有するＤＩＳ４４が使用されてもよい。ＤＩＳ２６または４４は、第１デジタル補正器回路３０への１つの入力として提供される。他の入力はクロック信号３８である。

第１デジタル補正器回路３０は、連続するビットｓ_１、ｓ_２、ｓ_３、…、ｓ_ｎを含むＤＩＳ２６または４４におけるビット間の依存を除去する回路である。ストリーム２６または４４内にあり（第１ビットは第２ビットより時間的に進んでいる）、かつ、第１状態ｐおよび第２状態ｑの一方を有する、２つの直近で連続するビットに関して、以下の第１真理値表に従う第１方式を実施する回路は、この結果を達成することになることがわかっている。
第１ビット、第２ビット→ｐ，ｐ→ｃ（第３状態）
第１ビット、第２ビット→ｐ，ｑ→ｃ’（第４状態）
任意のその他−出力無し
ここで、ｃ、ｃ’は、他を反転したものであり、ｃはｐまたはｑに等しい。

この第１方式では、ストリーム２６または４４の直近のビットの連続する対が使用され、２つのビットは２回以上使用されない。

本発明の一実施形態では、上述した第１方式は、図３に示され、図３に示すように、第１フリップフロップ４５、第２フリップフロップ４７、第３フリップフロップ４９を備える回路３０で実施される。回路３０は、第１入力５１、第２入力５３、第１出力５５、および第１クロック出力５７を有する。図３および図４中の（ａ）〜（ｆ）を参照すると、ビット・ストリーム２６は、第１入力５１に印加され、クロック信号３８は第２入力５３に印加される。図４中の（ａ）に示すシーケンス４４は、フリップフロップ４５の出力に現れ、図４中の（ｃ）の５０で示すように、１クロック遅れて、フリップフロップ４７の出力に現れる。２で割ったクロック信号は、フリップフロップ４９のＱ出力に供給され、図４中の（ｄ）の５２で示される。信号５２の立上がりエッジで、第１真理値表に従って信号４４と５０の比較が行われる。第１方式によって、また、上述した第１真理値表に従って、回路３０の第１出力５５において、出力ビット・ストリーム５６が生成され、図４中の（ｆ）において５６で示される。回路３０の第１クロック出力５７において、断続的で、かつ、周期的でないパルス５８．１〜５８．ｎを含む出力クロック信号５４が生成され、連続するパルスは、第１補正器回路の出力ビット・ストリーム５６の連続するビットｔ_１、ｔ_２、ｔ_３、…、ｔ_ｍと関連し、かつ、同期する。これらの出力ビットは、相関が第１補正器によって除去されているという点で、実質的に互いに独立である。

クロック周波数が、ＤＩＳ４４の周波数より高い実施形態では、ＤＩＳ４４を使用して、クロック信号をラッチすることができる。すなわち、入力５１および５３における信号は交換される。

ＲＮＧ１０は、上述したビットｔ_１、ｔ_２、ｔ_３、・・・、ｔ_ｍの偏倚を補正する第２デジタル補正器回路３２を備える。第２補正器回路３２は、図７に示すように、第１補正器回路３０と直列に接続される。第１回路３０の第１出力５５は、第２補正器回路の第１入力６０に接続され、第１補正器回路の第１クロック出力５７は、第２回路３２の第２入力６２に接続される。第２回路の動作を示すために、第２回路は、それ自体が図５に示される。

ＤＩＳ２６または４４内にあり、かつ、第１状態ｐおよび第２状態ｑの一方を有する、２つの直近で連続するビットに関して、第２真理値表（以下に示す）に従う第２方式を実施する回路３２は、ＤＩＳ内のビットの偏倚を実質的に除去することになることがわかっている。
第１ビット、第２ビット→ｐ，ｑ→ｃ（第３状態）
第１ビット、第２ビット→ｑ，ｐ→ｃ’（第４状態）
任意のその他−出力無し
ここで、ｃ、ｃ’は、他を反転したものであり、ｃはｐまたはｑに等しい。

本発明の一実施形態では、上述した第２方式は、図５に示され、第１フリップフロップ６４、第２フリップフロップ６６、第３フリップフロップ６８を備える回路３２で実施される。上述した第１および第２入力６０、６２以外に、回路３２は、第１出力７０（または、機構２８については第２）および第２クロック出力７２を有する。図５および図６中の（ａ）〜（ｆ）を参照すると、ビット・ストリーム４４（この図の場合、前述の第１補正器に印加されたものと同じである）は、第１入力６０に印加され、クロック信号３８は第２入力６２に印加される。シーケンス４４は、フリップフロップ６４のＱ出力におけるより１クロック遅れてフリップフロップ６６の出力に現れ、図６中の（ｃ）の７４で示される。２で割ったクロック信号は、フリップフロップ６８のＱ出力に供給され、図６中の（ｄ）の７６で示される。出力ビット・ストリーム８０は、第２方式によって、また、上述した第２真理値表に従って、出力７０において、生成され、図６中の（ｆ）に示される。第２クロック出力７２において、断続的で、かつ、周期的でないパルス８２．１〜８２．ｋを含む出力クロック信号７８が生成され、連続するパルスは、第２補正器回路の出力ビット・ストリーム８０の連続するビットＩ_１、Ｉ_２、Ｉ_３、・・・、Ｉ_ｋと関連し、かつ、同時に起こる。出力ストリーム８０のビットの偏倚は、実質的に除去される。

図７および９に示すように、第１および第２補正器回路は、直列に接続されて、ビット間の相関と偏倚間の相関を共に除去し、それによって、ビットが独立し、不偏であり、したがって、同程度に起こりそうな、すなわち、均一に分布する、真にランダムなビット・ストリーム３４がもたらされる。

回路３０と３２のこの直列接続についての波形は、図８中の（ａ）〜（ｊ）に示される。入力ビット・ストリーム４４は、図３の説明で使用されたものと同じであるため、図８中の（ａ）〜（ｆ）は、図４中の（ａ）〜（ｆ）の波形に対応する。しかし、回路３０と３２のこの直列接続によって、出力信号５４および５６は、第２補正器回路３２の、それぞれ、入力６０および６２に接続される。フリップフロップ６４および６６のＱ出力において結果として得られる信号は、図８中の（ｆ）および（ｇ）の５６および８４に示される。フリップフロップ６８のＱ出力において生成される２で割ったクロック信号は、図８中の（ｈ）の８６で示される。補正器機構２８の出力ビット・ストリームは、図８中の（ｊ）の３４で示される。出力ビット・ストリーム３４の連続するビットを示すクロック信号は、図８中の（ｉ）の８８で示される。

図９に示すように、ハードウェア・ガウス発生器４０は、デジタル補正器機構２８の出力５５か出力７０のいずれかに接続される。

統計学における中心極限定理によれば、適当なハードウェア加算器または加算機構によって十分なランダムワードｊを加算することによって、和Ｔを生じ、和Ｔは、既知のミーン＜Ｔ＞および既知の標準偏差Ｓ_Ｎを有するガウス偏倚の和に近づく。発生器４０は、それぞれ、ストリーム３４のｉ個のビットのｊ個のワードを加算するように構成される。発生器はさらに、断続的に、上述したように和Ｔを計算し、適当なハードウェア機構によって和の平均＜Ｔ＞を減算し、適当なハードウェア除算器機構を利用して標準偏差Ｓ_Ｎによって差を割り、０ミーンおよび単位標準偏差を有するガウス偏倚Ｚを生じるように構成される。

本明細書で述べるＲＧＮ１０は、集積化チップの形態で実装され、ＵＳＢメモリ・スティックを備えるプラグ・アンド・プレイ・デバイスに収容されてもよいと考えられる。デバイスが起動すると、発生器４０は、デフォルト数字またはユーザが指定した数字に達するまで、ワードを加算し始める。加算結果は、先に述べたように、ガウス偏倚をもたらし、また、アプリケーション４２による入力に利用可能になるであろう。

本発明によるハードウェア乱数発生器（ＲＮＧ）のブロック図である。（ａ）は、図１のポイント２（ａ）における信号の、時間に対する波形の図であり、（ｂ）は、図１のポイント２（ｂ）における信号の、時間に対する波形の図であり、そして、（ｃ）は、図１のポイント２（ｃ）における信号の、時間に対する波形の図である。図１のＲＧＮの一部を形成する第１デジタル補正器回路の一実施形態の論理図である。（ａ）は、図３のポイント４（ａ）における信号の、時間に対する波形の図であり、（ｂ）は、図３のポイント４（ｂ）における信号の、時間に対する波形の図であり、（ｃ）は、図３のポイント４（ｃ）における信号の、時間に対する波形の図であり、（ｄ）は、図３のポイント４（ｄ）における信号の、時間に対する波形の図であり、（ｅ）は、図３のポイント４（ｅ）における信号の、時間に対する波形の図であり、そして、（ｆ）は、図３のポイント４（ｆ）における信号の、時間に対する波形の図である。図１のＲＮＧの一部を形成する第２デジタル補正器回路の一実施形態の論理図である。（ａ）は、図５のポイント６（ａ）における、時間に対する波形の図であり、（ｂ）は、図５のポイント６（ｂ）における、時間に対する波形の図であり、（ｃ）は、図５のポイント６（ｃ）における、時間に対する波形の図であり、（ｄ）は、図５のポイント６（ｄ）における、時間に対する波形の図であり、（ｅ）は、図５のポイント６（ｅ）における、時間に対する波形の図であり、そして、（ｆ）は、図５のポイント６（ｆ）における、時間に対する波形の図である。直列に接続された第１および第２のデジタル補正器回路の論理図である。（ａ）は、図７のポイント８（ａ）における信号の、時間に対する波形の図であり、（ｂ）は、図７のポイント８（ｂ）における信号の、時間に対する波形の図であり、（ｃ）は、図７のポイント８（ｃ）における信号の、時間に対する波形の図であり、（ｄ）は、図７のポイント８（ｄ）における信号の、時間に対する波形の図であり、（ｅ）は、図７のポイント８（ｅ）における信号の、時間に対する波形の図であり、（ｆ）は、図７のポイント８（ｆ）における信号の、時間に対する波形の図であり、（ｇ）は、図７のポイント８（ｇ）における信号の、時間に対する波形の図であり、（ｈ）は、図７のポイント８（ｈ）における信号の、時間に対する波形の図であり、（ｉ）は、図７のポイント８（ｉ）における信号の、時間に対する波形の図であり、そして、（ｊ）は、図７のポイント８（ｊ）における信号の、時間に対する波形の図である。本発明によるＲＮＧの高レベルブロック図である。

Claims

ハードウェア乱数発生器（ＲＮＧ）であって、
第１状態と第２状態の連続するビットを含む入力ビット・ストリームを提供する源と、
第１入力と第１出力を含む第１デジタル補正器とを備え、
前記補正器は、第１方式に従って、前記第１出力において、前記入力ビット・ストリームの２つの連続するビットから第１出力ビット・ストリームの出力ビットを提供するように構成され、第１状態（ｐ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは第３状態（ｃ）の出力ビットをもたらし、前記第１状態（ｐ）の第１ビットおよび第２状態（ｑ）の第２ビットは第４状態（ｃ’）の出力ビットをもたらし、前記第３および第４状態は互いに反転し、前記第３状態は、前記第１状態と第２状態の一方に等しく、前記第２状態（ｑ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは出力ビットをもたらさず、前記第２状態（ｑ）の第１ビットおよび前記第２状態（ｑ）の第２ビットは出力ビットをもたらさないようになっているハードウェア乱数発生器。
前記第１補正器の前記第１出力は、第２デジタル補正器の第１入力に接続され、前記第２デジタル補正器は、第１出力を備え、第２方式に従って、前記第１出力において、前記第２補正器の前記第１入力における２つの連続するビットから第２出力ビット・ストリームの出力ビットを提供するように構成され、第１状態（ｐ）の第１ビットおよび第２状態（ｑ）の第２ビットは第３状態（ｃ）の出力ビットをもたらし、前記第２状態（ｑ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは第４状態（ｃ’）の出力ビットをもたらし、前記第３および第４状態は互いに反転し、前記第３状態は、前記第１状態と第２状態の一方に等しく、前記第１状態（ｐ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは、前記第２出力ビット・ストリームの出力ビットをもたらさず、前記第２状態（ｑ）の第１ビットおよび前記第２状態（ｑ）の第２ビットは、前記第２出力ビット・ストリームの出力ビットをもたらさず、それによって、前記第２出力ビット・ストリームの連続するビットが、互いに独立であり、かつ、不偏であることを確保する請求項１に記載のＲＮＧ。
前記源は、出力とｆ_０のカットオフ周波数を有するアナログハイパス増幅器の入力に接続された出力を有する白色雑音生成要素を備えるエントロピー源から成る請求項１または２に記載のＲＮＧ。
前記ハイパス・フィルタの前記出力は、出力を有する電圧レベル弁別回路の入力に接続される請求項３に記載のＲＮＧ。
前記レベル弁別回路の前記出力は、フリップフロップの第１入力に接続されて、前記フリップフロップの出力において前記入力ビット・ストリームを生成する請求項４に記載のＲＮＧ。
アナログ電圧レベル補償回路は、前記電圧レベル弁別回路の前記入力に設けられる請求項４および５のいずれか１項に記載のＲＮＧ。
前記補償回路は、１／ｆ_０より小さいＲＣ時定数を有するＲＣ回路を備える請求項６に記載のＲＮＧ。
前記第１デジタル補正器の前記第１出力に接続された入力を備えるガウス発生器を備え、前記ガウス発生器は、ｉ個の順次ビットであって、それぞれが前記補正器機構から受け取られる、ｉ個の順次ビットのｊ個のワードの和を生成する加算器機構と、前記和と前記和のミーン値の差を導出する減算器機構と、前記差を標準偏差で割る除算器機構を備え、それによって、前記ガウス発生器の出力において、ガウス偏倚を生成する請求項１乃至７のいずれか１項に記載のＲＮＧ。
ランダム・ビット・ストリームを生成する方法であって、
第１状態と第２状態の連続するビットを含む入力ビット・ストリームを提供する源を利用する工程と、
第１入力と第１出力を含む第１ハードウェア・デジタル補正器を利用する工程であって、それによって、第１方式に従って、前記第１出力において、前記入力ビット・ストリームの２つの連続するビットから第１出力ビット・ストリームの出力ビットを提供する、利用する工程とを含み、第１状態（ｐ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは第３状態（ｃ）の出力ビットをもたらし、前記第１状態（ｐ）の第１ビットおよび第２状態（ｑ）の第２ビットは第４状態（ｃ’）の出力ビットをもたらし、前記第３および第４状態は互いに反転し、前記第３状態は、前記第１状態と第２状態の一方に等しく、前記第２状態（ｑ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは出力ビットをもたらさず、前記第２状態（ｑ）の第１ビットおよび前記第２状態（ｑ）の第２ビットは出力ビットをもたらさないようになっている方法。
入力と出力を備える第２デジタル補正器は、前記第１補正器と直列に利用され、前記第２補正器は、第２方式に従って、前記第１出力において、前記第２補正器の前記第１入力における２つの連続するビットから第２出力ビット・ストリームの出力ビットを提供するのに使用され、第１状態（ｐ）の第１ビットおよび第２状態（ｑ）の第２ビットは第３状態（ｃ）の出力ビットをもたらし、前記第２状態（ｑ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは第４状態（ｃ’）の出力ビットをもたらし、前記第３および第４状態は互いに反転し、前記第３状態は、前記第１状態と第２状態の一方に等しく、前記第１状態（ｐ）の第１ビットおよび前記第１状態（ｐ）の第２ビットは、前記第２出力ビット・ストリームの出力ビットをもたらさず、前記第２状態（ｑ）の第１ビットおよび前記第２状態（ｑ）の第２ビットは、前記第２出力ビット・ストリームの出力ビットをもたらさず、それによって、前記第２出力ビット・ストリームの連続するビットが、互いに独立であり、かつ、不偏であることを確保する請求項９に記載の方法。