JP2007324319A5 - - Google Patents

Claims (15)

1. 第１及び第２の回路と、
   第１及び第２のテストパッドと、
   前記第１の回路と前記第１のテストパッドとを電気的に接続する第１の配線と、
   前記第２の回路と前記第２のテストパッドとを電気的に接続する第２の配線と、を有し、
   前記第１のテストパッドと前記第２のテストパッドとが第３の配線を介して電気的に接続された半導体集積回路を形成した後、
   前記第３の配線を電気的に切断し、
   前記第１のテストパッドに電流測定器の第１の針を接触させるとともに、前記第２のテストバッドに前記電流測定器の第２の針を接触させ、前記第１の回路と前記第２の回路との間に流れる電流を前記電流測定器により測定することを特徴とする半導体集積回路の検査方法。
2. 請求項１において、
   前記切断は、レーザーにより行われることを特徴とする半導体集積回路の検査方法。
3. 請求項１において、
   前記第３の配線は、幅が細い部分を有し、
   前記切断は、前記第３の配線に過電流を流すことにより行われることを特徴とする半導体集積回路の検査方法。
4. 第１及び第２の回路と、
   第１及び第２のテストパッドと、
   前記第１の回路と前記第１のテストパッドとを電気的に接続する第１の配線と、
   前記第２の回路と前記第２のテストパッドとを電気的に接続する第２の配線と、を有し、
   前記第１のテストパッドと前記第２のテストパッドとが相変化メモリを介して電気的に接続された半導体集積回路を形成した後、
   前記相変化メモリを絶縁化し、
   前記第１のテストパッドに電流測定器の第１の針を接触させるとともに、前記第２のテストバッドに前記電流測定器の第２の針を接触させ、前記第１の回路と前記第２の回路との間に流れる電流を前記電流測定器により測定することを特徴とする半導体集積回路の検査方法。
5. 第１及び第２の回路と、
   第１及び第２のテストパッドと、
   前記第１の回路と前記第１のテストパッドとを電気的に接続する第１の配線と、
   前記第２の回路と前記第２のテストパッドとを電気的に接続する第２の配線と、を有し、
   前記第１のテストパッドと前記第２のテストパッドとがアナログスイッチを介して電気的に接続された半導体集積回路を形成した後、
   前記アナログスイッチを非導通にした状態において、前記第１のテストパッドに電流測定器の第１の針を接触させるとともに、前記第２のテストバッドに前記電流測定器の第２の針を接触させ、前記第１の回路と前記第２の回路との間に流れる電流を前記電流測定器により測定することを特徴とする半導体集積回路の検査方法。
6. 第１のテストパッドと、前記第１のテストパッドと電気的に接続された第２のテストパッドと、前記第１のテストパッドに電気的に接続された第１の配線と、前記第２のテストパッドに電気的に接続された第２の配線と、を有する第１のスタンダードセルと、
   第１の回路を有する第２のスタンダードセルと、
   第２の回路を有する第３のスタンダードセルと、を有し、
   前記第１の回路は、前記第１の配線と電気的に接続されており、
   前記第２の回路は、前記第２の配線と電気的に接続されている半導体集積回路を形成した後、
   前記第１のテストパッドと前記第２のテストパッドとの電気的な接続を切断した状態において、前記第１のテストパッドに電流測定器の第１の針を接触させるとともに、前記第２のテストバッドに前記電流測定器の第２の針を接触させ、前記第１の回路と前記第２の回路との間に流れる電流を前記電流測定器により測定することを特徴とする半導体集積回路の検査方法。
7. 請求項６において、
   前記第１のテストパッドと前記第２のテストパッドとの間には、第３の配線、相変化メモリ、アナログスイッチのいずれかが配置されていることを特徴とする半導体集積回路の検査方法。
8. 請求項１乃至請求項７のいずれか一項において、
   前記半導体集積回路の設計を、複数のスタンダードセルを自動レイアウト方式で配置することにより行ったことを特徴とする半導体集積回路の検査方法。
9. 第１及び第２の回路と、
   第１及び第２のテストパッドと、
   前記第１の回路と前記第１のテストパッドとを電気的に接続する第１の配線と、
   前記第２の回路と前記第２のテストパッドとを電気的に接続する第２の配線と、を有し、
   前記第１のテストパッドと前記第２のテストパッドとが第３の配線を介して電気的に接続されていることを特徴とする半導体集積回路。
10. 請求項９において、
    前記第３の配線は、幅が細い部分を有することを特徴とする半導体集積回路。
11. 第１及び第２の回路と、
    第１及び第２のテストパッドと、
    前記第１の回路と前記第１のテストパッドとを電気的に接続する第１の配線と、
    前記第２の回路と前記第２のテストパッドとを電気的に接続する第２の配線と、を有し、
    前記第１のテストパッドと前記第２のテストパッドとが相変化メモリを介して電気的に接続されていることを特徴とする半導体集積回路。
12. 第１及び第２の回路と、
    第１及び第２のテストパッドと、
    前記第１の回路と前記第１のテストパッドとを電気的に接続する第１の配線と、
    前記第２の回路と前記第２のテストパッドとを電気的に接続する第２の配線と、を有し、
    前記第１のテストパッドと前記第２のテストパッドとがアナログスイッチを介して電気的に接続されていることを特徴とする半導体集積回路。
13. 第１のテストパッドと、前記第１のテストパッドと電気的に接続された第２のテストパッドと、前記第１のテストパッドに電気的に接続された第１の配線と、前記第２のテストパッドに電気的に接続された第２の配線と、を有する第１のスタンダードセルと、
    第１の回路を有する第２のスタンダードセルと、
    第２の回路を有する第３のスタンダードセルと、を有し、
    前記第１の回路は、前記第１の配線と電気的に接続されており、
    前記第２の回路は、前記第２の配線と電気的に接続されていることを特徴とする半導体集積回路。
14. 請求項１３において、
    前記第１のテストパッドと前記第２のテストパッドとの間には、第３の配線、相変化メモリ、アナログスイッチのいずれかが配置されていることを特徴とする半導体集積回路。
15. 請求項９乃至請求項１４のいずれか一項において、
    前記半導体集積回路の設計を、複数のスタンダードセルを自動レイアウト方式で配置することにより行ったことを特徴とする半導体集積回路。