KR20090070773A

KR20090070773A - 반도체 칩 테스트 장치

Info

Publication number: KR20090070773A
Application number: KR1020070138899A
Authority: KR
Inventors: 임상윤
Original assignee: 주식회사 동부하이텍
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2009-07-01
Also published as: US20090167340A1; US7688101B2

Abstract

본 발명은 반도체 칩 테스트 장치에 관한 것으로, 전원 입력단을 포함하는 반도체 칩으로 전원을 공급하는 다수 개의 전원 공급단과, 전원 공급단의 출력 전류를 측정하고, 측정되는 출력 전류가 기설정 전류 이상일 때 스위칭 제어 신호를 발생하는 테스터와, 테스터의 공통 접지와 다수 개의 전원 공급단의 접지 사이에 대응되게 형성되어 클로즈 또는 오픈 동작되는 다수 개의 릴레이와, 테스터로부터의 스위칭 제어 신호에 따라 다수 개의 릴레이 중 하나의 릴레이만 클로즈 동작되도록 데이터 비트를 설정하는 데이터 비트 설정 수단을 포함하며, 반도체 칩 테스트시 과다 전류가 흐를 경우를 감안하여 각 전원 공급단별로 접지를 분리하여 전류 경로를 파악할 수 있는 방안을 제시하고자 한다. 이로 인해 본 발명에서는, 반도체 칩 테스트 장치에서 칩 불량 분석을 용이하게 수행할 수 있으며, 이에 따른 수율 향상을 기대할 수 있다. 일반적인 테스트 방법으로는 전류가 어디로 빠지는지 알 수가 없으나, 본 방법을 적용할 경우에 칩 내부에서 레이아웃(layout)상 어떤 접지로 전류가 빠지는지를 용이하게 파악할 수 있다.

대기 전류(standby current), 전류 경로

Description

반도체 칩 테스트 장치{SEMICONDUCTOR CHIP TEST APPARATUS}

본 발명은 반도체 칩 테스트 장치에 관한 것으로, 특히 반도체 칩으로 인가되는 전원 공급단의 대기 전류(standby current)를 측정하는데 적합한 반도체 칩 테스트 장치에 관한 것이다.

통상적으로 제조된 반도체 집적 회로(IC ; Integrated Circuit)는 전기적 특성검사를 통하여 양 또는 불량을 선별하게 되는데, 이러한 전기적 특성검사를 수행하기 위해 전기적인 신호를 발생하여 피측정 반도체 칩에 인가하는 테스터(tester)와 주변 보조 장치들이 이용된다.

도 1은 일반적인 반도체 칩 테스터에서 장비의 공통 접지(Common Ground)를 사용하여 전류를 측정하는 장치를 보여주고 있다.

도 1에 도시한 바와 같이, 전형적인 반도체 칩 테스트 장치는, 반도체 칩(10), 전원 공급단(20, 22), 테스터(30)를 포함한다.

반도체 칩(10)은 피측정 패키지로서, 전원 입력단(VDD)을 포함한다. 이러한 반도체 칩(10)은 공통 접지(VSS)와 연결된다.

전원 공급단(20, 22)은 반도체 칩(10)의 전원 입력단(VDD)에 전원을 공급하는 역할을 한다. 도 1에서는 제 1 전원 공급단(20)과 제 2 전원 공급단(22)으로 예시하였다.

테스터(30)는 전원 공급단(20, 22)의 출력 전류, 예컨대 대기 전류(standby current)(IDDS)를 측정하는 역할을 한다.

일반적으로 반도체 칩에서는 접지를 공용으로 사용하지 않고 각각의 전원 공급단이 별도의 접지를 갖는다. 그러나 모든 반도체 칩 테스터는 상기 도 1과 같이 접지를 공용으로 사용하기 때문에, 전류 측정시 입/출력(I/O)단의 접지로 빠지는지 코어(Core)단의 접지로 빠지는지 전류 경로(current path)의 판별이 불가능하다는 문제가 있다.

이러한 전류 경로의 판별이 불가능하기 때문에, 불량 분석시에 핫 스팟(hot spot)이 검출되지 않으면, 전류 경로에 대한 불량분석이 힘들다. 실제 불량분석을 해보면 코어쪽 전원 공급단에서 입/출력(I/O) 접지로 전류가 빠지는 경우도 있고, 코어 접지로 전류가 빠지는 경우도 있다.

최근 반도체 칩들은 모바일(mobile) 제품군이 많으며, 이에 따라 반도체 소자를 테스트하는데 있어서 공급 전류나(supply current)나 대기 전류(IDDS)는 매우 중요한 변수(parameter)가 된다. SOC의 경우 칩 내부에 여러 개의 전원 공급단이 존재하며, 각각의 전원 공급단은 서로 다른 접지, 예를 들면 PLL(Phase Locked Loop) 접지, 코어1 접지, 코어2 접지, 입/출력(I/O) 접지 등을 갖는다.

이에 본 발명은, 반도체 칩 테스트시 과다 전류가 흐를 경우를 감안하여 각 전원 공급단별로 접지를 분리하여 전류 경로를 파악할 수 있는 방안을 제시하고자 한다.

본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 전원 입력단을 포함하는 반도체 칩으로 전원을 공급하는 다수 개의 전원 공급단과, 상기 전원 공급단의 출력 전류를 측정하고, 측정되는 출력 전류가 기설정 전류 이상일 때 스위칭 제어 신호를 발생하는 테스터와, 상기 테스터의 공통 접지와 상기 다수 개의 전원 공급단의 접지 사이에 대응되게 형성되어 클로즈 또는 오픈 동작되는 다수 개의 릴레이와, 상기 테스터로부터의 스위칭 제어 신호에 따라 상기 다수 개의 릴레이 중 하나의 릴레이만 클로즈 동작되도록 데이터 비트를 설정하는 데이터 비트 설정 수단을 포함하는 반도체 칩 테스트 장치를 제공한다.

본 발명에 의하면, 반도체 칩 테스트 장치에서 칩 불량 분석을 용이하게 수행할 수 있으며, 이에 따른 수율 향상을 기대할 수 있다. 일반적인 테스트 방법으로는 전류가 어디로 빠지는지 알 수가 없으나, 본 방법을 적용할 경우에 칩 내부에서 레이아웃(layout)상 어떤 접지로 전류가 빠지는지를 용이하게 파악할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 칩 테스트 장치에 대한 구성 블록도로서, 반도체 칩(100), 전원 공급단(102/1, 102/2), 테스터(104), 제어 비트(c-bit) 발생부(106), 릴레이(108/a, 108/b, 108/c)를 포함한다.

반도체 칩(100)은 피측정 패키지로서, 전원 입력단(VDD)을 포함한다. 이러한 반도체 칩(100)은 각 릴레이(108/a, 108/b, 108/c)를 통해 공통 접지(VSS)와 연결된다.

전원 공급단(102/1, 102/2)은 반도체 칩(100)의 전원 입력단(VDD)에 전원을 공급하는 역할을 한다. 도 2에서는 제 1 전원 공급단(102/1)과 제 2 전원 공급단(102/2)으로 예시하였으나, 이는 설명의 편의를 위해 한정한 것일 뿐, 추가적인 전원 공급단이 구비될 수 있음은 당업자라면 용이하게 알 수 있을 것이다.

테스터(104)는 전원 공급단(102/1, 102/2)의 출력 전류, 예컨대 대기 전 류(standby current)(IDDS)를 측정하는 역할을 한다. 이러한 테스터(104)는 전원 공급단(102/1, 102/2)의 대기 전류가 기설정 전류, 예를 들면 10mA 이상 측정될 경우에, 제어 비트 발생부(106)로 릴레이 스위칭 신호를 제공하는 역할을 한다.

제어 비트 발생부(106)는 테스터(104)로부터 제공되는 릴레이 스위칭 신호에 따라 제어 비트(c-bit)를 사용하여 각 릴레이(108/a, 108/b, 108/c)를 선택적으로 스위칭 제어한다.

보다 구체적으로, 제어 비트 발생부(106)는 각 릴레이(108/a, 108/b, 108/c)에 대해 제어 비트를 선택적으로 적용하여 각 릴레이(108/a, 108/b, 108/c) 중 하나의 릴레이, 예를 들면 제 1 릴레이(108/a)만 클로즈(close) 상태가 되도록 스위칭 제어한다. 제 1 릴레이(108/a)만 클로즈 상태로 스위칭 한 후에는 기 설정된 시간 후에 제 2 릴레이(108/b), 제 3 릴레이(108/c)만 클로즈 상태가 되도록 순차 스위칭 제어한다.

릴레이(108/a, 108/b, 108/c)의 제 1 릴레이(108/a)는 반도체 칩(100)의 코어 접지(core ground)와 공통 접지(VSS) 사이에 형성되며, 제어 비트 발생부(106)의 제어 비트에 따라 클로즈 또는 오픈 동작된다. 제 1 릴레이(108/a)가 클로즈 되는 경우에는 코어 접지와 공통 접지(VSS)가 서로 연결되기 때문에 테스터(104)를 통해 코어 접지 쪽으로 흐르는 전류를 측정할 수 있다.

제 2 릴레이(108/b)는 반도체 칩(100)의 PLL(Phase Locked Loop) 접지와 공통 접지(VSS) 사이에 형성되며, 제어 비트 발생부(106)의 제어 비트에 따라 클로즈 또는 오픈 동작된다. 제 2 릴레이(108/b)가 클로즈 되는 경우에는 PLL 접지와 공 통 접지(VSS)가 서로 연결되기 때문에 테스터(104)를 통해 PLL 접지 쪽으로 흐르는 전류를 측정할 수 있다.

제 3 릴레이(108/c)는 반도체 칩(100)의 입/출력(I/O) 접지와 공통 접지(VSS) 사이에 형성되며, 제어 비트 발생부(106)의 제어 비트에 따라 클로즈 또는 오픈 동작된다. 제 3 릴레이(108/c)가 클로즈 되는 경우에는 입/출력 접지(I/O ground)와 공통 접지(VSS)가 서로 연결되기 때문에 테스터(104)를 통해 입/출력(I/O) 접지 쪽으로 흐르는 전류를 측정할 수 있다.

본 발명은, 반도체 칩(100)을 테스트하는데 있어서, 대기 전류(IDDS)나 공급 전류값이 과다하게 측정될 경우, 각 릴레이(108/1, 108b, 108c)에 의해서 반도체 칩(100)의 코어 접지, 입/출력 접지, PLL 접지가 순차적으로 테스터(104)의 공통 접지(VSS)로 클로즈 되도록 한다. 이때, 초기 측정 시 디폴트(default) 상태는 모든 릴레이(108/1, 108b, 108c)가 클로즈 상태인 것을 특징으로 한다.

코어 접지단의 대기 전류(IDDS)가 과다하게 측정되면 우선 릴레이(108/b)와 릴레이(108/c)는 오픈(open)상태에서 릴레이(108/a)는 클로즈 상태로 전환되고, 릴레이(108/a)에 의해서 코어 접지 쪽으로 흐르는 전류가 측정된다.

순차적으로 릴레이(108/b)와 릴레이(108/c)가 클로즈되어 입/출력(I/O) 접지 및 PLL 접지로 빠지는 전류를 각각 측정할 수 있다. 코어 접지단과 동일한 방법으로 입/출력(I/O) 접지 및 PLL 접지의 전류를 측정한다.

이하에서는 제어 비트 발생부(106)에 의한 릴레이(108/1, 108b, 108c)의 각 동작을 보다 구체적으로 설명하기로 한다.

각 릴레이(108/1, 108b, 108c)의 제어는 제어 비트 발생부(106)의 제어 비트를 사용하는 것을 특징으로 하며, 초기 상태는 데이터 비트(data bits)를 온(on)으로 설정하고, 과다 전류 측정 시에는 각 릴레이 하나씩 개별적으로 온(on)시키고 다른 릴레이는 오프(off) 시킨다.

즉, 초기 상태에는 제어 비트 발생부(106)는 데이터 비트를 모두 온(on)으로 설정하여 모든 릴레이(108/1, 108b, 108c)를 클로즈 상태로 설정한다.

이때, 과다 전류 측정 시에는 제 1 릴레이(108/a)만 데이터 비트를 온(on)으로, 제 2 릴레이(108/b)와 제 3 릴레이(108/c)로의 데이터 비트를 오프(off)로 설정함으로써 제 1 릴레이(108/a)만 클로즈 상태로, 제 2 릴레이(108/b) 및 제 3 릴레이(108/c)는 오픈 상태로 설정한다. 따라서 제 1 릴레이(108/a)에 의해서 코어 접지 쪽으로 흐르는 전류가 테스터(104)를 통해 측정될 수 있다.

이어서 제어 비트 발생부(106)는, 제 2 릴레이(108/b)만 데이터 비트를 온(on)으로, 제 1 릴레이(108/a)와 제 3 릴레이(108/c)로의 데이터 비트를 오프(off)로 설정함으로써 제 2 릴레이(108/b)만 클로즈 상태로, 제 1 릴레이(108/a) 및 제 3 릴레이(108/c)는 오픈 상태로 설정한다. 따라서 제 2 릴레이(108/b)에 의해서 PLL 접지 쪽으로 흐르는 전류가 테스터(104)를 통해 측정될 수 있다.

계속해서 제어 비트 발생부(106)는, 제 3 릴레이(108/c)만 데이터 비트를 온(on)으로, 제 1 릴레이(108/a)와 제 2 릴레이(108/b)로의 데이터 비트를 오프(off)로 설정함으로써 제 3 릴레이(108/c)만 클로즈 상태로, 제 1 릴레이(108/a) 및 제 2 릴레이(108/b)는 오픈 상태로 설정한다. 따라서 제 3 릴레이(108/c)에 의 해서 입/출력(I/O) 접지 쪽으로 흐르는 전류가 테스터(104)를 통해 측정될 수 있다.

본 발명에 따른 반도체 칩 테스트 장치에서 실제 테스트한 결과를 바탕으로 불량 분석을 실시해 보면, 코어 전원(core power)단에서 입/출력(I/O) 접지로 단락(short)이 발생할 경우에는 다른 접지로는 전류가 거의 흐르지 않는다. 입/출력(I/O) 접지로 전류가 빠지고 있다는 것을 알기 때문에 불량분석을 더욱 쉽게 할 수 있게 된다.

이러한 본원 발명의 특징 및 장점을 정리하면 다음과 같다.

<특징>

반도체 칩의 전원 단락(power short)및 IDDS 전류 측정 시 각각의 접지를 따로 분리하여 어떠한 접지 경로로 전류가 얼마나 빠지는지 알 수 있다.

<이점>

기존의 칩 테스트 방법은 모든 접지를 테스터의 공통 접지로 같이 접지시키기 때문에, 전류의 경로에 대한 식별이 전혀 불가능하지만, 본 발명에 따른 방법을 적용하면 전류 경로를 알 수 있는 바, 불량 분석이 용이하며 이에 따른 수율 향상을 기대할 수 있다.

<우수성>

본 발명은, 제어 비트(c-bit)를 사용하여 각 릴레이를 제어하여 각각의 접지 패드(ground pad)를 개별적으로 테스터의 공통 접지(VSS)로 접지시킴으로써 전류가 실제 레이아웃(layout)상 어느 경로를 통해서 흐르는지 쉽게 파악이 가능하다.

한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.

도 1은 종래의 반도체 칩 테스트 장치에 대한 구성 블록도,

도 2는 본 발명의 바람직한 실시예에 따른 반도체 칩 테스트 장치에 대한 구성 블록도,

Claims

전원 입력단을 포함하는 반도체 칩으로 전원을 공급하는 다수 개의 전원 공급단과,

상기 전원 공급단의 출력 전류를 측정하고, 측정되는 출력 전류가 기설정 전류 이상일 때 스위칭 제어 신호를 발생하는 테스터와,

상기 테스터의 공통 접지와 상기 다수 개의 전원 공급단의 접지 사이에 대응되게 형성되어 클로즈 또는 오픈 동작되는 다수 개의 릴레이와,

상기 테스터로부터의 스위칭 제어 신호에 따라 상기 다수 개의 릴레이 중 하나의 릴레이만 클로즈 동작되도록 데이터 비트를 설정하는 데이터 비트 설정 수단

을 포함하는 반도체 칩 테스트 장치.
제 1 항에 있어서,

상기 데이터 비트 설정 수단은, 초기 측정 시 상기 다수 개의 릴레이의 디폴트 상태를 모두 클로즈 상태로 설정하는 것을 특징으로 하는 반도체 칩 테스트 장치.
제 1 항에 있어서,

상기 데이터 비트 발생 수단은, 제어 비트를 사용하여 상기 다수 개의 릴레이를 제어하는 것을 특징으로 하는 반도체 칩 테스트 장치.
제 1 항에 있어서,

상기 테스터는,

상기 다수 개의 릴레이 중 일 릴레이가 클로즈 상태로 동작되도록 설정한 후 기 설정된 시간이 경과된 후에 타 릴레이만 클로즈 상태가 되도록 상기 데이터 비트 설정 수단을 순차 제어하는 것을 특징으로 하는 반도체 칩 테스트 장치.
제 1 항에 있어서,

상기 출력 전류는 대기 전류인 것을 특징으로 하는 반도체 칩 테스트 장치.