JP2007318893A - 無停電電源装置、双方向電力転送回路および電源供給装置 - Google Patents

無停電電源装置、双方向電力転送回路および電源供給装置 Download PDF

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Minoru Okada
實 岡田
Haruki Wada
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Abstract

【課題】無瞬断で入力交流電圧と切り替えられ、逆潮流を阻止できかつ誘導性負荷または容量性負荷の接続に対応できる無停電電源装置および電源供給装置を提供する。
【解決手段】無停電電源装置または電源供給装置が、入力交流電圧の入力端子と出力端子の間の電流路および逆潮流防止手段としての第１、第２スイッチング素子および第１、第２整流素子と、入力交流電圧の低下時に入力交流電圧の全波整流波形と相似な波形の電圧を出力する電源出力手段と、電源出力手段の出力電圧により流れる電流の波形を入力交流電圧の波形に変換するべくオンオフ制御される第３〜第６のスイッチング素子と、誘導性負荷等の接続時における負荷電圧上昇時に順バイアスされて導通することにより負荷電圧上昇を抑制する第９スイッチング素子とを有する。
【選択図】図１

Description

本発明は、交流電源の低下時に無瞬断で別の電源から負荷に電源供給可能である無停電電源装置、双方に電力を送り込むことが可能な双方向電力転送回路、および交流電源とは別の電源から優先的に負荷に電源供給可能である電源供給装置に関し、さらに誘導性負荷または容量性負荷の接続に対応可能であるこれらの装置に関する。
従来の一般的な無停電電源装置は、正常時に使用する交流電源（系統電源等）とは別個の予備電源（例えば、バッテリー、またはバッテリーとインバータ回路の組合せ）と、交流電源の電圧低下（停止を含む）を検出する交流電圧監視手段と、交流電圧監視手段が異常を検出することにより本来の交流電源から予備電源へと切り替える切り替え手段（リレーまたは半導体素子）とを有する。尚、復電時には、予備電源から本来の交流電源への切り替えが行われる。
従来技術の一例として、特許文献１は、交流電源の正常時にはその出力電圧を負荷に与え、この交流電源の低下時には予備電源出力を負荷に与える無停電電源装置であって、基準電圧と交流電源電圧を比較することにより交流電源の電圧低下を検出した場合に、交流電源から予備電源への切り替え指令信号を出力する電源異常監視手段を備えた無停電電源装置を開示する。
また、近年、省エネルギーおよび環境保護の観点から太陽光発電や風力発電等のクリーンエネルギーによる分散型発電がますます普及し、重要視されるようになっている。これらの分散型発電から得られる電力は、上記の無停電電源装置における予備電源として、通常、系統電源に連系させて用いられている。また、分散型発電による電力に余剰があるときは商用系統へ電力を送り出すこと（「逆潮流」と称される）が可能となるが、これには厳しいガイドラインが定められている（非特許文献１等）。
特開平１１−３４１７０２号公報 「電力品質確保に係る系統連系技術要件ガイドライン」平成１６年１０月１日、資源エネルギー庁
従来の無停電電源装置には、次のような問題点がある。
交流電源の電圧低下時に無停電電源装置を予備電源に切り替えるとき、横流が生じたり、リレー切り替え時間を要したりすることにより、負荷への電圧供給において少なくとも数mSの瞬断が発生する。切り替え速度を速めるために、リレーに替えて半導体素子を使用した場合も、本来の交流電源を一旦負荷から切り離し、その後予備電源を負荷に接続し直すため、やはり瞬断は避けられない。同様に、復電時にも切り替えが必要であるため瞬断がある。さらに、交流電圧監視手段を備えている場合、電圧低下が生じてからそれを検出しさらに切り替え手段へ制御信号を送って切り替えが開始されるまでの遅れにより、瞬断の時間がさらに長くなる。
このような予備電源との切り替え時における電源供給の瞬断は、特にサーバやパーソナルコンピュータ等の種々のコンピュータやその他の電子回路用の電源では深刻な問題となる。
加えて、交流電圧は、正常時であっても波形が完全なサイン波でないことがしばしばあるが、交流電圧監視手段がこのような正常時における波形の乱れを電圧低下と判断してしまうことにより、予備電源への切り替えが頻繁に行われると予備電源を無駄に消耗させることとなる。
また、従来の予備電源としての分散型発電の系統連系に、次のような問題点がある。
系統への逆潮流には厳しいガイドラインが定められており、逆潮流を防止するための保護装置の設置を要求されることがしばしばである。そのためシステムの構成および制御が複雑となり、コスト高となっていた。さらに、逆潮流防止用の保護装置は、ガイドラインの基準を超える状況となった場合に系統側への逆潮流を阻止するのみでなく、自己消費側も同時に遮断してしまう方式が一般的であり、分散型発電により大きな電力が得られている場合であってもそれを利用できないという矛盾が生じていた。
さらに、コンピュータ等の整流負荷を対象とする従来の無停電電源装置において逆潮流防止手段を設けた場合には、次の問題点がある。
対象外である誘導性負荷または容量性負荷が接続されると、交流電源に電流を送り返す位相が発生するが、逆潮流防止手段を設けているために逆潮流が阻止され、その結果、負荷電圧が入力交流電圧より上昇してしまい、負荷を損傷するおそれがあるという問題が発生する。
以上の問題点に鑑み、本発明は、交流電源と予備電源とを無瞬断で切り替えることができる無停電電源装置を提供することを目的とする。
さらに、交流電圧の正常時の波形の乱れによって予備電源への切り替えが頻繁に生じないような無停電電源装置を提供することを目的とする。
さらに、予備電源から系統への逆潮流を阻止すると同時に、負荷に対する電源供給を可能とする無停電電源装置を提供することを目的とする。
さらに、逆潮流防止手段を設けている場合に、誘導性負荷または容量性負荷を接続したことによる負荷電圧の上昇に対応できる無停電電源装置を提供することを目的とする。
本発明はさらに、交流電源よりも分散型発電による予備電源を優先的に用いる電源供給装置であって、無瞬断でこれらの間を切り替えることができ、かつ誘導性負荷または容量性負荷の接続による負荷電圧の上昇に対応できる電源供給装置を提供することを目的とする。
（１）請求項１に係る無停電電源装置は、（ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
（ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
（ｃ）前記平均波形生成手段の出力信号により直流電源の電圧を該出力信号に含まれる電圧波形情報に相似した交流電圧波形の全波整流波形電圧に変換し出力する電源出力手段と、
（ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧と相似である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
（ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
（ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
（ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
（ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は前記正サイクル時順方向に導通し、前記第２整流素子は前記負サイクル時順方向に導通し、
（ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記電源出力手段から電力を出力し、
（ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（２）請求項２に係る無停電電源装置は、請求項１において、（ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記整流波形生成手段が生成する電位である第２電位との差分増幅電位が印加される制御端を有する第９スイッチング素子を備え、
（ｂ）前記第１電位が前記第２電位より高いとき、前記第９スイッチング素子の制御端が順バイアスされ該第９スイッチング素子が導通することにより、前記第３および第５スイッチング素子の一端の電位を低下させる動作により前記第１電位と前記第２電位を均等にすべく制御することを特徴とする。
（３）請求項３に係る無停電電源装置は、請求項１において、（ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記整流波形生成手段の生成する電位である第２電位との差分増幅電位が印加される制御端を有する第１２スイッチング素子と、
（ｂ）前記第３および第５スイッチング素子の一端と、前記第４および第６スイッチング素子の一端との間に、接続または断絶されるべく制御可能な１または複数のコンデンサと、を備え、
（ｃ）前記第１電位が前記第２電位より高いとき、前記第１２スイッチング素子の制御端が順バイアスされ該第１２スイッチング素子が導通することにより、前記抵抗素子の電圧降下を検出し前記１または複数のコンデンサのうちの所定数のコンデンサを接続または断絶することにより該第１電位を低下させ該第１２スイッチング素子に流れる電流の量を減じさせる制御により、
（ｄ）該第１電位を該第２電位に近づけるべく制御をすることを特徴とする。
（４）請求項４に係る無停電電源装置は、請求項１において、前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（５）請求項５に係る無停電電源装置は、請求項４において、（ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記基準電圧生成手段の生成する基準電圧の一端の電位である第３電位との差分増幅電位が印加される制御端を有する第９スイッチング素子を備え、
（ｂ）前記第１電位が前記第３電位より高いとき、前記第９スイッチング素子の制御端が順バイアスされ該第９スイッチング素子が導通することにより、前記第３および第５スイッチング素子の一端の電位を低下させる動作により前記第１電位と前記第３電位を均等にすべく制御することを特徴とする。
（６）請求項６に係る無停電電源装置は、請求項４において、（ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記基準電圧生成手段の生成する基準電圧の一端の電位である第３電位との差分増幅電位が印加される制御端を有する第１２スイッチング素子と、
（ｂ）前記第３および第５スイッチング素子の一端と、前記第４および第６スイッチング素子の一端との間に、接続または断絶されるべく制御可能な１または複数のコンデンサと、を備え、
（ｃ）前記第１電位が前記第３電位より高いとき、前記第１２スイッチング素子の制御端が順バイアスされ該第１２スイッチング素子が導通することにより、前記抵抗素子の電圧降下を検出し前記１または複数のコンデンサのうちの所定数のコンデンサを接続または断絶することにより該第１電位を低下させ該第１２スイッチング素子に流れる電流の量を減じさせる動作により、
（ｄ）該第１電位を該第３電位に近づけるべく制御をすることを特徴とする。
（７）請求項７に係る無停電電源装置は、請求項４〜６のいずれかにおいて、
（ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
（ｂ）前記平均波形生成手段の出力信号により前記直流電源の電圧を変換し出力する前記電源出力手段において、前記平均波形生成手段の出力信号を前記正弦波発振手段の出力する信号により代替し該直流電源の電圧を変換し出力することを特徴とする。
（８）請求項８に係る無停電電源装置は、（ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
（ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
（ｃ）直流電源とチョークコイルとの間に接続され前記平均波形生成手段の出力信号により制御端をＰＷＭ駆動されるべき第７スイッチング素子により直流電源の電圧を該出力信号に含まれる波形情報に相似した交流電圧波形の全波整流波形電圧に変換し該チョークコイルから電力を出力する電源出力手段と、
（ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧波形と相似形である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
（ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
（ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
（ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
（ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は該正サイクル時順方向に導通し、前記第２整流素子は該負サイクル時順方向に導通し、
（ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記第７スイッチング素子の制御端をＰＷＭ駆動し前記電源出力手段から電力を出力し、
（ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（９）請求項９に係る無停電電源装置は、請求項８において、（ａ）一端が前記第７スイッチング素子の一端と前記チョークコイルとの接続点に接続され他端が前記第４および第６スイッチング素子の一端に接続された制御端を有する第８スイッチング素子を備え、
（ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記整流波形生成手段が生成する電位である第２電位とを比較し、該第２電位より該第１電位が大きいとき該第１電位と該第２電位の差分の大きさにより前記第７スイッチング素子と排他的にオンオフされる前記第８スイッチング素子の制御端をＰＷＭ駆動することにより、前記チョークコイル側に存在する電力を前記直流電源側に送り込む回生作用を伴って該第２電位と該第１電位を均等にすべく制御することを特徴とする。
（１０）請求項１０に係る無停電電源装置は、請求項８において、前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（１１）請求項１１に係る無停電電源装置は、請求項１０において、（ａ）一端が前記第７スイッチング素子の一端と前記チョークコイルとの接続点に接続され他端が前記第４および第６スイッチング素子の一端に接続された制御端を有する第８スイッチング素子を備え、
（ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記基準電圧生成手段が生成する基準電圧の一端の電位である第３電位とを比較し、該第３電位より該第１電位が大きいとき該第１電位と該第３電位の差分の大きさにより前記第８スイッチング素子の制御端をＰＷＭ駆動することにより、前記チョークコイル側に存在する電力を前記直流電源側に送り込む回生作用を伴って該第３電位と該第１電位を均等にすべく制御することを特徴とする。
（１２）請求項１２に係る無停電電源装置は、請求項１０または１１において、
（ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
（ｂ）前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動される前記第７スイッチング素子において、前記平均波形生成手段の出力信号を前記正弦波発振手段が出力する信号により代替しＰＷＭ駆動することを特徴とする。
（１３）請求項１３に係る無停電電源装置は、（ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
（ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
（ｃ）一次コイルおよび該一次コイルに磁気結合された二次コイルを有するトランスと、前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動され該一次コイルに印加される直流電圧をスイッチングすべき第１０スイッチング素子により該直流電源の電圧を該出力信号に含まれる波形情報に相似した交流電圧波形の全波整流波形電圧に変換し該二次コイルから出力する電源出力手段と、
（ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧波形と相似形である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
（ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
（ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
（ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
（ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は前記正サイクル時順方向に導通し、前記第２整流素子は前記負サイクル時順方向に導通し、
（ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記第１０スイッチング素子の制御端をＰＷＭ駆動し前記電源出力手段から電力を出力し、
（ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源の電力により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（１４）請求項１４に係る無停電電源装置は、請求項１３において、（ａ）前記二次コイルに直列接続され該二次コイルを通した出力電流路を断続可能に制御すべき制御端を有する第１１スイッチング素子を備え、
（ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記整流波形生成手段が生成する電位である第２電位とを比較し、該第２電位より該第１電位が大きいとき該第１電位と該第２電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記二次コイル側に存在する電力を前記一次コイル側に送り込む回生作用を伴って該第２電位と該第１電位を均等にすべく制御することを特徴とする。
（１５）請求項１５に係る無停電電源装置は、請求項１３において、前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（１６）請求項１６に係る無停電電源装置は、請求項１５において、（ａ）前記二次コイルに直列接続され該二次コイルを通した出力電流路を断続可能に制御すべき制御端を有する第１１スイッチング素子を備え、
（ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記基準電圧生成手段が生成する基準電圧の一端の電位である第３電位とを比較し、該第３電位より該第１電位が大きいとき該第１電位と該第３電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記二次コイル側に存在する電力を前記一次コイル側に送り込む回生作用を伴って該第３電位と該第１電位を均等にすべく制御することを特徴とする。
（１７）請求項１７に係る無停電電源装置は、請求項１５または１６において、
（ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
（ｂ）前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動される前記第１０スイッチング素子において、前記平均波形生成手段の出力信号を前記正弦波発振手段が出力する信号により代替しＰＷＭ駆動することを特徴とする。
（１８）請求項１８に係る双方向電力転送回路は、（ａ）一次コイルおよび該一次コイルに磁気結合された二次コイルを有するトランスと、該一次コイルに印加される直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該二次コイルの出力電流路に直列に接続され制御端を有する第１１スイッチング素子と、を備え、
（ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、前記第１０スイッチング素子がオンし、前記一次コイルに電圧が印加されるとき前記二次コイルに発生する電圧を得るとともに、
（ｃ）前記第１１スイッチング素子の制御端に電圧を印加し、前記第１１スイッチング素子がオンし、前記二次コイル側に印加されるべき直流電圧により該二次コイルに電圧が印加されるとき前記一次コイルに発生する電圧を得る、双方向にフォワード動作するスイッチング電源回路であって、
（ｄ）前記二次コイルの出力側に直列接続されるチョークコイル及び前記一次コイルの出力側に直列接続されるチョークコイルが無いことを特徴とする双方向電力転送回路。
（１９）請求項１９に係る双方向電力転送回路は、（ａ）一次コイルおよび該一次コイルに磁気結合された二次コイルを有するトランスと、該一次コイルに印加される直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該一次コイルに並列に接続された第３整流素子と、該二次コイルの出力電流路に直列に接続され制御端を有する第１１スイッチング素子と、該二次コイルに並列に接続された第４整流素子と、を備え、
（ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、該第１０スイッチング素子がオンし、前記一次コイルに第１電流が流れるように電圧が印加されるとき、前記二次コイルの出力電流路に第２電流が流れ該二次コイルに発生する電力を得る一方、該第１０スイッチング素子がオフしたとき、該一次コイルおよび前記第３整流素子を通して第３電流が流れることに起因して該一次コイルの磁気回路に蓄積された磁束の減少が抑制されることにより、該二次コイルを通して該第２電流と同方向に第４電流が流れ該二次コイルに発生する電力を得るとともに、
（ｃ）前記第１１イッチング素子の制御端に電圧を印加し、該第１１スイッチング素子がオンし、前記二次コイル側に印加されるべき直流電圧により該二次コイルに第５電流が流れるように電圧が印加されるとき、前記一次コイルに第６電流が流れ該一次コイルに発生する電力を得る一方、該第１１スイッチング素子がオフしたとき、該二次コイルおよび前記第４整流素子を通して第７電流が流れることに起因して該二次コイルの磁気回路に蓄積された磁束の減少が抑制されることにより、該一次コイルを通して該第６電流と同方向に第８電流が流れ該一次コイルに発生する電力を得る、双方向にフォワードおよびフライバック動作することを特徴とする。
（２０）請求項２０に係る双方向電力転送回路は、請求項１８または１９において、前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
前記一次コイルが前記中央脚に巻装され、かつ前記二次コイルが前記一対の外側脚の各々に巻装され、
前記中央脚から前記外側脚へ向かう磁束の一部が前記一次コイルと前記二次コイルとの間の空隙を通るとともに、前記外側脚から前記中央脚へ向かう磁束の一部が該一次コイルと該二次コイルとの空隙を通るよう構成され、
前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする。
（２１）請求項２１に係る双方向電力転送回路は、請求項１８または１９において、前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
前記一次コイルが前記中央脚に巻装され、前記二次コイルが前記一対の外側脚のいずれか一方に巻装され、かつ少なくとも前記二次コイルを巻装されない方の外側脚の中間位置に磁気ギャップが設けられ、
前記中央脚から前記外側脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙および前記二次コイルを巻装されない方の外側脚を通るとともに、該二次コイルを巻装した外側脚から該中央脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙および該二次コイルを巻装されない方の外側脚を通るよう構成され、
前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする。
（２２）請求項２２に係る双方向電力転送回路は、請求項１８または１９に記載の双方向電力転送回路において、前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
前記一次コイルが前記中央脚に巻装され、かつ前記二次コイルが前記一次コイルから離隔しかつ該一次コイルと同心状に前記一対の外側脚の内側に巻装され、
前記中央脚から前記外側脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙を通るとともに、該外側脚から該中央脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙を通るよう構成され、
前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする。
（２３）請求項２３に係る双方向電力転送回路は、請求項１８または１９において、前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
前記一次コイルが前記中央脚に巻装され、前記二次コイルが該一次コイルの外側に配置された磁性体片を介して該一次コイルと同心状に巻装され、
前記中央脚から前記外側脚へ向かう磁束の一部が前記磁性体片を通るとともに、前記外側脚から前記中央脚へ向かう磁束の一部が前記磁性体片を通るよう構成され、
前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする。
（２４）請求項２４に係る双方向電力転送回路は、（ａ）密に磁気結合された第１コイルおよび第２コイルを備える第１コイル群と該第１コイル群に疎に磁気結合され相互に密に磁気結合された第３コイルおよび第４コイルを備える第２コイル群とを備えかつ該第１コイルと該第３コイルとが第１の入出力点にて接続されるとともに該第２コイルと該第４コイルとが第２の入出力点にて接続されたトランスと、該第１コイルに印加されるべき直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該第４コイルの電流路に直列に接続され制御端を有する第１１スイッチング素子と、を備え、
（ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、該第１０スイッチング素子がオンし、前記第１コイルに前記第１の入出力点から第１の入力電流が流れ込むように電圧が印加されるとき、前記第４コイルを通して前記第２の入出力点から第１のフォワード電流が流れ出て該第４コイルに発生する電力を得る一方、該第１０スイッチング素子がオフしたとき、前記第２コイルを通して該第２の入出力点から該第１のフォワード電流と同方向の第１のフライバック電流が流れ出て該第２コイルに発生する電力を得るとともに、
（ｃ）前記第１１イッチング素子の制御端に電圧を印加し、前記第１１スイッチング素子がオンし、前記第４コイルに印加されるべき直流電圧により該第４コイルへ前記第２の入出力点に前記第１のフォワード電流と逆方向の第２の入力電流が流れ込むように電圧が印加されるとき、前記第１コイルを通して前記第１の入出力点から前記第１の入力電流と逆方向の第２のフォワード電流が流れ出て該第１コイルに発生する電力を得る一方、該第１１スイッチング素子がオフしたとき、前記第３コイルを通して該第１の入出力点から該第２のフォワード電流と同方向に第２のフライバック電流が流れ出て該第３コイルに発生する電力を得る、双方向にフォワードおよびフライバック動作することを特徴とする。
（２５）請求項２５に係る双方向電力転送回路は、（ａ）密に磁気結合された第１コイルおよび第２コイルを備える第１コイル群と該第１コイル群に疎に磁気結合され相互に密に磁気結合された第３コイルおよび第４コイルを備える第２コイル群とを備えかつ該第１コイルと該第３コイルとが第１の入出力点にて接続されるとともに該第２コイルと該第４コイルとが第２の入出力点にて接続されたトランスと、該第３コイルに印加されるべき直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該第４コイルの電流路に直列に接続され制御端を有する第１１スイッチング素子と、を備え、
（ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、該第１０スイッチング素子がオンし、前記第３コイルに前記第１の入出力点から第１の入力電流が流れ込むように電圧が印加されるとき、前記第２コイルを通して前記第２の入出力点から第１のフォワード電流が流れ該第２コイルに発生する電力を得る一方、該第１０スイッチング素子がオフしたとき、該第４コイルを通して該第２の入出力点から該第１のフォワード電流と同方向の第１のフライバック電流が流れ出て該第４コイルに発生する電力を得るとともに、
（ｃ）前記第１１イッチング素子の制御端に電圧を印加し、前記第１１スイッチング素子がオンし、前記第４コイルに印加されるべき直流電圧により該第４コイルへ前記第２の入出力点に前記第１のフォワード電流と逆方向の第２の入力電流が流れ込むように電圧が印加されるとき、前記第１コイルを通して前記第１の入出力点から第１の入力電流と逆方向の第２のフォワード電流が流れ出て該第１コイルに発生する電力を得る一方、該第１１スイッチング素子がオフしたとき、前記第３コイルを通して該第１の入出力点から該２のフォワード電流と同方向に第２のフライバック電流が流れ出て該第３コイルに発生する電力を得る、双方向にフォワードおよびフライバック動作することを特徴とする。
（２６）請求項２６に係る無停電電源装置は、請求項２４または２５において、前記トランスが、対向する一対のヨークと、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、前記第１コイルおよび前記第２コイルが一方の該外側脚に巻装されかつ前記第３コイルおよび前記第４コイルが他方の該外側脚に巻装されるとともに、
前記一対の外側脚の一方から他方へまたは他方から一方へ向かう磁束の一部が、前記第１コイルおよび前記第２コイルと、前記第３コイルおよび第４コイルとの間の空隙を通るように構成されることを特徴とする。
（２７）請求項２７に係る無停電電源装置は、（ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
（ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
（ｃ）請求項１８〜２６のいずれかに記載の双方向電力転送回路を備え、前記平均波形生成手段の出力信号により前記第１０スイッチング素子の制御端をＰＷＭ駆動し、直流電源の電圧を該出力信号に含まれる電圧波形情報に相似した交流電圧波形の全波整流波形電圧に変換し出力する電源出力手段と、
（ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧波形と相似形である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
（ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
（ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
（ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
（ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は前記正サイクル時順方向に導通し、前記第２整流素子は前記負サイクル時順方向に導通し、
（ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記第１０スイッチング素子の制御端をＰＷＭ駆動し前記電源出力手段から電力を出力し、
（ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源の電力により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（２８）請求項２８に係る無停電電源装置は、請求項２７において、請求項１８〜２６のいずれかに記載の双方向電力転送回路を備え、前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の第１電位と、前記整流波形生成手段が生成する電位である第２電位とを比較し、該第２電位より該第１電位が大きいとき該第１電位と該第２電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記第３および第５スイッチング素子の一端と前記第４および第６スイッチング素子の一端との間に発生する電力を前記直流電源に送り込む回生作用を伴って該第２電位と該第１電位を均等にすべく制御することを特徴とする。
（２９）請求項２９に係る無停電電源装置は、請求項２７において、前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする。
（３０）請求項３０に係る無停電電源装置は、請求項２９において、請求項１８〜２６のいずれかに記載の双方向電力転送回路を備え、前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の第１電位と、前記基準電圧生成手段が生成する基準電圧の電位である第３電位とを比較し、該第３電位より該第１電位が大きいとき該第１電位と該第３電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記第３および第５スイッチング素子の一端と前記第４および第６スイッチング素子の一端との間に発生する電力を前記直流電源に送り込む回生作用を伴って該第３電位と該第１電位を均等にすべく制御することを特徴とする。
（３１）請求項３１に係る無停電電源装置は、請求項２９または３０において、
（ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
（ｂ）前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動される前記第１０スイッチング素子において、前記平均波形生成手段の出力信号を前記正弦波発振手段が出力する信号により代替しＰＷＭ駆動することを特徴とする。
（３２）請求項３２に係る無停電電源装置は、請求項１〜１７または２７〜３１のいずれかにおいて、前記第１スイッチング素子および前記第２整流素子に代替して第１整流回路を設け、かつ前記第２スイッチング素子および前記第１整流素子に代替して第２整流回路を設けており、
（ａ１）前記第１整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によってＰＮ接合素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記ＰＮ接合素子をバイパスする第３制御端を有する第３半導体素子とを備え、
（ａ２）前記第１整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端とが前記第１スイッチング素子の他端に代替して接続されるともに、前記第２半導体素子の他端が前記第１スイッチング素子の一端に代替して接続され、
（ａ３）前記入力交流電源の一方の相が正サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
（ａ４）前記入力交流電源の一方の相が負サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、さらに、
（ｂ１）前記第２整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によってＰＮ接合素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記ＰＮ接合素子をバイパスする第３制御端を有する第３半導体素子とを備え、
（ｂ２）前記第２整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端とが前記第２スイッチング素子の他端に代替して接続されるとともに、前記第２半導体素子の他端が前記第２スイッチング素子の一端に代替して接続され、
（ｂ３）前記入力交流電源の一方の相が正サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
（ｂ４）前記入力交流電源の一方の相が負サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させることを特徴とする。
（３３）請求項３３に係る無停電電源装置は、請求項１〜１７または２７〜３１のいずれかにおいて、前記第１スイッチング素子および前記第２整流素子に替えて第１整流回路を設け、かつ、前記第２スイッチング素子および前記第１整流素子に替えて第２整流回路を設け、
（ａ１）前記第１整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によって第４制御端を有する第４半導体素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記第４半導体素子をバイパスする第３制御端を有する第３半導体素子とを備え、
（ａ２）前記第１整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端が前記第１スイッチング素子の他端に代替して接続されるとともに、前記第２半導体素子の他端が前記第１スイッチング素子の一端に代替して接続され、
（ａ３）前記入力交流電源の一方の相が正サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
（ａ４）前記入力交流電源の一方の相が負サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、
（ｂ１）前記第２整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によって第４制御端を有する第４半導体素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記第４半導体素子をバイパスする第３制御端を有する第３半導体素子とを備え、
（ｂ２）前記第２整流回路における前記第２半導体素子の他端が前記第２スイッチング素子の一端に代替して接続されるとともに、前記第２半導体素子の一端と前記第４半導体素子の一端が前記第２スイッチング素子の他端に代替して接続され、
（ｂ３）前記入力交流電源の一方の相が正サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
（ｂ４）前記入力交流電源の一方の相が負サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させることを特徴とする。
（３４）請求項３４に係る無停電電源装置は、請求項１〜１７または２７〜３３のいずれかにおいて、前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記電源出力手段が正常時における前記入力交流電源の電圧にて電圧を出力することを特徴とする。
（３５）請求項３５に係る電源供給装置は、請求項１〜１７または２７〜３４のいずれかに記載の無停電電源装置を用いた電源供給装置であって、前記電源出力手段が、前記入力交流電源の電圧より大きい電圧にて全波整流波形を出力することを特徴とする電源供給装置。
（３６）請求項３６に係るトランスは、密に磁気結合された第１コイルおよび第２コイルを備える第１コイル群と、密に磁気結合された第３コイルおよび第４コイルを備える第２コイル群とを備え、該第１コイル群と該第２コイル群とが疎に磁気結合されている。
（１）請求項１の無停電源電源装置においては、入力交流電源の電圧の低下時（停電と判断される所定値より低い電圧となる停電時は含まない）に負荷に対して電源供給するために、従来の予備電源に対応する電源出力手段を有する。この電源出力手段により生成される電圧（以下「ＵＰＳ電圧」と称する）は、外部の直流電源の電圧を変換して得られた所定の交流電圧波形の全波整流波形電圧である。この所定の交流電圧波形は、平均波形生成手段により生成される出力信号のもつ電圧波形情報を用いて生成される。
本発明の特徴の１つである平均波形生成手段は、入力交流電圧の波形情報を所定期間蓄積しその平均値を取得し、さらに入力交流電圧位相に同期させて出力信号を生成する。ＵＰＳ電圧が、入力交流電圧波形の平均値を基に生成されることにより、ＵＰＳ電圧の波形を入力交流電圧と相似形として追随させることができる。これにより、入力交流電圧の正常範囲での波形の乱れ（波高値のつぶれ等）によりＵＰＳ電圧が頻繁に出力されることを抑制でき、ＵＰＳ電圧の供給源であるバッテリー等の消耗を防止できる。
さらに本回路は、出力されるべきＵＰＳ電圧と相似形である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、入力交流電源と相似形である比率Ｒ倍の全波整流波形電圧を生成する整流波形生成手段とを備えている。整流波形生成手段の生成する全波整流波形電圧は、入力交流電源の電圧値の判定手段として用いることができる。一方、基準電圧は、入力交流電源と電源出力手段とを切り替える境界値の設定手段として用いることができる。整流波形生成手段の生成する電圧と基準電圧とを比較することにより、前者が後者より大きければ、入力交流電源により負荷へ電力供給し、前者が後者より小さければ、ＵＰＳ電圧を生成し出力することにより負荷へ電力供給する。
なお、電源出力手段は、整流波形生成手段の生成する電圧が基準電圧より小さいときにＵＰＳ電圧を生成し出力するが、整流波形生成手段の生成する電圧が基準電圧より大きいときは電源出力手段を停止させておくことができるので、その消費電力を節減できる。
負荷電源供給点を構成するように接続され、入力交流電源と同期して一対ずつ排他的オンオフ制御される第３〜第６のスイッチング素子は、ＵＰＳ電圧の全波整流波形を、通常の交流波形に変換して負荷へ供給することができる。
このような構成としたことにより、入力交流電圧の低下時および復電時においてリレーや半導体素子等による切り替え動作が不要となる。この結果、入力交流電圧の低下時およびその復電時における負荷への電源供給の瞬断は解消される。よって、完全無瞬断で、系統電源常用の高効率の無停電電源装置が実現される。
また、請求項１の無停電源電源装置においては、第２整流素子と並列接続された第１スイッチング素子と、第１整流素子と並列接続された第２スイッチング素子とが相互の一端を結合され直列逆極性接続されて交流電流路に挿入されている。第１および第２のスイッチング素子はそれぞれ制御端を有し、入力交流電源の一方の相の正負サイクルと同期して互いに排他的にオンオフ制御される。これにより、第１および第２のスイッチング素子は、入力交流電圧による電流の電流路の役割と、系統への逆潮流阻止の役割を果たしている。
正サイクル時には、第１スイッチング素子および第１整流素子を電流路として入力端子から出力端子へ電流が流れることができるが、出力側から入力側へ向かう電流は、第１整流素子が逆方向でありかつ第２スイッチング素子がオフであるので阻止される。
一方、負サイクル時には、第２スイッチング素子および第２整流素子を電流路として出力側から入力側へ電流が流れることができるが、入力側から出力側へ向かう電流は、第２整流素子が逆方向でありかつ第１スイッチング素子がオフであるので阻止される。
この構成により、ＵＰＳ電圧に切り替わった場合にも系統への逆潮流が阻止されるため、停電時（系統ショート状態（送電停止時））に出力端の電圧低下が発生せず、完全瞬低防止の無停電電源装置が実現される。
（２）請求項２の無停電源電源装置は、入力交流電圧の正常時または低下時における誘導性負荷または容量性負荷（以下、「誘導性／容量性負荷」と称する）の接続による負荷電圧上昇に対処できる。第９スイッチング素子が設けられ、その一端には、抵抗素子ならびに第３および第５スイッチング素子を介した負荷電力供給点の電位が現れる。第９スイッチング素子の制御端には、この負荷電位の比率Ｒ倍の電位（第１電位）と整流波形生成手段の生成する電位（第２電位）との差分増幅電位が印加される。この第９スイッチング素子は、負荷電圧上昇に対応するダミーロードとしての役割を果たすことができる。
入力交流電圧の正常時には、第９スイッチング素子の他端と制御端とが同電位に設定されることにより第９スイッチング素子は順バイアスされず、その電流路は遮断している。この状態のとき、負荷電力供給点に誘導性／容量性負荷を接続したとすると、入力交流電源側へ電流を送り返す位相が発生する。ところが、この交流電流路には上記の逆潮流阻止機能が設けられているため入力交流電源側へ電流が流れることができず、負荷電圧が上昇する。すると、第９スイッチング素子の一端の電位が上昇することにより制御端が順バイアスされることにより、第９スイッチング素子の電流路が導通し、負荷電圧による電流が流れる。この結果、第９スイッチング素子の一端の電位は制御され、負荷電圧の上昇を抑止することができる。この構成は、特に、軽度の誘導性／容量性負荷に有効である。
（３）請求項３の無停電電源装置では、入力交流電圧の正常時または低下時における誘導性負荷の接続による負荷電圧上昇に対処できる。第１２スイッチング素子が設けられ、その一端には、抵抗素子ならびに第３および第５スイッチング素子を介した負荷電力供給点の電位が現れる。第１２スイッチング素子の制御端には、この負荷電位の比率Ｒ倍の電位（第１電位）と整流波形生成手段の生成する電位（第２電位）との差分増幅電位が印加される。負荷電圧が上昇すると、第１２スイッチング素子の一端の電位が上昇することにより制御端が順バイアスされることにより、第１２スイッチング素子の電流路が導通する。そして、第１２スイッチング素子に流れる電流を検出し、その電流量に応じた容量のコンデンサを負荷に並列に接続および断絶する。これにより、誘導性負荷の接続により生じた電流をコンデンサに流して電流を低減する。この結果、負荷電流の位相が調整されるため、力率改善の効果が得られ、負荷電位が低下する。
（４）請求項４の無停電電源装置では、入力交流電圧が所定値より低下した場合（これを「停電時」と称する）、第１および第２スイッチング素子をいずれもオフとし、電源出力手段により負荷へ電力供給する。これにより、停電時に第１および第２スイッチング素子が稼働することによる無駄な電力消費を節減できるとともに、交流電流路が遮断されているので逆潮流も阻止できる。
（５）請求項５の無停電電源装置では、停電時における誘導性／容量性負荷の接続による負荷電圧上昇に対処できる。第９スイッチング素子が設けられ、その一端には、抵抗素子ならびに第３および第５スイッチング素子を介した負荷電力供給点の電位が現れる。第９スイッチング素子の制御端には、この負荷電位の比率Ｒ倍の電位（第１電位）と基準電圧生成手段の生成する基準電電圧の一端の電位（第３電位）との差分増幅電位が印加される。停電時には、整流波形生成手段の生成電位は低下しているため、その代替として基準電圧の一端の電位を用いることが有用である。負荷電圧が上昇すると、第９スイッチング素子の一端の電位が上昇することにより制御端が順バイアスされることにより、第９スイッチング素子の電流路が導通し、負荷電圧による電流が流れる。この結果、第９スイッチング素子の一端の電位は制御され、負荷電圧の上昇を抑止することができる。この構成は、特に、軽度の誘導性／容量性負荷に有効である。
（６）請求項６の無停電電源装置では、停電時における誘導性負荷の接続による負荷電圧上昇に対処できる。第１２スイッチング素子が設けられ、その一端には、抵抗素子ならびに第３および第５スイッチング素子を介した負荷電力供給点の電位が現れる。第１２スイッチング素子の制御端には、この負荷電位の比率Ｒ倍の電位（第１電位）と基準電圧生成手段の生成する基準電圧の一端の電位（第３伝に）との差分増幅電位が印加される。停電時には、整流波形生成手段の生成電位は低下しているため、その代替として基準電圧の電位を用いることが有用である。負荷電圧が上昇すると、第１２スイッチング素子の一端の電位が上昇することにより制御端が順バイアスされることにより、第１２スイッチング素子の電流路が導通する。そして、第１２スイッチング素子に流れる電流を検出し、その電流量に応じた容量のコンデンサを負荷に並列に接続および断絶する。これにより、誘導性負荷の接続により生じた電流をコンデンサに流して電流を低減する。この結果、負荷電流の位相が調整されるため、力率改善の効果が得られ、負荷電位が低下する。
（７）請求項７の無停電電源装置では、入力交流電圧の位相に同期して発振する正弦波発振手段を備えており、正弦波発振手段は入力交流電圧の停電時にも正常時の位相に固定されて自走することができる。従って、入力交流電圧の停電時に平均波形生成手段の出力信号が得られなくとも、その代替として正弦波発振手段の出力信号を用いることにより、電源出力手段は入力交流電圧に同期した正弦波のＵＰＳ電圧を出力することができる。なお、停電時に出力されるＵＰＳ電圧は、正常時における入力交流電圧（通常、１００Ｖ）と同じとすることが負荷に対して好適である。
（８）請求項８の無停電電源装置では、電源出力手段が第７スイッチング素子を備えており、整流波形生成手段の生成する電圧が基準電圧より小さいとき、直流電源の電圧を交流電圧波形の全波整流波形電圧（ＵＰＳ電圧）に変換するために第７スイッチング素子の制御端をＰＷＭ（Pulse Width Modulation）駆動し、チョークコイルを介して電力を出力することができる。
このような構成としたことにより、入力交流電圧の低下時およびその後の復電時における瞬断は解消され、無瞬断の無停電電源装置が実現される。
（９）請求項９の無停電電源装置は、入力交流電圧の正常時または低下時における誘導性／容量性負荷の接続による負荷電圧上昇に対処できる。第８スイッチング素子を備えており、負荷電圧上昇時にその制御端をＰＷＭ駆動することにより、チョークコイル側に存在する電力を直流電源側に送り込む回生作用を行う。この場合、負荷電圧上昇の検出は、第３および第５スイッチング素子の一端の電位と、電源出力手段の出力電位との共通電位の比率Ｒ倍の第１電位と、整流波形生成手段が生成する電位である第２電位とを比較することにより行うことができる。第１電位が第２電位より大きいときは第８スイッチング素子をＰＷＭ駆動することにより電力回生させる。これは負帰還動作によって行われ、第１電位と第２電位とは均等となり、負荷電圧上昇は抑制される。また、第８スイッチング素子は、上記の電源出力手段の第７スイッチング素子と排他的にオンオフされるため、双方のスイッチング素子が同時に駆動されることがあっても障害を回避できる。
このような構成としたことにより、誘導性／容量性負荷の接続による負荷電圧上昇を抑止すると同時に、電力回生して有効利用できる。この構成は、誘導性／容量性負荷が大きい場合にも対応可能である。
（１０）請求項１０の無停電電源装置では、停電時に第１および第２スイッチング素子をオフとし、電源出力手段により負荷へ電力供給する。これにより、入力交流電圧の停電時に第１および第２スイッチング素子が稼働することによる無駄な電力消費を節減できる。
（１１）請求項１１の無停電電源装置は、停電時における誘導性／容量性負荷の接続による負荷電圧上昇に対処できる。負荷電圧上昇時に第８スイッチング素子の制御端をＰＷＭ駆動することにより、チョークコイル側に存在する電力を直流電源側に送り込む回生作用を行う。なお、この場合、負荷電圧上昇の検出は、第３および第５スイッチング素子の一端の電位と、電源出力手段の出力電位との共通電位の比率Ｒ倍の第１電位と、基準電圧生成手段が生成する電位である第３電位とを比較することにより行うことができる。停電時には、整流波形生成手段が生成する電位は低下しているため、その代替として基準電圧生成手段が生成する電位を用いることが有用である。第１電位が第３電位より大きいときは第８スイッチング素子をＰＷＭ駆動することにより電力回生させる。これは負帰還動作によって行われ、第１電位と第３電位とは均等となり、負荷電圧上昇は抑制される。なお、停電時に基準電圧生成手段が生成する電位である第３電位は、正常時における整流波形生成手段が生成する電位と同じとすることが好適である。
（１２）請求項１２の無停電電源装置は、停電時に平均波形生成手段の出力信号が得られなくとも、その代替として正弦波発振手段の出力信号を用いることにより、電源出力手段は入力交流電圧に同期した正弦波のＵＰＳ電圧を出力することができる。
（１３）請求項１３の無停電電源装置においては、電源出力手段がトランスを有し、整流波形生成手段の生成する電圧が基準電圧より小さいとき、トランスの一次コイルの電圧を第１０スイッチング素子がスイッチングすることにより二次コイルからＵＰＳ電圧を出力することができる。
このような構成としたことにより、入力交流電圧の低下時およびその後の復電時における瞬断は解消され、無瞬断の無停電電源装置が実現される。
（１４）請求項１４の無停電電源装置は、入力交流電圧の正常時または低下時における誘導性／容量性負荷の接続による負荷電圧上昇に対処できる。負荷電圧上昇時にトランスの二次コイルの電圧を第１１スイッチング素子がスイッチングすることにより一次コイル側に電力を送り込む回生作用を行う。この場合、負荷電圧上昇の検出は、第３および第５スイッチング素子の一端の電位と、電源出力手段の出力電位との共通電位の比率Ｒ倍の第１電位と、整流波形生成手段が生成する電位である第２電位とを比較することにより行うことができる。第１電位が第２電位より大きいときは第１１スイッチング素子をＰＷＭ駆動することにより電力回生させる。これは負帰還動作によって行われ、第１電位と第２電位とは均等となり、負荷電圧上昇は抑制される。
このような構成としたことにより、誘導性／容量性負荷の接続による負荷電圧上昇を抑止すると同時に、電力回生して有効利用できる。この構成は、誘導性／容量性負荷が大きい場合にも対応可能である。
（１５）請求項１５の無停電電源装置は、停電時に第１および第２スイッチング素子をオフとし、電源出力手段により負荷へ電力供給する。これにより、停電時に第１および第２スイッチング素子が稼働することによる無駄な電力消費を節減できる。
（１６）請求項１６の無停電電源装置は、停電時における誘導性／容量性負荷の接続による負荷電圧上昇に対処できる。負荷電圧上昇時にトランスの二次コイルの電圧を第１１スイッチング素子がスイッチングすることにより一次コイル側に電力を送り込む回生作用を行う。この場合、負荷電圧上昇の検出は、第３および第５スイッチング素子の一端の電位と、電源出力手段の出力電位との共通電位の比率Ｒ倍の第１電位と、基準電圧生成手段が生成する電位である第３電位とを比較することにより行うことができる。第１電位が第３電位より大きいときは第１１スイッチング素子をＰＷＭ駆動することにより電力回生させる。これは負帰還動作によって行われ、第１電位と第３電位とは均等となり、負荷電圧上昇は抑制される。停電時には、整流波形生成手段が生成する電位は低下しているため、その代替として基準電圧生成手段が生成する電位を用いることが有用である。
このような構成としたことにより、誘導性／容量性負荷の接続による負荷電圧上昇を抑止すると同時に、電力回生して有効利用できる。この構成は、誘導性／容量性負荷が大きい場合にも対応可能である。
（１７）請求項１７の無停電電源装置は、停電時に平均波形生成手段の出力信号が得られなくとも、その代替として正弦波発振手段の出力信号を用いることにより、電源出力手段は入力交流電圧に同期した正弦波のＵＰＳ電圧を出力することができる。
（１８）請求項１８に係る双方向電力転送回路においては、電源出力手段によるＵＰＳ電圧の出力および電力回生に用いるトランスにおいて、チョークコイルを取り除き双方向動作を可能としている。
（１９）請求項１９に係る双方向電力転送回路においては、磁気結合した一次コイルと二次コイルとを具備するトランスと、各コイルにそれぞれ並列接続された各整流素子と、それぞれのコイルをＰＷＭ駆動する各スイッチング素子とを備えており、一方のコイルを駆動側のコイルとしてそのスイッチング素子によりＰＷＭ駆動する。ＰＷＭ駆動のオン時には、他方のコイルにフォワード電流が流れる。そしてＰＷＭ駆動のオフ時には、駆動側のコイルとこれに並列に接続された整流素子に流れる電流により駆動側のコイルの磁束の減少が抑制されることにより、被駆動側のコイルにオン時と同方向の電流を流すことができる。駆動側と被駆動側のコイルを入れ替えて同様にＰＷＭ駆動しても、上記と対称的な電流が流れることとなる。
このように、本回路では、双方向の電力転送動作を行うことができるとともに、スイッチング素子のオン時にもオフ時にも同方向の出力電流を流すことができるので電力転送に有利である。また、本回路のトランスでは、チョークコイルを取り除くことで双方向動作を実現している。
（２０）請求項２０〜２３においては、請求項１８または１９の双方向電力転送回路におけるトランスにおいて一次コイルと二次コイルとを疎に磁気結合させている。トランスのコアは、対向する一対のヨークとこれらを連結する中央脚および一対の外側脚とで構成されている。そして、中央脚に一次コイルが巻装される。二次コイルは外側脚の双方（請求項２０）若しくはいずれか一方（請求項２１）に巻装されるか、一次コイルと同心状に両外側脚の内側に巻装（請求項２２）されるか若しくは磁性体片を介して一次コイルの上に重ねて巻装（請求項２３）されている。本トランスでは、一次コイルと二次コイルとの間に空隙が形成されるように二次コイルを巻装するか、または、磁性体片を介して二次コイルを巻装することにより、一次コイルと二次コイルとを離隔させ、疎結合としている。
このような疎結合トランスを用いることにより、ＤＣ／ＤＣコンバータにおいてチョークコイルを取り除き双方向動作を可能とした場合に、一方のコイルに電流が流れることにより他方のコイルに激しいピーク電流が流れることが回避できる。
よって、第１０スイッチング素子がオンのとき、一次コイルにより中央脚に生じた磁束が二次コイルの磁気回路へ流れ込むことにより二次コイルにはこれに抗する起磁力が瞬時に生じ、これに対応する起電力による電流が二次コイルに流れることができる。
また、第１１スイッチング素子がオンのとき、二次コイルにより生じた磁束が一次コイルの磁気回路へ流れ込むことにより一次コイルにはこれに抗する起磁力が瞬時に生じ、これに対応する起電力による電流が一次コイルに流れることができる。
（２１）請求項２４〜２６の双方向電力転送回路は、電源出力手段によるＵＰＳ電圧の出力および電力回生に用いるトランスが、密結合した一対の第１コイル群と、密結合した一対の第２コイル群とを有し、第１と第２のコイル群は互いに疎結合となっている。第１コイル群の一方のコイルと第２コイル群の一方のコイルとは第１の入出力点で接続され、第１コイル群の他方のコイルと第２コイル群の他方のコイルとは第２の入出力点で接続されている。
例えば、第１コイル群のうち、第１の入出力点に接続されている一方のコイルを駆動側としてスイッチング素子によりＰＷＭ駆動する。これにより、ＰＷＭ駆動のオン時には、疎結合している第２コイル群の被駆動側のコイルに第２の入出力点からフォワード電流が流れ出る。そして、ＰＷＭ駆動のオフ時には、駆動コイルと密結合している第１のコイル群の他方のコイルにフライバック電流が流れ、オン時と同様に第２の入出力点から流れ出る。駆動側と被駆動側のコイルを入れ替えて同様にＰＷＭ駆動すると、上記と対称的な電流が流れることとなる。
このように本回路では、双方向の電力転送動作を行うことができるとともに、スイッチング素子のオン時にもオフ時にも同方向の出力電流を流すことができるので電力転送に有利である。
特に、請求項２５の双方向電力転送回路におけるトランスは、ＵＰＳ電圧出力動作のときと、電力回生動作のときの磁気回路に生じる磁束の向きが逆となるため、トランスが磁気飽和し難いという利点がある。
また、上記いずれの双方向電力転送回路（請求項１８〜２６）においても、一次側コイルと二次側コイルとが絶縁されたトランスを使用しているため、従来技術のチョークコイルを使用した双方向インバータに無い、入出力間が絶縁された双方向インバータを構成できる。このため、安全性と信頼性の高いものとなる。
（２２）請求項２７〜３１の無停電電源装置では、請求項１８〜２６のいずれかの双方向電力転送回路を電源出力手段として用いることにより、上記の双方向電力転送回路の効果を奏することができる。
（２３）請求項３２または３３の無停電電源装置では、第１スイッチング素子と第２整流素子の並列接続に替えて第１整流回路を設け、かつ、第２スイッチング素子と第１整流素子の並列接続に替えて第２整流回路を設けている。請求項１〜１７および２７〜３１の構成における第１整流素子及び第２整流素子は、第１および第２スイッチング素子がＦＥＴの場合にその寄生ダイオードに対して優先的電流路となるが、ショットキーバリアダイオードを用いても順方向電圧降下の最小値には限界があり、損失となる。これに対し、第１整流回路及び第２整流回路は、ショットキーバリアダイオードに比べても抵抗が小さく電圧降下を低減できる。
入力交流電源の一方の相の正サイクル時には、第１整流回路は逆方向となるがオン制御することにより導通させることができ、第２整流回路は順方向であるので導通し、これにより入力端子から出力端子へ電流が流れる一方、逆潮流は阻止できる。
また、入力交流電源の一方の相の負サイクル時には、第１整流回路は順方向であるので導通し、第２整流回路は逆方向となるがオン制御することにより導通させることができ、これにより出力端子から入力端子へ電流が流れる一方、逆潮流は阻止できる。
（２４）請求項３４の無停電電源装置では、入力交流電圧の停電時にＵＰＳ電圧を、正常時の入力交流電圧と同じとすることにより、正常時の系統電圧と同じ電圧で負荷に電力供給できる。
（２５）請求項３５に記載の電源供給装置は、請求項１〜１７または２７〜３４のいずれかの無停電電源装置とほぼ同じ構成であるが、入力交流電圧の全波整流波形と相似な波形のＵＰＳ電圧が、入力交流電圧より大きい点において相違する。この電源供給装置では、入力交流電圧よりもＵＰＳ電圧が優勢であるため、バッテリー等が消耗しない限りＵＰＳ電圧の方が優先的に負荷へ供給される。これにより、太陽電池や燃料電池等の分散型発電電力を積極的に利用することができる。さらに、誘導性／容量性の負荷の接続に対しても、負荷電圧上昇を抑止できるとともに、電力回生することも可能である。
（２６）請求項３６に記載のトランスは、密結合した一対の第１コイル群と、密結合した一対の第２コイル群とを有し、第１と第２のコイル群は互いに疎結合となっているため、請求項２３または２４の双方向電力転送回路に好適である。
（１）無停電電源装置の第１の実施形態
（１−１）第１の実施形態の回路構成
図１は、本発明による無停電電源装置の第１の実施形態の構成例を示す回路図である。端子２と端子１間に、入力交流電源の電圧Ｖinが印加される。交流電源は、典型的には系統電源である。端子３と端子４間から出力電圧Ｖoutが出力され、図示しない負荷へ印加される。この無停電電源装置は、基本的にコンピュータや電子機器等の整流負荷を対象とする。端子２と端子３の間の交流電流路には、入力交流電源の一方の相の電圧が入力され、端子１と端子４の間の交流電流路には、入力交流電源の他方の相の電圧が入力される。
端子２と端子３との間の交流電流路上には、第１及び第２のスイッチング素子として２つのＦＥＴ(field effect transistor)Ｑ１及びＦＥＴＱ２が挿入接続されている。ＦＥＴＱ１のドレインは端子２へ接続され、ＦＥＴＱ１とＦＥＴＱ２のソース同士が接続され、ＦＥＴＱ２のドレインは端子３へ接続されている。端子２と端子３間において、ＦＥＴＱ１の電流路とＦＥＴＱ２の電流路とは直列逆極性接続されている。
入力交流電圧Ｖinに同期して、入力交流電源の一方の相の電圧の正サイクル時にＦＥＴＱ１をオンしかつ負サイクル時にＦＥＴＱ１をオフとする制御電圧が、ＦＥＴＱ１のゲートに対し印加される。従って、ＦＥＴＱ１の電流路は正サイクル時には双方向に導通可能な状態となり、負サイクル時には寄生ダイオードの順方向にのみ導通可能な状態となる。
一方、入力交流電圧Ｖinに同期して、入力交流電源の一方の相の電圧の正サイクル時にはＦＥＴＱ２をオフしかつ負サイクル時にＦＥＴＱ２をオンとする制御電圧が、ＦＥＴＱ２のゲートに対し印加される。従って、ＦＥＴＱ２の電流路は正サイクル時には寄生ダイオードの順方向にのみ導通可能な状態となり、負サイクル時には双方向に導通可能な状態となる。つまり、ＦＥＴＱ２のゲート制御電圧は、ＦＥＴＱ１のゲート制御電圧と逆相である。
第１整流素子であるダイオードＤ１は、ＦＥＴＱ２の電流路に対し並列に接続され、アノードが端子２側、カソードが端子３側になる方向で接続されている。ダイオードＤ１は、ＦＥＴＱ２の寄生ダイオードより優先的に電流が流れるように電圧降下の小さいダイオード（例えばショットキーバリアダイオード等）を用いることが好適である。
第２整流素子であるダイオードＤ２は、ＦＥＴＱ１の電流路に対し並列に接続され、アノードが端子３側、カソードが端子２側になる方向で接続されている。ダイオードＤ２は、ＦＥＴＱ１の寄生ダイオードより優先的に電流が流れるように電圧降下の小さいダイオード（例えばショットキーバリアダイオード等）を用いることが好適である。
電源出力部１３は、入力交流電圧Ｖinの低下時に負荷に対して供給されるＵＰＳ電圧Ｖupsを生成する機能を備えている。電源出力部１３には、直流電源からの直流電圧ＤＣＶ１が入力される。直流電源は、例えば、太陽電池や燃料電池等の分散型発電による電力を蓄積するバッテリー等である。ＦＥＴＱｚのドレインはチョークコイルを介して入力直流電源の電圧ＤＣＶ１の正極側に接続され、ソースは接地点に接続され、ゲートは制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。これらはＦＥＴＱｚのドレインに接続されたダイオードを含めて昇圧チョッパを構成している。入力直流電圧ＤＣＶ１は、昇圧チョッパにおけるＦＥＴＱｚのゲートを所定のＰＷＭ(Pulse Width Modulation：パルス幅変調)制御電圧により駆動することによりスイッチングされ、所望の直流電圧ＤＣＶ２に昇圧される。本回路で生成するＵＰＳ電圧Ｖupsは、正常時の入力交流電圧Ｖin以下の値とするため、直流電圧ＤＣＶ２は正常時の入力交流電圧Ｖinの波高値よりやや高く設定する。
電源出力部１３において、ＦＥＴＱｘのドレインは昇圧された直流電圧ＤＣＶ２に接続され、ＦＥＴＱｘのソースとＦＥＴＱｙのドレインが接続され、ＦＥＴＱｙのソースは接地点に接続されている。ＦＥＴＱｘおよびＦＥＴＱｙのゲートはそれぞれ、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ＦＥＴＱｘおよびＦＥＴＱｙは、所定のＰＷＭ制御電圧により駆動されて直流電圧ＤＣＶ２をスイッチングすることにより、入力交流電圧Ｖin（の平均波形）の全波整流波形に相似したＵＰＳ電圧Ｖupsを生成することができる。生成されるべきＵＰＳ電圧Ｖups（その時点で出力されているか否かに関わらず）は、入力交流電圧Ｖinの全波整流波形の波高値よりやや小さい波高値（例えばＶinが１４１Ｖに対し１３４〜１２７Ｖ（９０〜９５％）とする。なお、入力交流電圧Ｖinの停電時にＵＰＳ電圧Ｖupsを出力するときは、を正常時の入力交流電圧Ｖin、すなわち１００Ｖにて出力することが好適である。
ＦＥＴＱｘのソースとＦＥＴＱｙのドレインとの接続点にＵＰＳ電圧Ｖupsが生成されたときは、ダイオードＤ６を介して出力可能である。ダイオードＤ６は、ＵＰＳ電圧Ｖupsの生成側にアノードが、出力側にカソードが接続されることにより、出力側から生成側への逆流を阻止している。
さらに、入力交流電源の一方の相の電圧が出力される端子３には、第３スイッチング素子であるＦＥＴＱ３のソースと第６スイッチング素子であるＦＥＴＱ６のソースが接続される一方、入力交流電源の他方の相の電圧が出力される端子４には、第５スイッチング素子であるＦＥＴＱ５のソースと第４スイッチング素子であるＦＥＴＱ４のソースが接続されている。端子３と端子４との間が負荷電源供給点を構成している。ＦＥＴＱ３とＦＥＴＱ５のドレインすなわち点Ｂは、電源出力部１３の出力点であるダイオードＤ６のカソードと接続されている。ＦＥＴＱ６とＦＥＴＱ４のドレインは、接地点に接続されている。
ＦＥＴＱ３およびＦＥＴＱ４のゲートには、ＦＥＴＱ１のゲート制御電圧と同期した制御電圧が印加されることにより、ＦＥＴＱ１と同期してオンまたはオフとなる。従って、ＦＥＴＱ３およびＦＥＴＱ４は、入力交流電源の一方の相が正サイクル時にオンとなり電流路が導通し、負サイクル時にオフとなり電流路が遮断される。
ＦＥＴＱ５およびＦＥＴＱ６のゲートには、ＦＥＴＱ２のゲート制御電圧と同期した制御電圧が印加されることにより、ＦＥＴＱ２と同期してオフまたはオンとなる。従って、ＦＥＴＱ５およびＦＥＴＱ６は、入力交流電源の一方の相が正サイクル時にオフとなり電流路が遮断され、負サイクル時にオンとなり電流路が導通する。
従って、ＦＥＴ１、ＦＥＴＱ３およびＦＥＴＱ４と、ＦＥＴ２、ＦＥＴＱ５およびＦＥＴＱ６とは、排他的にオンオフ制御される。いわゆる交流スイッチを構成するＦＥＴＱ３〜Ｑ６のオンオフ制御は、入力交流電圧Ｖinの低下時および停電時にも正常時と同じように維持されることが必要である。
ダミーロード部１２は、端子３と端子４の間に誘導性／容量性負荷が接続された場合の対応のために設けられている。ダミーロード部１２は、第９スイッチング素子であるnpn型トランジスタのトランジスタＱ９を備えている。トランジスタＱ９のコレクタは抵抗素子Ｒ１を介してＦＥＴＱ３およびＦＥＴＱ５のドレインと接続され、エミッタは接地点に接続され、ベースは適宜の抵抗素子を介して演算増幅器ＯＰの出力端子に接続されている。演算増幅器ＯＰの非反転入力端子は、抵抗素子Ｒ２を介してＦＥＴＱ３およびＦＥＴＱ５のドレインと接続される一方、抵抗素子Ｒ３を介して接地点に接続されている。演算増幅器ＯＰの反転入力端子である点Ａは、後述する制御部２０からダイオードＤ７またはダイオードＤ８を介して出力される参照電電位Ｖrefが印加される。演算増幅器ＯＰの反転入力端子は、ダイオードＤ７およびダイオードＤ８のカソードと接続されている。
電流検出部２７は、ダミーロード部１２の抵抗素子Ｒ１の両端電圧降下によりトランジスタＱ９の電流路を流れる電流の検出を行う。さらに、電流検出部２７による検出結果に基づいてアラーム表示用データを作成するアラーム作成部２８と、作成されたアラーム表示用データを用いてアラーム表示を出力するアラーム表示出力部２９とが設けられる。
制御部２０は、端子１と端子２の間に印加される入力交流電源の電圧Ｖinを常時取得できるように接続されており、取得した電圧Ｖinに基づいて内蔵する種々の制御回路２１〜２６により本回路の制御を行う。制御部２０では、以下の各機能をデジタル信号処理により行ってもよい。
制御部２０の平均波形生成部２１は、入力交流電源の電圧Ｖinの波形情報を所定期間、例えば最新の複数周期分を蓄積し、蓄積された波形履歴情報の平均値を導出する。さらに、この電圧波形情報の平均値を含みかつ入力交流電源の電圧Ｖinの位相に同期した出力信号を生成する。この出力信号はＰＷＭゲート駆動部２５に出力され、電源出力部１３によるＵＰＳ電圧Ｖupsの生成のために用いられる。
ＵＰＳ電圧Ｖupsの生成において入力交流電圧Ｖinの平均波形を用いる場合は、正弦波を用いる場合に比べて入力交流電圧Ｖinの正常時における波形の乱れ（例えば、波高値のつぶれ等）に対しても追随できることになる。ＵＰＳ電圧Ｖupsが正弦波であると正常時であるにも拘わらずＵＰＳ電圧Ｖupsが入力交流電圧Ｖinよりも優勢となってＵＰＳ電圧Ｖupsへの切り替えが頻繁に生じるおそれがあるが、実際の入力交流電圧Ｖinの波形に追随した相似形により全波整流波形のＵＰＳ電圧Ｖupsを生成することにより、頻繁な切り替えを抑止できる。これにより電源出力部１３の入力直流電源であるバッテリーの消耗が避けられる。
ＰＷＭゲート駆動部２５は、平均波形生成部２１により生成された出力信号に基づいて電源出力部１３のＦＥＴＱｚ、Ｑｘ、ＱｙのゲートをＰＷＭ駆動するための制御電圧を生成する。なお、停電時には、平均波形生成部２１の出力信号に替えて、後述する正弦波発振部２２の出力信号（周波数情報として）、並びに基準電圧生成部２４の生成する基準電圧（波形情報として）を用いる。
正弦波発振部２２は、停電と判断された場合に正常時の入力交流電圧Ｖinの位相に同期するように固定されて自走する自励発振器を具備する。従って、正弦波発振部２２は、停電時に平均波形生成部２１の代替として正弦波でかつ入力交流電圧Ｖinの位相に同期した出力信号を生成する。そして、この出力信号がＰＷＭゲート駆動部２５に出力され、電源出力部１３によるＵＰＳ電圧Ｖupsの出力に用いられる。さらに、この出力信号はＦＥＴ駆動部２６にも出力され、停電時にもオンオフ制御の必要な各ＦＥＴを駆動する。
整流波形生成部２３は、取得した入力交流電源の電圧Ｖinに基づいて、入力交流電源の電圧Ｖinと相似形である比率Ｒ倍の全波整流波形を生成する。比率Ｒ倍は、制御部２０の回路動作条件に適した電圧値となるように適宜設定する。
整流波形生成部２３の生成する電圧またはその電位は、入力交流電源の電圧Ｖinに比例しているため、後述する基準電圧との比較により入力交流電圧Ｖinが正常であるか低下しているかの判定手段として用いられる。また、整流波形生成部２３の生成する電圧は、入力交流電圧Ｖinの位相に同期しているため、後述するＦＥＴ駆動制御部２６に与えられ、ＦＥＴＱ１〜Ｑ６をオンオフ制御するために用いられる。さらに、整流波形生成部２３の生成する電位は、ダイオードＤ７のアノードにも出力される。このダイオードＤ７を介しての出力は、入力交流電源の電位と負荷電圧の電位とを比較する場合に、入力交流電源の電位に相当する参照電位Ｖrefとして用いられる。
基準電圧生成部２４は、平均波形生成部２１からの出力信号を用い、その電圧波形情報と電圧Ｖinとの位相同期とに基づいて、電源出力部１３に出力させるべきＵＰＳ電圧Ｖups（その時点で出力されているか否かに関わらず）と相似形である比率Ｒ倍の基準電圧を生成する。ＵＰＳ電圧Ｖupsは、入力交流電圧Ｖinに相似形の全波整流波形であるから、基準電圧もまた全波整流波形である。比率Ｒ倍は、上記の整流波形生成部２３の生成電圧と同じ比率である。生成されるべきＵＰＳ電圧Ｖupsは、通常、入力交流電圧Ｖinの全波整流波形の波高値よりやや小さい波高値（例えばＶinが１４１Ｖに対し１３４〜１２７Ｖ（９０〜９５％）とされるため、これに従って基準電圧もまた、整流波形生成部２３の生成電圧に対して同じ割合（例えば９０〜９５％）でやや小さい値になる。
基準電圧は、正常時（入力交流電源が停電でないとき）に上記の整流波形生成部２３の生成電圧と比較されることにより、入力交流電源の電圧ＶinとＵＰＳ電圧Ｖupsとを切り替える境界点の設定手段として用いられる。また、入力交流電源が停電したときは、誘導性／容量性負荷による負荷電圧の上昇を抑制するため、負荷電圧と比較し回生動作を実行するＰＷＭゲート駆動部２５にも与えられる。
さらに、基準電圧生成部２４の生成する基準電圧の電位は、ダイオードＤ８のアノードにも出力されるが、整流波形生成部２３の生成電圧の電位の方が優勢である場合には参照電圧Ｖrefとして出力されない。しかしながら、入力交流電圧Ｖinの停電時には、整流波形生成部２３の生成電圧による電位を代替し参照電位Ｖrefとして用いられる。
ＦＥＴ駆動制御部２６は、ＦＥＴＱ１〜Ｑ６をオンオフ駆動するために各ゲートに対して制御電圧を出力する。ＦＥＴ１、ＦＥＴＱ３およびＦＥＴＱ４は、入力交流電源の一方の相が正サイクル時にオンし負サイクル時にオフするように、そしてＦＥＴ２、ＦＥＴＱ５およびＦＥＴＱ６は、入力交流電源の一方の相が正サイクル時にオフし負サイクル時にオンするように各ゲートに制御電圧を出力する。いわゆる交流スイッチを構成するＦＥＴＱ３〜Ｑ６のオンオフ制御は、常時維持されることが必要である。一方、ＦＥＴＱ１およびＦＥＴＱ２は、入力交流電圧Ｖinの停電時には強制的にオフとすることが好ましい。
（１−２）第１の実施形態の回路動作
＜電源出力動作：正常時および低下時＞
入力交流電圧Ｖinの正常時には、整流波形生成部２３の生成する電圧は、基準電圧生成部２４の生成する基準電圧より大きい。前者を１００％とすると後者は９０〜９５％に設定される。この場合、制御部２０はＰＷＭゲート駆動部２５から制御電圧を出力しないため、電源出力部１３のＦＥＴＱｘ、ＦＥＴＱｙは駆動されず、ＵＰＳ電圧Ｖupsは生成されない。ただし、ＰＷＭゲート駆動部２５は、ＦＥＴＱｘおよびＦＥＴＱｙに対して制御電圧を出力はしないが直ちに出力できる状態で内部の自励発振器（平均波形生成手段の出力信号に基づき発振）により常時、制御電圧を生成している。また、低下時および停電時に直ちにＵＰＳ電圧Ｖupsを出力できるようにＦＥＴＱｚのみは正常時であってもＰＷＭ駆動されている。
なお、別の実施形態として、ＦＥＴＱｘおよびＦＥＴＱｙを正常時にもＰＷＭ駆動しＵＰＳ電圧Ｖupsを常時出力するようにしてもよい。この場合、ＦＥＴ駆動による消費電力は大きくなるが、低下時および停電時に、より迅速に対応できる。
このように、整流波形生成部２３の生成する電圧が基準電圧より大きい場合、端子２における入力交流電圧Ｖinの正サイクル時に端子２→ＦＥＴＱ１→ダイオードＤ１→端子３→負荷→端子４の経路で電流が流れ、負サイクル時に端子４→負荷→端子３→ＦＥＴＱ２→ダイオードＤ２→端子２の経路で電流が流れ、端子３と端子４の間の負荷に電力供給される。
次に、入力交流電圧Ｖinが正常値から低下し、整流波形生成部２３の生成する電圧が基準電圧生成部２４の生成する基準電圧より小さくなると、制御部２０は直ちにＰＷＭ駆動部２５から制御電圧を出力し、電源出力部１３のＦＥＴＱｚ、ＦＥＴＱｘ、ＦＥＴＱｙを駆動してＵＰＳ電圧Ｖupsを生成する。ここで「低下時」とは、整流波形生成部２３の生成する電圧が、「停電」と判断される所定値までは低下していない場合をいう。この場合のＵＰＳ電圧Ｖupsは、平均波形生成部２１の出力信号を基にＰＷＭ駆動されて生成され、入力交流電圧Ｖinの平均波形に相似した交流電圧波形の全波整流波形電圧である。このとき、ＦＥＴＱ３およびＦＥＴＱ５のドレインの電位である点Ｂの電位Ｖbもまた、入力交流電圧Ｖinの低下によりＵＰＳ電圧Ｖupsの電位より低くなっているから、ダイオードＤ６が順方向となる。従って、ＵＰＳ電圧Ｖupsによる電流がダイオードＤ６→ＦＥＴＱ３（またはＦＥＴＱ５）→端子３（または端子４）→負荷→端子４（または端子３）→ＦＥＴＱ４（またはＦＥＴＱ６）の経路で流れ、端子３と端子４の間の負荷に供給される。なお、生成されたＵＰＳ電圧Ｖupsは全波整流波形であるが、交流スイッチであるＦＥＴＱ３〜Ｑ６のオンオフ制御により入力交流電圧Ｖinと相似な交流波形に変換されて負荷に供給される。すなわち、全波整流波形における負サイクル時の波形が反転させられることになる。
このように、整流波形生成部２３の生成する電圧が基準電圧生成部２４の生成する基準電圧より小さくなると、直ちに電流路が切り替わってＵＰＳ電圧Ｖupsが負荷へ出力される。逆に、整流波形生成部２３の生成する電圧が基準電圧生成部２４の生成する基準電圧より大きくなると、再び入力交流電圧Ｖinが負荷へ出力される。こうして、電流路の移行が無瞬断で行われるため、従来のような電流路の切り替え手段は不要である。
＜電源出力動作：停電時＞
入力交流電圧Ｖinがさらに低下することに対応して、整流波形生成部２３の生成する電圧が、「停電」と判断される所定値より低下すると、制御部２０はこれを停電時と判断する。停電時には、ＦＥＴ駆動制御部２６がＦＥＴＱ１およびＦＥＴＱ２をいずれもオフとするように制御することが好ましい。また、停電時には、平均波形生成部２１に替わり正弦波発振部２２が、入力交流電圧Ｖinに位相同期して固定された周波数で正弦波を発振し、出力信号を出力する。この正弦波発振部２２の出力信号を用いて、ＰＷＭゲート駆動部２５はＰＷＭ制御電圧を生成および出力し、基準電圧生成部２４は基準電圧を生成および出力し、そしてＦＥＴ駆動制御部２６はＦＥＴＱ３〜Ｑ６のオンオフ制御電圧を生成および出力する。
なお、停電時であると判断された後は、電源出力部１３がＵＰＳ電圧Ｖupsを正常時の入力交流電圧と同じ電圧（通常１００Ｖ）で生成出力するように、ＰＷＭ駆動することが好ましい。
＜逆潮流阻止動作＞
ＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２は、逆潮流を阻止する働きをする。入力交流電源側への逆潮流が生じる可能性の１つは、入力交流電圧Ｖinの低下時に出力端子に出力されるＵＰＳ電圧Ｖupsよる電流が交流電源側へ逆潮流する場合である。もう１つは、入力交流電圧Ｖinの正常時、低下時または停電時に関わらず、誘導性／容量性負荷の接続による電流位相のずれに起因して逆潮流する場合である。
入力交流電圧Ｖinの正常時および低下時には、ＦＥＴＱ１およびＦＥＴＱ２の排他的オンオフ制御により、入力交流電圧Ｖinによる電流と同相の電流のみが流れることができ、逆潮流は阻止される。つまり、正サイクル時には、端子３から端子２へ向かう電流は、ダイオードＤ１が逆方向でありかつＦＥＴＱ２がオフであるので阻止される。従って、ＵＰＳ電圧Ｖupsにより端子３が端子２より高電位となっても、端子３から端子２へ電流は流れず、ＵＰＳ電圧Ｖupsは負荷にのみ供給される。一方、負サイクル時には、端子２から端子３へ向かう電流は、ダイオード２が逆方向でありかつＦＥＴＱ１がオフであるので阻止される。従って、ＵＰＳ電圧Ｖupsにより端子２が端子３より高電位となっても、端子２から端子３へ電流は流れず、ＵＰＳ電圧Ｖupsは負荷にのみ供給される。
そして、入力交流電圧Ｖinの停電時には、ＦＥＴＱ１およびＦＥＴＱ２を強制的にオフすることが好適である。つまり、端子２と端子３の間には、逆極性接続されたダイオードＤ１とダイオードＤ２のみが存在することとなる。従って、端子２と端子３の間ではいずれの方向にも電流が阻止され、ＵＰＳ電圧Ｖupsは負荷にのみ供給される。
＜誘導性／容量性負荷の接続時の動作＞
本回路は基本的に整流負荷を対象としているが、誘導性／容量性負荷が端子３と端子４の間に接続された場合、入力交流電源側に電流を送り返す位相が発生する。しかしながら、上記の通り、本回路のＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２による逆潮流阻止機能があるために、負荷電圧が入力交流電圧Ｖinより上昇することとなる。ダミーロード部１２は、この負荷電圧上昇を抑止する働きをする。
演算増幅器ＯＰの反転入力端子である点Ａに対して制御部２０から印加される参照電位Ｖrefは、整流波形生成部２３の生成する電圧の電位または基準電圧生成部２４の生成する基準電圧の電位のうち高い方である。この選択は、ダイオードＤ７またはダイオードＤ８のいずれが順方向電圧となるかにより自動的に行われる。この参照電位Ｖrefが演算増幅器ＯＰの差分増幅動作の基準電位となる。
ＦＥＴＱ３およびＦＥＴＱ５のドレイン電位である点Ｂの電位Ｖbは、抵抗素子Ｒ２およびＲ３により抵抗分割されて演算増幅器ＯＰの非反転入力端子に印加される。点Ｂの電位Ｖbは、端子３と端子４の間の負荷電圧による電位が交流スイッチを構成するＦＥＴＱ３〜Ｑ６を介して全波整流波形として反映される。誘導性負荷等が接続されていない場合、端子３と端子４の間には入力交流電圧Ｖinがそのまま現れており、点Ｂの電位Ｖbもまた入力交流電圧Ｖinの全波整流波形となる。抵抗素子Ｒ２とＲ３による抵抗分割比は、誘導性負荷等が接続されていない場合に非反転入力端子の電位が参照電位Ｖrefと同じになるように設定される。このとき、演算増幅器ＯＰの出力端子の電位は接地点と同じであるため、トランジスタＱ９のベース・エミッタ間は順バイアスされず、トランジスタＱ９はオフ状態である。
誘導性／容量性負荷が接続された場合に、入力交流電源側への逆潮流が阻止されているために端子３と端子４間の電圧が上昇すると、点Ｂの電位Ｖbが上昇する。これにより、点Ｂの電位Ｖbを抵抗分割した非反転入力端子の電位が上昇する。そして参照電圧Ｖrefとの差分が演算増幅器ＯＰにより非反転増幅されて出力され、トランジスタＱ９のベースに印加される。これによりトランジスタＱ９が順バイアスされてオンとなりその電流路が導通する。この結果、トランジスタＱ９にコレクタ電流ｉdが流れる。コレクタ電流ｉdは、端子３(端子４)→ＦＥＴＱ３(ＦＥＴＱ５)→抵抗素子Ｒ１→トランジスタＱ９のコレクタ／エミッタ→接地点→ＦＥＴＱ４(ＦＥＴＱ６)→端子４(端子３)の経路で流れる。
トランジスタＱ９にコレクタ電流ｉdが流れると、負荷電圧すなわち点Ｂの電位Ｖbが低下し、その抵抗分割電位が参照電位Ｖrefと均等となるように負帰還制御される。
電流検出部２７は、抵抗素子Ｒ１の両端間電圧によりコレクタ電流ｉdを検出した場合、アラーム作成部２８に電流検出を通知する信号を出力する。アラーム作成部２８は、ユーザに対して警告するためのアラーム表示データを作成し、アラーム表示出力部２９に表示させる。なお、コレクタ電流の検出方法は、抵抗素子Ｒ１の電圧降下検出に限られず、他の方法（ＣＴ（カレントトランス））でもよい。
図１の回路におけるダミーロード部１２は、軽度の誘導性／容量性負荷に対応できる。ダミーロード部１２が許容できる程度の誘導性／容量性負荷である場合は、コレクタ電流ｉdを流すことで対処する。
ダミーロード部１２が許容できない誘導性／容量性負荷である場合は、大きなコレクタ電流ｉdにより発熱するため、電源出力部１３を含めた本回路の効率が低下するので、ＵＰＳ電圧Ｖupsの出力を停止する制御を行う。さらに、ＦＥＴＱ１およびＦＥＴＱ２をいずれもオン状態とし、端子２と端子３の間を完全に導通状態として入力交流電源Ｖinを負荷に供給可能とする。この場合は、入力交流電圧Ｖinの低下および停電に対応できないため、アラーム表示出力部２９においてユーザに対しその旨を警告する。
（２）無停電電源装置の第２の実施形態
（２−１）第２の実施形態の回路構成
図２は、本発明による無停電電源装置の第２の実施形態の構成例を示す回路図である。第２の実施形態において、第１の実施形態と相違する点は、ダミーロード部１２に替えて電流検出部１２Ａおよびこれに付随する構成要素を設けている点である。その他の、ＦＥＴＱ１〜Ｑ６、ダイオードＤ１およびＤ２、電源出力部１３および制御部２０の構成については、第１の実施形態と共通する。
なお、図２の回路では、電流検出部１２Ａと称しているが、これらの構成自体は、図１のダミーロード部１２と同じである。ただし、動作上相違する点があるので、図１の回路のトランジスタＱ９を、図２の回路ではトランジスタＱ１２（第１２スイッチング素子）と称することとする。
図２の電流検出部１２Ａでは、抵抗素子Ｒ１の両端間電圧がゲート制御部３０に入力される。ゲート制御部３０は、１または複数のコンデンサＣ３１、Ｃ３２．．を、負荷と並列に接続または断絶するための制御を行う。このために、ゲート制御部３０は、各コンデンサに直列に接続されたＦＥＴＱ３１、ＦＥＴＱ３２．．の各ゲートをそれぞれ制御するための制御電圧を出力する。各ＦＥＴＱ３１、ＦＥＴＱ２．．はそれぞれ、ソースがＦＥＴＱ３およびＦＥＴＱ５のドレインである点Ｂに接続され、ドレインが各コンデンサＣ３１、Ｃ３２．．の一端に接続されている。各コンデンサＣ３１、Ｃ３２．．の他端は接地点に接続されている。この場合、各コンデンサＣ３１、Ｃ３２．．は常時充電状態にある。そして、例えば、コンデンサＣ３１を接続する場合はＦＥＴＱ３１をオン状態とし、断絶する場合はＦＥＴＱ３１をオフ状態とすればよい。
（２−２）第２の実施形態の回路動作
電源出力部１３の電源出力動作については、図１に示す第１の実施形態の回路と同様である。本回路は、誘導性負荷の接続時の動作において、図１の回路と相違する。第１の実施形態で述べた通り、誘導性負荷が端子３と端子４の間に接続された場合、負荷電圧が入力交流電圧Ｖinより上昇する。
演算増幅器ＯＰの反転入力端子である点Ａに対して制御部２０から印加される参照電位Ｖrefは、整流波形生成部２３の生成する電圧の電位または基準電圧生成部２４の生成する基準電圧の電位のうち高い方である。この選択は、ダイオードＤ７またはダイオードＤ８のいずれが順方向電圧となるかにより自動的に行われる。この参照電位Ｖrefが演算増幅器ＯＰの差分増幅動作の基準電位となる。
ＦＥＴＱ３およびＦＥＴＱ５のドレイン電位である点Ｂの電位Ｖbは、抵抗素子Ｒ２およびＲ３により抵抗分割（比率Ｒ倍）されて演算増幅器ＯＰの非反転入力端子に印加される。点Ｂの電位Ｖbは、端子３と端子４の間の負荷電圧による電位が交流スイッチを構成するＦＥＴＱ３〜Ｑ６を介して全波整流波形として反映される。誘導性負荷が接続されていない場合、端子３と端子４の間には入力交流電圧Ｖinがそのまま現れており、点Ｂの電位Ｖbもまた入力交流電圧Ｖinの全波整流波形となる。抵抗素子Ｒ２とＲ３による抵抗分割比は、誘導性負荷が接続されていない場合に非反転入力端子の電位が参照電位Ｖrefと同じになるように設定される（比率Ｒ倍）。このとき、演算増幅器ＯＰの出力端子の電位は接地点と同じであるため、トランジスタＱ１２のベース・エミッタ間は順バイアスされず、トランジスタＱ１２はオフ状態である。
誘導性負荷が接続された場合に、入力交流電源側への逆潮流が阻止されているために端子３と端子４間の電圧が上昇すると、点Ｂの電位Ｖbが上昇する。これにより、点Ｂの電位Ｖbを抵抗分割（比率Ｒ倍）した非反転入力端子の電位が上昇する。そして参照電圧Ｖrefとの差分が演算増幅器ＯＰにより非反転増幅されて出力され、トランジスタＱ１２のベースに印加される。これによりトランジスタＱ１２が順バイアスされてオンとなりその電流路が導通し、コレクタ電流ｉcが流れる。ゲート制御部３０は、検出したコレクタ電流ｉcの量に応じて、誘導性負荷を相殺するために必要なコンデンサ容量を決定する。決定されたコンデンサ容量に対応する数のコンデンサＣ３１、Ｃ３２．．を接続するためにＦＥＴＱ３１、ＦＥＴＱ３２．．をオン状態としする（なお、適切な容量を調整するために接続と断絶が適宜繰り返される場合もある）。このとき、端子３(端子４)→ＦＥＴＱ３(ＦＥＴＱ５)→コンデンサＣ３１等／ＦＥＴＱ３１等→ＦＥＴＱ４(ＦＥＴＱ６)→端子４(端子３)の経路でコンデンサが充放電され、コレクタ電流ｉcが最小となるよう接続されるコンデンサの容量を選択する。これは、いわば誘導性負荷の力率改善に相当する。なお、図２において、コンデンサの充電電流はｉｄの矢印方向であり、放電電流はｉｄの矢印方向とは逆方向である。このようにして、点Ｂの電位Ｖbの抵抗素子Ｒ２およびＲ３により抵抗分割（比率Ｒ倍）された電位が、参照電位Ｖrefに近づくように制御される。なお、参照電位Ｖrefは、整流波形生成部２３の生成する電圧の電位、または基準電圧生成部２４の生成する基準電圧の電位のうち高い方である。なお、コレクタ電流の検出方法は、抵抗素子Ｒ１の電圧降下検出に限られず、他の方法（ＣＴ（カレントトランス））でもよい。
（３）無停電電源装置の第３の実施形態
（３−１）第３の実施形態の回路構成
図３は、本発明による無停電電源装置の第３の実施形態の構成例を示す回路図である。第３の実施形態において、前述の第１の実施形態と共通する構成は、端子２と端子３の間の交流電流路上にＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２を設けており、これらにより入力交流電源側への逆潮流を阻止している点である。さらに、電源出力／電力回生部１５の出力するＵＰＳ電圧Ｖupsを端子３と端子４の間に供給するためのＦＥＴＱ３〜Ｑ６を設け、ＦＥＴＱ１またはＦＥＴＱ２と同期してオンオフ制御する点も共通する。
第３の実施形態では、ダミーロード部は設けられておらず、誘導性／容量性負荷が接続されたとき負荷に生じる電力を、ＵＰＳ電圧Ｖupsの直流電源であるバッテリー等へ回生する構成を設けている点で、前述の第１の実施形態と相違する。この点に関して、第１の実施形態の電源出力部に替えて電源出力／電力回生部１５を設けている。
さらに第３の実施形態では、制御部２０が、入力交流電源の電圧Ｖinを取得することに加えて、ＦＥＴＱ３およびＦＥＴＱ５のドレインである点Ｂの電位Ｖbを取得するように接続されている。点Ｂの電位Ｖbは、制御部２０の内蔵する種々の制御回路により用いられる。
電源出力／電力回生部１５は、ＵＰＳ電圧Ｖupsを生成および出力する電源出力手段としての機能と、負荷側の電力を直流電源側に回生する電力回生手段としての機能とを有している。
電源出力手段としての機能は、電源出力／電力回生部１５における第７スイッチング素子であるＦＥＴＱ７、ダイオードＤ７およびチョークコイルＬが担っている。ＦＥＴＱ７のドレインは入力直流電源の電圧ＤＣＶ１の正極側に接続され、ソースはダイオードＤ７のカソードおよびチョークコイルＬの一端に接続され、ゲートは制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ７のアノードは接地点に接続されている。チョークコイルＬの他端は、電源出力手段としての出力点であり、ＦＥＴＱ３およびＦＥＴＱ５のドレインである点Ｂに接続されている。
電力回生手段としての機能は、電源出力／電力回生部１５における第８スイッチング素子であるＦＥＴＱ８、ダイオードＤ８およびチョークコイルＬが担っている。ＦＥＴＱ８のドレインはダイオードＤ８のアノードおよびチョークコイルＬの一端に接続され、ソースは接地点に接続され、ゲートは制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ８のカソードは、入力直流電源の電圧ＤＣＶ１の正極側に接続されている。チョークコイルＬの他端は、電力回生手段としての入力点であり、ＦＥＴＱ３およびＦＥＴＱ５のドレインである点Ｂに接続されている。
（３−２）第３の実施形態の回路動作
＜電源出力動作：正常時および低下時＞
入力交流電圧Ｖinの正常時には、整流波形生成部２３の生成する電圧は、基準電圧生成部２４の生成する基準電圧より大きい。前者を１００％とすると後者は９０〜９５％に設定される。この場合、制御部２０はＰＷＭゲート駆動部２５から制御電圧を出力しないため、電源出力／電力回生部１５のＦＥＴＱ７は駆動されず、ＵＰＳ電圧Ｖupsは生成されない。ただし、ＰＷＭゲート駆動部２５は、制御電圧を出力はしないが直ちに出力できる状態で内部の自励発振器（平均波形生成手段の出力信号に基づき発振）により常時、制御電圧を生成している。
なお、別の実施形態として、ＦＥＴＱ７を正常時にもＰＷＭ駆動しＵＰＳ電圧Ｖupsを常時出力するようにしてもよい。この場合、ＦＥＴ駆動による消費電力は大きくなるが、低下時および停電時に、より迅速に対応できる。
このように、整流波形生成部２３の生成する電圧が基準電圧より大きい場合、端子２における入力交流電圧Ｖinの正サイクル時に端子２→ＦＥＴＱ１→ダイオードＤ１→端子３→負荷→端子４の経路で電流が流れ、負サイクル時に端子４→負荷→端子３→ＦＥＴＱ２→ダイオードＤ２→端子２の経路で電流が流れ、端子３と端子４の間の負荷に電力供給される。
次に、入力交流電圧Ｖinが正常値から低下し、整流波形生成部２３の生成する電圧が基準電圧生成部２４の生成する基準電圧より小さくなると、制御部２０は直ちにＰＷＭ駆動部２５から制御電圧を出力し、電源出力／電力回生部１５のＦＥＴＱ７を駆動してＵＰＳ電圧Ｖupsを生成する。ただし、この時点では、整流波形生成部２３の生成する電圧は、「停電」と判断される所定値までは低下していないとする。この入力交流電圧Ｖin低下時のＵＰＳ電圧Ｖupsは、平均波形生成部２１の出力信号を基にＰＷＭ駆動されて生成され、入力交流電圧Ｖinの平均波形に相似した交流電圧波形の全波整流波形電圧である。
ＦＥＴＱ７のＰＷＭ駆動において、ＦＥＴＱ７がオンされると、ダイオードＤ７のカソードとチョークコイルＬの一端との接続点に直流電圧ＤＣＶ１が印加されるが、ダイオードＤ７は逆方向であるので導通せず、チョークコイルＬを通して点Ｂへ向かう電流が流れる。ＦＥＴＱ７がオフされると、チョークコイルＬには電流を流し続けようとする逆起電力が生じるためダイオードＤ７が順方向となり導通し、チョークコイルＬを通して点Ｂへ向かう電流が流れる。そして、ＵＰＳ電圧Ｖupsが上記の全波整流波形電圧となるようにＰＷＭ駆動する。
ＵＰＳ電圧Ｖupsによる電流は、チョークコイル→ＦＥＴＱ３（またはＦＥＴＱ５）→端子３（または端子４）→負荷→端子４（または端子３）→ＦＥＴＱ４（またはＦＥＴＱ６）の経路で流れ、端子３と端子４の間の負荷に供給される。
整流波形生成部２３の生成する電圧が基準電圧生成部２４の生成する基準電圧より小さくなると、直ちに電流路が切り替わってＵＰＳ電圧Ｖupsが負荷へ出力される。逆に、整流波形生成部２３の生成する電圧が基準電圧生成部２４の生成する基準電圧より大きくなると、再び入力交流電圧Ｖinが負荷へ出力される。こうして、電流路の移行が無瞬断で行われるため、従来のような電流路の切り替え手段は不要である。
＜電源出力動作：停電時＞
入力交流電圧Ｖinがさらに低下することに対応して、整流波形生成部２３の生成する電圧が、「停電」と判断される所定値より低下すると、制御部２０はこれを停電時と判断する。停電時には、ＦＥＴ駆動制御部２６がＦＥＴＱ１およびＦＥＴＱ２をいずれもオフとするように制御することが好ましい。また、停電時には、平均波形生成部２１に替わり正弦波発振部２２が、入力交流電圧Ｖinに位相同期して固定された周波数で正弦波を発振し、出力信号を出力する。停電時には、ＰＷＭゲート駆動部２５は、正弦波発振部２２の出力信号を用いてＰＷＭ制御電圧を生成および出力し、基準電圧生成部２４もまた正弦波発振部２２の出力信号を用いて基準電圧を生成し、そしてＦＥＴ駆動制御部２６もまた正弦波発振部２２の出力信号を用いてＦＥＴＱ３〜Ｑ６のオンオフ制御電圧を生成および出力する。
なお、停電時であると判断された後は、電源出力／電力回生部１５がＵＰＳ電圧Ｖupsを正常時の入力交流電圧と同じ電圧（通常１００Ｖ）で生成出力するように、ＰＷＭ駆動することが好ましい。
＜電力回生動作：正常時＞
まず、交流入力電圧Ｖinの正常時の電力回生動作について説明する。
制御部２０は、点Ｂの電位を常時取得している。点Ｂの電位は、ＦＥＴＱ３およびＦＥＴＱ５のドレインの電位と、電源出力／電力回生部１５の出力点の電位の共通電位である。制御部２０は、点Ｂの電位の比率Ｒ倍の電位（第１電位）と、参照電位である整流波形生成部２３の生成する電位（第２電位）とを比較する。
誘導性／容量性負荷が接続されていないときは、第１電位と第２電位は同電位である。この場合、ＰＷＭゲート駆動部２５は、ＦＥＴＱ８のゲート制御電圧を出力せず、よって電力回生も行われない。
誘導性／容量性負荷が接続されたときは、点Ｂの電位が上昇するため第１電位も上昇する。第１電位が第２電位より大きい場合、その差分の大きさに基づいてＰＷＭゲート駆動部２５がＦＥＴＱ８のゲート制御電圧を出力してＦＥＴＱ８をＰＷＭ駆動する。
ＦＥＴＱ８のＰＷＭ駆動において、ＦＥＴＱ８がオンされると、ダイオードＤ８のアノードとチョークコイルＬの一端との接続点が接地点に短絡され、このときチョークコイルの他端には点Ｂの電位上昇による電位が印加されるため、チョークコイルＬに電流が流れて電力が蓄積される。ＦＥＴＱ８がオフされると、チョークコイルＬには電流を流し続けようとする逆起電力が生じるためダイオードＤ８が順方向となり導通し、直流電源側へ向かう電流が流れる。この場合は、ＰＷＭ駆動において特定の波形とするように制御する必要はない。
この電力回生動作においては、第１電位と第２電位とが均等となるように負帰還制御されるため、点Ｂの電位Ｖbの実質的な上昇は抑制される。
＜電力回生動作：停電時＞
次に、交流入力電圧Ｖinの停電時の場合の動作を説明する。交流入力電圧Ｖinの停電時には、点Ｂの電位の比率Ｒ倍の電位（第１電位）と比較する参照電位として、基準電位生成部２４の生成する基準電圧（第３電位）を用いる。交流入力電圧Ｖinの停電時には、整流波形生成部２３の生成する電位（第２電位）を参照電位とできないためである。
端子３と端子４にＵＰＳ電圧Ｖupsが供給されているときも、誘導性／容量性負荷が接続されていないときは第１電位と第３電位が同電位である。この場合、ＰＷＭゲート駆動部２５は、ＦＥＴＱ８のゲート制御電圧を出力せず、よって電力回生も行われない。
誘導性／容量性負荷が接続されたときは、点Ｂの電位が上昇するため第１電位も上昇する。第１電位が第３電位より大きい場合、その差分の大きさに基づいてＰＷＭゲート駆動部２５がＦＥＴＱ８のゲート制御電圧を出力してＦＥＴＱ８をＰＷＭ駆動する。これにより、上述のように電力回生が行われる。
図３の回路のように、誘導性／容量性負荷が接続されたときに電力回生を行う実施形態では、誘導性／容量性負荷が大きい場合にも対応可能である。
＜ＦＥＴＱ７とＦＥＴＱ８の同時駆動について＞
上記のような動作をする場合、電源出力／電力回生部１５においてＦＥＴＱ７とＦＥＴＱ８が同時に駆動される可能性もある。ＦＥＴＱ７とＦＥＴＱ８が同時にオンすると、直流電源電圧ＤＣＶ１が短絡されてしまうため、ＦＥＴＱ７とＦＥＴＱ８とを同時に駆動する場合は、互いのオンオフを排他的とする。
＜その他の動作＞
回生電力が大きい場合は、非常に大きな誘導性負荷が接続された可能性があるため、ＦＥＴＱ７によるスイッチングを停止してＵＰＳ電圧Ｖupsを生成させないようにする。
回生電力が直流電源であるバッテリー等の容量を超過して発生する場合は、これを積極的に消費するために、ＵＰＳ電圧Ｖupsが入力交流電圧Ｖinより大きくなるように制御する。そして、入力交流電圧Ｖinが正常であってもＵＰＳ電圧Ｖupsを優先的に負荷に供給する。
（４）無停電電源装置の第４の実施形態
（４−１）第４の実施形態の回路構成
図４は、本発明による無停電電源装置の第４の実施形態の構成例を示す回路図である。第４の実施形態において、前述の第３の実施形態と共通する構成は、端子２と端子３の間の交流電流路上にＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２を設けており、これらにより入力交流電源側への逆潮流を阻止している点である。さらに、電源出力／電力回生部１５の出力するＵＰＳ電圧Ｖupsを端子３と端子４の間に供給するためのＦＥＴＱ３〜Ｑ６を設け、ＦＥＴＱ１またはＦＥＴＱ２と同期してオンオフ制御する点も共通する。また、制御部２０の構成および動作についても共通する。
第４の実施形態もまた、第３の実施形態と同様に、ＵＰＳ電圧Ｖupsを生成および出力する電源出力手段としての機能と、負荷側の電力を直流電源側に回生する電力回生手段としての機能とを有している。しかしながら、第４の実施形態は、電源出力／電力回生部１５が、第３の実施形態とは異なる構成となっている。
電源出力／電力回生部１５はトランスＴ１を有する。トランスＴ１は、電源出力手段であるＤＣ／ＤＣコンバータ１５ａと、電力回生手段１５ｂの双方の機能に兼用されている。図４の回路では、トランスＴ１として一次コイルＬ１と二次コイルＬ２とが逆極性となるフライバック型トランスを用いている。
電源出力／電力回生部１５のＤＣ／ＤＣコンバータ１５ａでは、直流電源からの直流電圧ＤＣＶ１が入力される。入力直流電圧ＤＣＶ１の正極側はトランスＴ１の一次コイルＬ１の巻き始め端子（黒点で示す）に接続され、入力直流電圧ＤＣＶ１の負極側は、第１０スイッチング素子であるＦＥＴＱ１０のソースに接続されている。ＦＥＴＱ１０のドレインは一次コイルＬ１の巻き終わり端子に接続されている。ＦＥＴＱ１０のゲートは、制御部２０から出力されるＰＷＭ制御電圧を印加可能に接続されている。また、ダイオードＤ１０はＦＥＴＱ１０に並列に接続されカソードがドレインに、アノードがソースに接続されている。
ＦＥＴＱ１０が、上記のようなＰＷＭ制御電圧により駆動されて一次コイルＬ１に印加される直流電圧ＤＣＶ１をスイッチングすることにより、二次コイルＬ２から全波整流波形であるＵＰＳ電圧Ｖupsが生成される。
電源出力／電力回生部１５の電力回生手段１５ｂでは、誘導性／容量性負荷の接続により負荷電圧が上昇し、点Ｂの電位が上昇すると、この電位がトランスＴ１の二次コイルＬ２に印加される。二次コイルＬ２の巻き始め端子（黒点で示す）は、第１１スイッチング素子であるＦＥＴＱ１１のドレインに接続され、二次コイルＬ２の巻き終わり端子は、点ＢすなわちＦＥＴＱ３およびＦＥＴＱ５のドレインに接続されている。ＦＥＴＱ１１のソースは、接地点に接続されている。ＦＥＴＱ１１のゲートは、制御部２０から出力されるＰＷＭ制御電圧を印加可能に接続されている。また、ダイオードＤ１１はＦＥＴＱ１１に並列に接続されカソードがドレインに、アノードがソースに接続されている。
ＦＥＴＱ１１が、ＰＷＭ制御電圧により駆動され、負荷電圧上昇により二次コイルＬ２に印加された電圧をスイッチングすることにより、一次コイルＬ１に回生電圧が生成する。この場合の一次コイルＬ１に生じる電圧波形は任意でよい。
（４−２）第４の実施形態の回路動作
＜電源出力動作：正常時および低下時＞
入力交流電圧Ｖinの正常時には、整流波形生成部２３の生成する電圧は、基準電圧生成部２４の生成する基準電圧より大きい。前者を１００％とすると後者は９０〜９５％に設定される。この場合、制御部２０はＰＷＭゲート駆動部２５から制御電圧を出力しないため、電源出力／電力回生部１５のＦＥＴＱ１０は駆動されず、ＵＰＳ電圧Ｖupsは生成されない。ただし、ＰＷＭゲート駆動部２５は、制御電圧を出力はしないが直ちに出力できる状態で内部の自励発振器（平均波形生成手段の出力信号に基づき発振）により常時、制御電圧を生成している。
なお、別の実施形態として、ＦＥＴＱ１０を正常時にもＰＷＭ駆動しＵＰＳ電圧Ｖupsを常時出力するようにしてもよい。この場合、ＦＥＴ駆動による消費電力は大きくなるが、低下時および停電時に、より迅速に対応できる。
このように、整流波形生成部２３の生成する電圧が基準電圧より大きい場合、端子２における入力交流電圧Ｖinの正サイクル時に端子２→ＦＥＴＱ１→ダイオードＤ１→端子３→負荷→端子４の経路で電流が流れ、負サイクル時に端子４→負荷→端子３→ＦＥＴＱ２→ダイオードＤ２→端子２の経路で電流が流れ、端子３と端子４の間の負荷に電力供給される。
次に、入力交流電圧Ｖinが正常値から低下し、整流波形生成部２３の生成する電圧が基準電圧生成部２４の生成する基準電圧より小さくなると、制御部２０は直ちにＰＷＭ駆動部２５から制御電圧を出力し、電源出力／電力回生部１５のＦＥＴＱ１０を駆動してＵＰＳ電圧Ｖupsを生成する。入力交流電圧Ｖin低下時のＵＰＳ電圧Ｖupsは、平均波形生成部２１の出力信号を基にＰＷＭ駆動されて生成され、入力交流電圧Ｖinの平均波形に相似した交流電圧波形の全波整流波形電圧である。
ＦＥＴＱ１０のＰＷＭ駆動により、一次コイルＬ１に印加される入力直流電圧ＤＣＶ１がスイッチングされる。図４の回路では、トランスＴ１はフライバック動作を行う。ＦＥＴＱ１０のＰＷＭ駆動によるトランスＴ１のフライバック動作では、ＦＥＴＱ１０がオンすると一次コイルＬ１に電流が流れることにより二次コイルＬ２に起電力が生じるが、ダイオードＤ１１が逆方向となるため二次コイルＬ２に電流は流れず電力が蓄積される。ＦＥＴＱ１０がオフとなると、ダイオードＤ１１の順方向に、二次コイルＬ２に電流が流れ、負荷に供給される。
＜電源出力動作：停電時＞
入力交流電圧Ｖinがさらに低下することに対応して、整流波形生成部２３の生成する電圧が、「停電」と判断される所定値より低下すると、制御部２０はこれを停電時と判断する。停電時には、ＦＥＴ駆動制御部２６がＦＥＴＱ１およびＦＥＴＱ２をいずれもオフとするように制御することが好ましい。また、停電時には、平均波形生成部２１に替わり正弦波発振部２２が、入力交流電圧Ｖinに位相同期して固定された周波数で正弦波を発振し、出力信号を出力する。停電時には、ＰＷＭゲート駆動部２５は、正弦波発振部２２の出力信号を用いてＰＷＭ制御電圧を生成および出力し、基準電圧生成部２４もまた正弦波発振部２２の出力信号を用いて基準電圧を生成し、そしてＦＥＴ駆動制御部２６もまた正弦波発振部２２の出力信号を用いてＦＥＴＱ３〜Ｑ６のオンオフ制御電圧を生成および出力する。
なお、停電時であると判断された後は、電源出力／電力回生部１５がＵＰＳ電圧Ｖupsを正常時の入力交流電圧と同じ電圧（通常１００Ｖ）で生成出力するように、ＰＷＭ駆動することが好ましい。
＜電力回生動作：正常時＞
まず、交流入力電圧Ｖinの正常時の電力回生動作について説明する。
制御部２０は、点Ｂの電位を常時取得している。点Ｂの電位は、ＦＥＴＱ３およびＦＥＴＱ５のドレインの電位と、電源出力／電力回生部１５の出力点の電位の共通電位である。制御部２０は、点Ｂの電位の比率Ｒ倍の電位（第１電位）と、参照電位である整流波形生成部２３の生成する電位（第２電位）とを比較する。
誘導性／容量性負荷が接続されていないときは、第１電位と第２電位は同電位である。この場合、ＰＷＭゲート駆動部２５は、ＦＥＴＱ１１のゲート制御電圧を出力せず、よって電力回生も行われない。
誘導性／容量性負荷が接続されたときは、負荷電圧上昇により点Ｂの電位が上昇するため第１電位も上昇する。第１電位が第２電位より大きい場合、その差分の大きさに基づいてＰＷＭゲート駆動部２５がＦＥＴＱ１１のゲート制御電圧を出力してＦＥＴＱ１１をＰＷＭ駆動する。
ＦＥＴＱ１１のＰＷＭ駆動により、負荷電圧の上昇により二次コイルＬ２に印加される電圧がスイッチングされる。図４の回路では、トランスＴ１はフライバック動作を行う。ＦＥＴＱ１１のＰＷＭ駆動によるトランスＴ１のフライバック動作では、ＦＥＴＱ１１がオンすると二次コイルＬ２に電流ｉf1が流れることにより一次コイルＬ１に起電力が生じるが、ダイオードＤ１０が逆方向となるため一次コイルＬ１に電流は流れず電力が蓄積される。ＦＥＴＱ１１がオフとなると、ダイオードＤ１０の順方向に、一次コイルＬ１に電流ｉf2が流れ、直流電源に回生される。
この電力回生動作においては、第１電位と第２電位とが均等となるように負帰還制御されるため、点Ｂの電位Ｖbの実質的な上昇は抑制される。
＜電力回生動作：停電時＞
次に、交流入力電圧Ｖinの停電時の場合の動作を説明する。交流入力電圧Ｖinの停電時には、点Ｂの電位の比率Ｒ倍の電位（第１電位）と比較する参照電位として、基準電位生成部２４の生成する基準電圧（第３電位）を用いる。停電時には、整流波形生成部２３の生成する電位（第２電位）を参照電位とできないためである。
端子３と端子４にＵＰＳ電圧Ｖupsが供給されているときも、誘導性／容量性負荷が接続されていないときは第１電位と第３電位が同電位である。この場合、ＰＷＭゲート駆動部２５は、ＦＥＴＱ１１のゲート制御電圧を出力せず、よって電力回生も行われない。
誘導性／容量性負荷が接続されたときは、点Ｂの電位が上昇するため第１電位も上昇する。第１電位が第３電位より大きい場合、その差分の大きさに基づいてＰＷＭゲート駆動部２５がＦＥＴＱ１１のゲート制御電圧を出力してＦＥＴＱ１１をＰＷＭ駆動する。これにより、上述のように電力回生が行われる。
＜ＦＥＴＱ１０とＦＥＴＱ１１の同時駆動について＞
上記のような動作をする場合、電源出力／電力回生部１５においてＦＥＴＱ１０とＦＥＴＱ１１が同時に駆動される可能性もある。ＦＥＴＱ１０とＦＥＴＱ１１が同時にオンすると、トランスＴ１の一次コイルＬ１から二次コイルＬ２への電力の送出と、二次コイルＬ２から一次コイルＬ１への電力の送出とが同時に発生してしまう。この状況自体は回路動作上問題を生じないが、互いの電力が相殺されて無意味となる。従って、ＦＥＴＱ１０とＦＥＴＱ１１を同時に駆動する場合は、互いのオンオフを排他的とすることが好適である。
＜その他の動作＞
回生電力が大きい場合は、非常に大きな誘導性負荷が接続された可能性があるため、ＦＥＴＱ１０によるスイッチングを停止してＵＰＳ電圧Ｖupsを生成させないようにする。
回生電力が直流電源であるバッテリー等の容量を超過して発生する場合は、これを積極的に消費するために、ＵＰＳ電圧Ｖupsが入力交流電圧Ｖinより大きくなるように制御する。そして、入力交流電圧Ｖinが正常であってもＵＰＳ電圧Ｖupsを優先的に負荷に供給する。
（５）無停電電源装置の第５の実施形態
（５−１）第５の実施形態の回路構成
図５は、本発明による無停電電源装置の第５の実施形態の構成例を示す回路図である。第５の実施形態において、前述の第４の実施形態と共通する構成は、端子２と端子３の間の交流電流路上にＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２を設けており、これらにより入力交流電源側への逆潮流を阻止している点である。さらに、電源出力／電力回生部１５の出力するＵＰＳ電圧Ｖupsを端子３と端子４の間に供給するためのＦＥＴＱ３〜Ｑ６を設け、ＦＥＴＱ１またはＦＥＴＱ２と同期してオンオフ制御する点も共通する。また、制御部２０の構成および動作についても共通する。
第５の実施形態では、第４の実施形態と同様に、トランスを用いた電源出力／電力回生部１５が、ＵＰＳ電圧Ｖupsを生成および出力する電源出力手段であるＤＣ／ＤＣコンバータ１５ａとしての機能と、負荷側の電力を直流電源側に回生する電力回生手段１５ｂとしての機能とを有するが、トランスとして一次コイルＬ１と二次コイルＬ２とが同極性であるフォワード型トランスＴ２を用いた点において相違する。
この第５の実施形態における電源出力／電力回生部１５は、双方向電力転送回路として好適な形態である。
トランスＴ２の一次コイルＬ１と二次コイルＬ２にはそれぞれ、ダイオードＤ、抵抗ＲおよびコンデンサＣからなるスナバ回路を備えている。各スナバ回路は、ＦＥＴＱ１０またはＦＥＴＱ１１のオフ時に生じるスパイク電圧を吸収させるために設けている。
入力直流電圧ＤＣＶ１の入力端子の正極側はトランスＴ２の一次コイルＬ１の巻き始め端子（黒点で示す）に接続され、負極側は、ＦＥＴＱ１０のソースに接続されている。ＦＥＴＱ１０のドレインは一次コイルＬ１の巻き終わり端子に接続されている。ＦＥＴＱ１０のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ１０はＦＥＴＱ１０に並列に接続されカソードがドレインに、アノードがソースに接続されている。
トランスＴ２の二次コイルＬ２の巻き始め端子（黒点で示す）は、点Ｂすなわち交流スイッチを構成するＦＥＴＱ３およびＦＥＴＱ５のドレインに接続され、二次コイルＬ２の巻き終わり端子は、ＦＥＴＱ１１のドレインに接続されている。ＦＥＴＱ１１のソースは、接地点に接続されている。ＦＥＴＱ１１のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ１１はＦＥＴＱ１１に並列に接続されカソードがドレインに、アノードがソースに接続されている。
（５−２）第５の実施形態の回路動作
図５に示す第５の実施形態では、電源出力／電力回生部１５のトランスＴ２がフォワード動作を行う点が、前述の第４の実施形態と相違する。
電源出力動作すなわちＤＣ／ＤＣコンバータ１５ａとしてのトランスＴ２のフォワード動作では、ＰＷＭ駆動においてＦＥＴＱ１０がオンすると、一次コイルＬ１に電圧印加されることにより二次コイルＬ２に起電力が生じる。これにより、ダイオードＤ１１の順方向に二次コイルＬ２に電流が流れる。ＦＥＴＱ１０がオフとなると、二次コイルＬ２に生じる逆起電力に対しダイオードＤ１１が逆方向になるため電流は流れない。
電力回生手段１５ｂとしてのトランスＴ２のフォワード動作では、ＰＷＭ駆動においてＦＥＴＱ１１がオンすると二次コイルＬ２に電流ｉf1が流れることにより一次コイルＬ１に起電力が生じる。これにより、ダイオードＤ１０の順方向に一次コイルＬ１に電流ｉf2が流れる。ＦＥＴＱ１１がオフとなると、一次コイルＬ１に生じる逆起電力に対しダイオードＤ１０が逆方向になるため電流は流れない。
（５−３）フォワード型のトランスＴ２の実施例
図６Ａ〜図６Ｄは、図５に示した無停電電源回路の第５の実施形態におけるフォワード型のトランスＴ２の好適な実施例をそれぞれ示す模式的な断面図である。
従来のフォワード型トランスは、一般的に、二次コイル側に直列ダイオード、フライホイールダイオードおよびチョークコイルが接続されている。ところが二次コイル側にチョークコイルが存在すると、図５の電力回生手段１５ｂの動作においては二次コイルから一次コイルに回生電力を送ることができない。本発明では、トランスＴ２の一次コイルＬ１と二次コイルＬ２との間で双方向の対称的動作を可能とする必要がある。
そこで、本発明に用いるフォワード型トランスＴ２では、チョークコイルを取り除くことにより、一次コイルＬ１と二次コイルＬ２との間で双方向に電力授受を可能としている。しかしながら、チョークコイルを取り除いた場合、従来の一般的な密結合のトランスを用いると、一次コイルＬ１に直流電圧が印加されたとき二次コイルＬ２に激しいピーク電流が流れ制御不能となる。逆の場合も同様である。よって、本発明のＵＰＳ電圧／回生電圧生成部１５におけるフォワード型のトランスＴ２としては、図６Ａ〜図６Ｄに例示する疎結合のトランスを用いることが好適である。
＜疎結合トランスの実施例１＞
図６Ａに示すトランスＴ２のコアは、対向する上下一対のヨーク４１ａ、４１ｂと、両ヨークの中央部同士を連結する中央脚４２と、両ヨークの対向する第１端部同士及び第２端部同士の間にそれぞれ延在する一対の外側脚４３ａ、４３ｂとから構成され、さらに両ヨーク間の中間位置にて外側脚４３ａ、４３ｂに磁気ギャップ４４ａ、４４ｂをそれぞれ設けている。中央脚４２と各外側脚４３ａ、４３ｂとはそれぞれ窓空間４５ａ、４５ｂにより隔てられている。
尚、外側脚４３ａ、４３ｂに磁気ギャップ４４ａ、４４ｂを設けたのは、磁気抵抗を大きくして磁気飽和を防止するために好適だからであり、必要に応じて設けても設けなくともよい。
一次コイルＬ１は中央脚４２に巻装されている。一次コイルＬ１の巻き始め端子は、図６Ａの直流入力電圧ＤＣＶ１の正極側に接続される。一次コイルＬ１の巻き終わり端子は、図５の回路のＦＥＴＱ１０のドレインに接続される。二次コイルＬ２は、第１の二次コイルＬ２ａと第２の二次コイルＬ２ｂに分割されて双方の外側脚４３ａ、４３ｂにそれぞれ巻装されている。第１の二次コイルＬ２ａの巻き終わりと第２の二次コイルＬ２ｂの巻き始めは接続される。第１の二次コイルＬ２ａの巻き始め端子は、図５の回路の点Ｂに接続される。第２の二次コイルＬ２ｂの巻き終わり端子は、図５の回路のＦＥＴＱ１１のドレインに接続される。
一次コイルＬ１と二次コイルＬ２ａ、Ｌ２ｂとは、窓空間４５ａ、４５ｂ内においてそれぞれ離隔して（当然であるが、コイルを巻装した厚み分は減じられる）巻装されており、これにより疎のトランス結合が実現される。以下、第１及び第２の二次コイルＬ２ａ、Ｌ２ｂはまとめて「二次コイルＬ２」と称する。
図６Ａにおいて、トランスＴ２の内部に示した各矢印は、各コイルの磁気回路に生じる磁束の向きを概略的に示している。「φ１」は一次コイルＬ１の磁気回路に生じる磁束であり、「φ１ａ」はφ１のうち二次コイルＬ２の磁気回路に流れ込む磁束であり、「φ１ｂ」はφ１のうち二次コイルＬ２の磁気回路に流れ込まずに漏れる磁束であり、「φ２」はφ１ａに抗して二次コイルＬ２の磁気回路に生じる磁束である。
図６Ａを参照しつつ、磁気回路と電気回路との関係を含めてトランスＴ２の動作を説明する。なお、トランスＴ２は、ＤＣ／ＤＣコンバータ１５ａと電力回生部１５ｂのいずれとしても動作することができるが、それぞれの場合の動作は、一次コイルＬ１側と二次コイルＬ２側を逆にした対称的な動作であるから、ＤＣ／ＤＣコンバータ１５ａの場合を例に説明する。
ＰＷＭ駆動におけるＦＥＴＱ１０のオン期間の動作は、次の通りである。一次コイルＬ１に入力直流電圧ＤＣＶ１が印加されて電流ｉz1が流れると、中心磁極磁気回路に磁束φ１が発生する。電流ｉz1は、図６ＡのトランスＴ２の底面からみて一次コイルＬ１を時計回りに流れる。
磁束φ１の一部である磁束φ１ａが、両脚磁気回路へ流れ込むことにより、二次コイルＬ２には相互誘導により磁束φ１ａに抗する起磁力による磁束φ２が生じる。二次コイルＬ２の電流ｉz2は、この磁束φ２を生じさせる方向に流れる。よって、電流ｉz2は、トランスＴ２の底面からみて二次コイルＬ２を時計回りに流れ、点Ｂへ出力される。
トランスＴ２では、中心磁極磁気回路に生じた磁束φ１の一部である磁束φ１ｂ(図６Ａの二点破線)が、一次コイルＬ１と二次コイルＬ２の間の空隙である漏洩磁気回路を通ることにより、両脚磁気回路を通る磁束φ１ａは少なくなっている。漏洩磁気回路は磁束φ１の迂回路である。このように、トランスＴ２は疎結合のトランスとなっている。
入力直流電圧ＤＣＶ１が一次コイルＬ１に印加されると中心磁極磁気回路の磁束密度は急速に増加する。このとき、両脚磁気回路の磁束密度も中心磁極磁気回路の磁束φ１の影響により増加するが、この増加は中心磁極磁気回路のそれよりも少ない。これは、次のように説明される。
中心磁極磁気回路に生じた磁束φ１は、本来、二次コイルＬ２が巻装された両脚磁気回路を通り難く、従来の密結合のトランスではこの通り難い磁束をできるだけ漏れなく通すことを理想としている。これに対し、疎結合のトランスＴ２では中心磁極磁気回路に生じた磁束φ１の一部φ１ｂを積極的に漏洩磁気回路へ迂回させることにより、二次コイルＬ２と鎖交する磁束φ１ａを減少させている。そして、漏洩磁気回路に迂回させられる磁束φ１ｂは、そのエネルギー損失がほとんどないことから中心磁極磁気回路の磁束密度の増加を促進することに寄与する。一方、鎖交する磁束φ１ａが相対的に減少した両脚磁気回路の磁束密度の増加は低く抑えられることとなる。この結果、中心磁極磁気回路と両脚磁気回路の磁束密度に差を生じる。
このトランスＴ２においては、漏洩磁気回路へ迂回させられる磁束φ１ｂによって一次コイルＬ１に電力損は生じない。これは、例えば、従来のトランスにおいて一次コイルに電流を流し二次コイルを開放してオープン状態としたときに一次コイルに電力損を生じないことに相当する。
尚、両脚磁気回路の磁束密度の増加自体は少ないが、これに抗して生じる起磁力φ２の変化率は二次コイルＬ２に瞬時に電流を流すために十分な大きさであるので、十分な電流ｉz2が流れる。
こうしてオン期間の終了時点では、中心磁極磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、両脚磁気回路の磁束密度は相対的に低く、両者の磁束密度は不均衡状態となっている。
次に、ＰＷＭ駆動においてＦＥＴＱ１０がオフとなると、一次コイルＬ１に流れる電流ｉz1は遮断され、磁束φ１は瞬時に消失する。よって、二次コイルＬ２の磁束φ１ａも瞬時に消失する。このとき、二次コイルＬ２には逆起電力が生じるが、ダイオードＤ１１が逆方向となるため電流は流れない。
＜疎結合トランスの実施例２＞
図６Ｂは、トランスＴ２の第２の実施例を模式的に示す断面図である。図６Ａの構成との相違点は、二次コイルＬ２が片側の外側脚４３ｂにのみ巻装されている点である。
図６ＢのトランスＴ２では、二次コイルＬ２を巻装された外側脚４３ｂには、一次コイルＬ１に生じた磁束φ１が通り難く、巻装されていない外側脚４３ａには通り易い。この結果、二次コイルＬ２から必要な大きさの出力電流が得られない虞がある。そこで、二次コイルＬ２から十分な出力電流を得るためには、巻装されない外側脚４３ａの磁気ギャップ４４ａを広くするか、あるいは巻装された外側脚４３ｂに図示のように磁気ギャップを設けないことが有効である。巻装されていない外側脚４３ａは、一次コイルＬ１と二次コイルＬ２の間の空隙と同様に、磁束の迂回路となる漏洩磁気回路として働く。このように、片側のみに二次コイルＬ２を巻装することは、製造コストを低減できる利点がある。
＜疎結合トランスの実施例３＞
図６Ｃは、トランスＴ２の第３の実施例を模式的に示す断面図である。図６Ａの構成との相違点は、二次コイルＬ２が一次コイルＬ１と同心状に巻装される点である。図６Ｃはその一例であり、二次コイルＬ２が両外側脚４３ａ、４３ｂの内壁に密着して巻装されているがこれに限定されず、両外側脚４３ａ、４３ｂの内側であれば両外側脚から離れていてもよい。本発明のトランスＴ２では二次コイルＬ２を一次コイルＬ１に密着させないで、一次コイルＬ１と二次コイルＬ２を離隔して巻装し、この離隔空隙に漏洩磁気回路を形成させることが特徴である。よって、二次コイルＬ２を両外側脚４３ａ、４３ｂの内壁に密着して巻装する必要はない。
図６ＣのトランスＴ２では、二次コイルＬ２が一次コイルＬ１と同心状に巻装されている。一次コイルＬ１に生じた磁束φ１ａに抗する起磁力φ２が外側脚４３ａ、４３ｂの磁気回路に生じ、これに対応する電流ｉz2が二次コイルＬ２に流れる。この場合、図６ＣのトランスＴ２の底面からみて、電流ｉz1は一次コイルＬ１を時計回りに流れ、電流ｉz2は二次コイルＬ２を反時計回りに流れる。但し、結線は同じであるので電気回路の動作は同じである。すなわち、図６ＡにおけるトランスＴ２の二次コイルＬ２に流れる電流ｉz2と、図６ＣにおけるトランスＴ２の二次コイルＬ２に流れる電流ｉz2の向きは反対であるが、両者の外側脚の磁気回路に生じる起磁力φ２の向きと二次コイルＬ２に流れる電流方向の関係は同一である。また上記と同様に、一次コイルＬ１による磁束φ１の一部φ１ｂが、一次コイルＬ１と二次コイルＬ２の間の空隙を漏洩磁気回路として漏れる。
＜疎結合トランスの実施例４＞
図６Ｄは、トランスＴ２の第４の実施例を模式的に示す断面図である。図６Ａの構成との相違点は、二次コイルＬ２が、一次コイルＬ１の外側に配置された一対の磁性体片４６ａ、４６ｂを介して一次コイルＬ１と同心状に巻装されている点である。磁性体片４６ａ、４６ｂはトランスＴ２の底面側から見てそれぞれ円弧状断面を有する。
図６ＤのトランスＴ２では、二次コイルＬ２が一次コイルＬ１と同心状に巻装されている。一次コイルＬ１に生じた磁束φ１ａに抗する起磁力φ２が外側脚４３ａ、４３ｂの磁気回路に生じ、これに対応する電流が二次コイルＬ２に流れる。この場合、図６ＤのトランスＴ２の底面からみて、電流ｉz1は一次コイルＬ１を時計回りに流れ、電流ｉz2は二次コイルＬ２を反時計回りに流れる。但し、結線は同じであるので電気回路の動作は同じである。すなわち、図６ＡにおけるトランスＴ２の二次コイルＬ２に流れる電流ｉz2と、図６ＤにおけるトランスＴ２の二次コイルＬ２に流れる電流ｉz2の向きは反対であるが、両者の外側脚の磁気回路に生じる起磁力φ２の向きと二次コイルＬ２に流れる電流方向の関係は同一である。また、一次コイルＬ１による磁束φ１の一部φ１ｂが双方の磁性体片４６ａ、４６ｂを通り漏れる。この場合、双方の磁性体片４６ａ、４６ｂが漏洩磁気回路として作用する。
以上のように、図５に示した無停電電源回路で用いるフォワード型のトランスＴ２は、一次コイルＬ１と二次コイルＬ２との間に漏洩磁気回路を形成するように、空隙または磁性体片を介して両コイルが巻装されている。そして、漏洩磁束の量をどの程度にするかによって、一次コイルＬ１と二次コイルＬ２を離隔する距離および磁性体片の性状を決定する。このように疎結合とする点においてトランスＴ２は、従来のトランスが一次コイルと二次コイルの結合率を限りなく１００％（結合度＝１）になるように一次コイルと二次コイルを密着して巻装する点と大きく相違する。
（６）無停電電源装置の第６の実施形態
（６−１）第６の実施形態の回路構成
図７（ａ）は、本発明による無停電電源装置の第６の実施形態の構成例を示す回路図である。図７（ｂ）は、（ａ）の電源出力／電力回生部１５における電力回生時の電流の流れを示す部分回路図である。第６の実施形態において、前述の第５の実施形態と共通する構成は、端子２と端子３の間の交流電流路上にＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２を設けており、これらにより入力交流電源側への逆潮流を阻止している点である。さらに、電源出力／電力回生部１５の出力するＵＰＳ電圧Ｖupsを端子３と端子４の間に供給するためのＦＥＴＱ３〜Ｑ６を設け、ＦＥＴＱ１またはＦＥＴＱ２と同期してオンオフ制御する点も共通する。また、制御部２０の構成および動作についても共通する。
さらに、第６の実施形態では、第５の実施形態と同様に、トランスを用いた電源出力／電力回生部１５がＵＰＳ電圧Ｖupsを生成および出力する電源出力手段であるＤＣ／ＤＣコンバータとしての機能と、負荷側の電力を直流電源側に回生する電力回生手段としての機能とを有し、トランスとして一次コイルＬ１と二次コイルＬ２とが同極性であるフォワード型トランスＴ２を用いた点において共通する。フォワード型トランスＴ２としては、図６Ａ〜図６Ｄに示した疎結合トランスを用いることが好適である。
この第６の実施形態における電源出力／電力回生部１５もまた、双方向電力転送回路として好適な形態である。
トランスＴ２の一次コイルＬ１と並列にダイオードＤ１２が接続されており、カソードが巻き始め端子（黒点で示す）に、アノードが巻き終わり端子に接続されている。そして、二次コイルＬ２と並列にダイオードＤ１３が接続されており、カソードが巻き始め端子に、アノードが巻き終わり端子に接続されている。
入力直流電圧ＤＣＶ１の入力端子の正極側はトランスＴ２の一次コイルＬ１の巻き始め端子に接続され、負極側は、第１０スイッチング素子であるＦＥＴＱ１０のソースに接続されている。ＦＥＴＱ１０のドレインは一次コイルＬ１の巻き終わり端子に接続されている。ＦＥＴＱ１０のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ１０はＦＥＴＱ１０と並列に接続されており、カソードがドレインに、アノードがソースに接続されている。
トランスＴ２の二次コイルＬ２の巻き始め端子は、点Ｂすなわち交流スイッチを構成するＦＥＴＱ３およびＦＥＴＱ５のドレインに接続され、二次コイルＬ２の巻き終わり端子は、第１１スイッチング素子であるＦＥＴＱ１１のドレインに接続されている。ＦＥＴＱ１１のソースは、接地点に接続されている。ＦＥＴＱ１１のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ１１はＦＥＴＱ１１と並列に接続されており、カソードがドレインに、アノードがソースに接続されている。
（６−２）第６の実施形態の回路動作
図７（ａ）（ｂ）に示す第６の実施形態では、電源出力／電力回生部１５におけるトランスＴ２の動作が、前述の第５の実施形態と相違する。
再び図６Ａに示したトランスＴ２の実施例を参照しつつ、磁気回路と電気回路との関係を含め第６の実施形態におけるトランスＴ２の動作を説明する。なお、トランスＴ２は、ＤＣ／ＤＣコンバータ（電源出力手段）と電力回生部のいずれとしても動作することができるが、それぞれの場合の動作は、一次コイルＬ１側と二次コイルＬ２側を逆にした対称的な動作となる。ただし、電圧値および電流値の具体的数値は異なっていてもよい。
＜電源出力動作：ＦＥＴＱ１０のオン期間＞
まず、図７（ａ）を参照して電源出力手段としてのＤＣ／ＤＣコンバータの動作を説明する。
ＰＷＭ駆動におけるＦＥＴＱ１０のオン期間の動作は、次の通りである。一次コイルＬ１に入力直流電圧ＤＣＶ１が印加されて電流ｉz1（第１電流）が流れると、中心磁極磁気回路に磁束φ１が発生する。このとき、ダイオードＤ１２およびダイオードＤ１０は逆方向となるため電流は流れない。電流ｉz1は、一次コイルＬ１からＦＥＴＱ１０（ドレインからソース）へと流れる。
磁束φ１の一部である磁束φ１ａが、両脚磁気回路へ流れ込むことにより、二次コイルＬ２(Ｌ２ａとＬ２ｂ)には相互誘導により磁束φ１ａに抗する起磁力による磁束φ２が生じる。二次コイルＬ２の電流ｉz2（第２電流）は、この磁束φ２を生じさせる方向（巻き終わり端子から巻き始め端子）に流れ、点Ｂへ出力される。このとき電流ｉz2は、順方向となるダイオードＤ１１を流れる（ＦＥＴＱ１１はオフ）。ダイオードＤ１１はＦＥＴＱ１１の寄生ダイオードよりも優先的な電流路となる。なお、ダイオードＤ１３は逆方向となるため電流は流れない。
トランスＴ２では、中心磁極磁気回路に生じた磁束φ１の一部である磁束φ１ｂ(図６Ａの二点破線)が、一次コイルＬ１と二次コイルＬ２の間の空隙である漏洩磁気回路を通ることにより、両脚磁気回路を通る磁束φ１ａは少なくなっている。漏洩磁気回路は磁束φ１の迂回路である。このように、トランスＴ２は疎結合のトランスとなっている。
入力直流電圧ＤＣＶ１が一次コイルＬ１に印加されると中心磁極磁気回路の磁束密度は急速に増加する。このとき、両脚磁気回路の磁束密度も中心磁極磁気回路の磁束φ１の影響により増加するが、この増加は中心磁極磁気回路のそれよりも少ない。従って、オン期間の終了時点では、中心磁極磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、両脚磁気回路の磁束密度は相対的に低く、両者の磁束密度は不均衡状態となっている。この詳細については、図６Ａについて前述した通りである。
＜電源出力動作：ＦＥＴＱ１０のオフ期間＞
ＰＷＭ駆動においてＦＥＴＱ１０がオフとなると、入力直流電圧ＤＣＶ１の一次コイルＬ１への印加が停止され、一次コイルＬ１には自己誘導に基づく逆起電力が発生する。このとき一次コイルＬ１は電源として働き、巻き始め端子が負電位、巻き終わり端子が正電位となる。よってダイオードＤ１２は順方向となる。この結果、一次コイルＬ１→ダイオードＤ１２→一次コイルＬ１、という閉回路に電流ｉz3（第３電流）が流れる。これは準短絡状態である。
一次コイルＬ１の磁気回路の磁束は、ＦＥＴＱ１０がオフとなる時点で最大となっている。一次コイルＬ１に流れる電流ｉz3は、オン期間に一次コイルＬ１の磁気回路に蓄積された磁束を保持する（かしめる）働きがあり、磁束の減少を緩慢とする。つまり、オフ期間になった後、一次コイルＬ１の磁気回路の磁束は減少しつつも、一次コイルＬ１の磁気回路の方が二次コイルＬ２の磁気回路よりも相対的に磁束密度の高い状態がしばらく持続する。この両コイルの磁気回路の磁束密度の不均衡状態が持続する限り、一次コイルＬ１の磁気回路にかしめられた磁束により二次コイルＬ２の磁気回路を通過する磁束は増加を続け、これに抗する起磁力が二次コイルＬ２の磁気回路に生じる。
従って、ＦＥＴＱ１０のオフ期間に二次コイルＬ２の磁気回路に生じる起磁力の方向はオン期間と同じである。よって二次コイルＬ２には、オン期間と同じ方向の起電力が生じ、オン期間と同方向の電流が流れる。すなわち、オフ期間においても一次コイルＬ１の磁気回路が磁束発生源となり二次コイルＬ２の磁気回路が磁束受領側となり、二次コイルＬ２の磁気回路は一次コイルＬ１の磁気回路の磁束を受け続け、しかもその増加率は正である。従って二次コイルＬ２は、オン期間と同じく巻き始め端子が正電位、巻き終わり端子が負電位となり、ダイオードＤ１１は順方向となる（ＦＥＴＱ１１はオフ）。この結果、電流ｉz4（第４電流）がダイオードＤ１１から二次コイルＬ２を流れ、点Ｂへ出力される。
このように第６の実施形態では、電源出力動作において、ＦＥＴＱ１０のオン期間およびオフ期間の双方において二次コイルＬ２に同方向（フォワード方向）に電流（すなわち第２電流および第４電流）が流れ、負荷に供給することができる。前述のようにこの出力波形は、ＰＷＭ駆動により生成される全波整流波形である。
その後、ＦＥＴＱ１０のオフ期間における時間経過と共に、磁束発生源である一次コイルＬ１の磁気回路の保持磁束量が減少し、磁束密度が低下していくと、二次コイルＬ２の磁気回路の磁束密度と均衡する点に達する。両コイルの磁気回路の磁束密度が均衡すると磁束の流れがなくなる。この磁束が均衡する近傍領域または少なくとも次のオン期間までの間に一次コイルＬ１を流れるｉz3及び二次コイルＬ２を流れるｉz4はゼロとなり、両コイルの磁束がゼロにリセットされる。なお、通常、二次コイルＬ２の磁気回路の磁束は一次コイルＬ１の磁気回路の磁束よりも早く急激にリセットされる。それにより二次コイルＬ２には逆起電力が発生するが、ダイオードＤ１１が逆方向となるため逆方向電流は流れない。その後、次の周期のオン期間を迎える。
＜電力回生動作＞
次に、電力回生手段としてのトランスＴ２の動作は、上記の電源出力動作と対称的な動作となる。図７（ｂ）を参照して概略説明すると、ＰＷＭ駆動においてＦＥＴＱ１１がオンとなったとき二次コイルＬ２に電流ｉf1（第５電流）が流れることにより一次コイルＬ１に起電力が生じる。これにより、順方向となるダイオードＤ１０および一次コイルＬ１に回生電流ｉf2（第６電流）が流れる（ＦＥＴＱ１０はオフ）。
ＦＥＴＱ１１がオンとなり二次コイルＬ２に電圧が印加されると両脚磁気回路の磁束は急激に増加する一方、漏洩磁気回路へ迂回する磁束があるために中心磁極磁気回路の磁束増加は両脚磁気回路の磁束増加より少ない。よって、ＦＥＴＱ１１のオン期間の終了時点では、二次コイルＬ２の両脚磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、一次コイルＬ１の中心磁極磁気回路の磁束密度は相対的に低く、両者の磁束密度は不均衡状態となっている。
ＦＥＴＱ１１がオフとなると、二次コイルＬ２に生じる自己誘導による逆起電力によりダイオードＤ１３と二次コイルＬ２の閉回路に電流ｉf3（第７電流）が流れる。この電流ｉf3によりトランスＴ２の両脚磁気回路に蓄積された磁束がかしめられ、中心磁極磁気回路の磁束は増加し続けるため、一次コイルＬ１にオン期間と同じ方向の起電力を生じ、同方向の回生電流ｉf4（第８電流）が流れる（ＦＥＴＱ１０はオフ）。
このように第６の実施形態では、電力回生動作においても、ＦＥＴＱ１１のオン期間およびオフ期間の双方において一次コイルＬ１に同方向（フォワード方向）に電流（すなわち第６電流および第８電流）が流れ、入力直流電源側に回生することができる。
（７）無停電電源装置の第７の実施形態
（７−１）第７の実施形態の回路構成
図８（ａ）は、本発明による無停電電源装置の第７の実施形態の構成例を示す回路図である。図８（ｂ）は、（ａ）の電源出力／電力回生部１５における電力回生時の電流の流れを示す部分回路図である。第７の実施形態において、前述の第６の実施形態と共通する構成は、端子２と端子３の間の交流電流路上にＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２を設けており、これらにより入力交流電源側への逆潮流を阻止している点である。さらに、電源出力／電力回生部１５の出力するＵＰＳ電圧Ｖupsを端子３と端子４の間に供給するためのＦＥＴＱ３〜Ｑ６を設け、ＦＥＴＱ１またはＦＥＴＱ２と同期してオンオフ制御する点も共通する。また、制御部２０の構成および動作についても共通する。
さらに、第７の実施形態では、第６の実施形態と同様に、トランスを用いた電源出力／電力回生部１５がＵＰＳ電圧Ｖupsを生成および出力する電源出力手段であるＤＣ／ＤＣコンバータとしての機能と、負荷側の電力を直流電源側に回生する電力回生手段としての機能とを有する点で共通するが、トランスＴ３がフォワード動作とフライバック動作の双方を行うことができる４つのコイルを備えている点で相違する。
この第７の実施形態における電源出力／電力回生部１５もまた、双方向電力転送回路として好適な形態である。
図８（ａ）（ｂ）に示すトランスＴ３は４つのコイルを具備し、コイルＰ１（第１コイル）とコイルＳ１（第２コイル）は密に磁気結合され、コイルＳ２（第３コイル）とコイルＰ２（第４コイル）も密に磁気結合されている（なお括弧内に示した第１〜第４コイルの称呼は、特許請求の範囲における表現との対応を示すものであり、また後に説明する図９における第１〜第４コイルに対応する）。さらに、密結合したコイルＰ１（第１コイル）とコイルＳ１（第２コイル）とからなる第１コイル群と、密結合した二次コイルＳ２（第３コイル）とコイルＰ２（第４コイル）とからなる第２コイル群とは、疎に磁気結合されている。
つまり、図８の回路図において左右に位置するコイル同士は密結合であり上下に位置するコイル同士は疎結合である。そして、コイルＰ１（第１コイル）およびコイルＳ２（第３コイル）は、入力直流電源ＤＣＶ１側に結線され、コイルＳ１（第２コイル）およびコイルＰ２（第４コイル）は負荷側に結線されている。
入力直流電圧ＤＣＶ１の入力端子の正極側は、トランスＴ３のコイルＰ１の巻き始め端子（黒点で示す）とコイルＳ２の巻き終わり端子の接続点（後述する図９の第１の入出力点）に接続され、負極側は、第１０スイッチング素子であるＦＥＴＱ２１のソースすなわち接地点に接続されている。ＦＥＴＱ２１のドレインはコイルＰ１の巻き終わり端子に接続されている。ＦＥＴＱ２１のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ２１はＦＥＴＱ２１に並列に接続され、カソードがＦＥＴＱ２１のドレインに、アノードがＦＥＴＱ２１のソース（接地点）に接続されている。さらに、ダイオードＤ２３が、コイルＳ２に直列に接続され、カソードがコイルＳ２の巻き始め端子（黒点で示す）に、アノードは接地点に接続されている。
トランスＴ３のコイルＳ１の巻き終わり端子とコイルＰ２の巻き始め端子（黒点で示す）の接続点（後述する図９の第２の入出力点）は、点Ｂすなわち交流スイッチを構成するＦＥＴＱ３およびＦＥＴＱ５のドレインに接続され、コイルＰ２の巻き終わり端子は、第１１スイッチング素子であるＦＥＴＱ２２のドレインに接続されている。ＦＥＴＱ２２のソースは、接地点に接続されている。ＦＥＴＱ２２のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ２２はＦＥＴＱ２２に並列に接続され、カソードがＦＥＴＱ２２のドレインに、アノードがＦＥＴＱ２２のソース(接地点）に接続されている。ダイオードＤ２４のカソードは、コイルＳ１の巻き始め端子（黒点で示す）に接続され、アノードは接地点に接続されている。
図９は、図８（ａ）（ｂ）の回路図におけるトランスＴ３の一実施例を示す模式的な断面図である。トランスＴ３は、対向する一対のヨーク４７ａ、４７ｂと、両ヨークの互いに対向する一方の端部同士および他方の端部同士の間にそれぞれ延在する一対の外側脚４８ａ、４８ｂとから構成されるロ字状のコアを有する。そして、密結合されるコイルＰ１（第１コイル）とコイルＳ１（第２コイル）が互いに絶縁状態で適宜積層され一方の外側脚４８ａに巻装されるとともに、密結合されるコイルＳ２（第３コイル）とコイルＰ２（第４コイル）が互いに絶縁状態で適宜積層され他方の外側脚４８ｂに巻装されている。黒点は各コイルの巻き始め端子を示しており、第１および第２の入出力点は図示の通りである。なお、一方のヨーク４７ａの中央にギャップ４９を設けることは、任意である。
このトランスＴ３では、外側脚４８ａ、４８ｂにそれぞれ磁気回路が形成される。そして、両外側脚の各々に巻装されたコイル同士は離隔しており、その間の空隙は磁束の迂回路となっている。これにより、両側のコイル同士は疎結合となる。例えば、コイルＰ１の第１の入出力点に電流が流れ込むときに生じる外側脚４８ａ（磁束発生源）から外側脚４８ｂ（磁束受領側）へ向かう磁束φ１の一部φ１ｂが、磁束の迂回路である漏洩磁気回路すなわち空隙を通る。この状態が持続すると、外側脚４８ａにおける磁束密度の増加に比べて、外側脚４８ｂにおける磁束密度の増加は低く抑えられ磁束密度の不均衡が生じる。
逆に、例えば、コイルＰ２の第２の入出力点に電流が流れ込むときに生じる外側脚４８ｂ（磁束発生源）から外側脚４８ａ（磁束受領側）へ向かう磁束φ４の一部φ４ｂが、磁束の迂回路である空隙を通ることとなる。この状態が持続すると、外側脚４８ｂにおける磁束密度の増加に比べて、外側脚４８ａの磁束密度の増加は低く抑えられやはり磁束密度の不均衡が生じる。これは、図６Ａ〜図６Ｄに示した疎結合トランスＴ２の場合と同じ現象である。
なお、通常、磁束発生源のコイルの電流が遮断された時点でその磁気回路の磁束が瞬時に消失することにより、磁束受領側の磁気回路の磁束も瞬時に消失する。
これに対し、前述の第６の実施形態におけるような磁束のかしめ機構がある場合は、磁束発生源のコイルの電流が遮断されたとき、直ちに磁束をかしめるための電流が流れることで磁束発生源の磁束の減少が緩和される。従って、磁束発生源と磁束受領側との間の磁束密度の不均衡がある間は、磁束受領側の磁束密度の増加傾向は持続することとなる。
なお、密結合した２つのコイルの一方にフライバック電流が流れることによっても、他方のコイルの磁束をかしめる作用が得られる。例えば、コイルＰ１に電流が流れて磁束発生源となり、コイルＰ１の磁気回路の磁束密度が高く、磁束受領側のコイルＰ２の磁気回路の磁束密度が低い不均衡状態となったとき、コイルＰ１の電流が遮断されたとする。このとき、コイルＰ１と密結合されたコイルＳ１にフライバック電流が流れると、コイルＰ１の磁気回路の磁束はかしめられてその磁束密度の減少が緩和される。この結果、磁束受領側であるコイルＰ２の磁気回路の磁束も瞬時に消失することなく、磁束密度の不均衡がある間は磁束の増加傾向が持続する。
（７−２）第７の実施形態の回路動作
図８（ａ）（ｂ）に示す第７の実施形態では、電源出力／電力回生部１５のトランスＴ３が、ＤＣ／ＤＣコンバータ（電源出力手段）と電力回生部のいずれとしても動作することができるが、それぞれの場合の動作は、対称的な動作となる。ただし、電圧値および電流値の具体的数値は異なっていてもよい。本実施形態では、ＤＣ／ＤＣコンバータとして動作するときも、電力回生部として動作するときも、フォワード動作およびフライバック動作の双方を行う点が特徴である。
＜電源出力動作：ＦＥＴＱ２１のオン期間＞
まず、図８（ａ）および図９を参照して電源出力手段としてのＤＣ／ＤＣコンバータの動作を説明する。
ＰＷＭ駆動におけるＦＥＴＱ２１のオン期間の動作は、次の通りである。コイルＰ１の第１の入出力点に電流ｉz1（第１の入力電流）が流れ込むように入力直流電圧ＤＣＶ１が印加されると、図９における外側脚４８ａの磁気回路に磁束φ1が発生する。電流ｉz1は、コイルＰ１からＦＥＴＱ２１（ドレインからソース）へと流れる。ダイオードＤ２１は逆方向となるため電流は流れない。コイルＳ２は、ダイオードＤ２３が逆方向となるため電流は流れない。
第７の実施形態では、図９のトランスＴ３における第１コイルがコイルＰ１であり、コイルＰ１に電流ｉz1が流れると磁束φ１が発生する。磁束φ１の一部φ１ｂは空隙を迂回するが、磁束φ１ａが外側脚４８ｂの磁気回路へ流れ込むことにより、コイルＰ２（第４コイル）には相互誘導により起磁力が生じる。図８に示すコイルＰ２の電流ｉz2（第１のフォワード電流）は、この起磁力を生じさせる方向（巻き終わり端子から巻き始め端子）に流れ、第２の入出力点から点Ｂに出力されて負荷へ供給される。コイルＰ１とコイルＰ２は疎結合であるので、激しい電流ピークは抑制される。
なお、ＦＥＴＱ２１のオン期間にはＦＥＴＱ２２もオンとする制御が好適である。電流ｉz2は、オンとなっているＦＥＴ２２をソースからドレインへ流れる。あるいは、ＦＥＴＱ２１のオン期間にＦＥＴＱ２２をオフとする制御でもよく、その場合、電流ｉz2はダイオードＤ２２を流れる。前者の方が電力消費が少なく好ましい。
コイルＰ１と密結合されたコイルＳ１は、相互誘導により起電力を生じるが、その巻き始め端子が正電位、巻き終わり端子が負電位となるためダイオードＤ２４が逆方向となって電流は流れない。
コイルＰ１と疎結合されたコイルＳ２にも、相互誘導により起電力を生じるが、その巻き始め端子が正電位、巻き終わり端子が負電位となるためダイオードＤ２３が逆方向となって電流は流れない。
トランスＴ３では、コイルＰ１により外側脚４８ａの磁気回路に生じた磁束φ１の一部φ１ｂが、コイルＰ１とコイルＰ２の間の空隙である漏洩磁気回路を通ることにより、その分だけ外側脚４８ｂの磁気回路を通る磁束φ１ａが少なくなる。入力直流電圧ＤＣＶ１がコイルＰ１に印加されると外側脚４８ａの磁気回路の磁束密度は急速に増加する。このとき、外側脚４８ｂの磁気回路の磁束密度も、外側脚４８ａの磁気回路からの磁束φ１ａの影響により増加するが、この増加は外側脚４８ａの磁気回路のそれよりも少ない。従って、オン期間の終了時点では、外側脚４８ａの磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、外側脚４８ｂの磁束密度は相対的に低く、コイルＰ１とコイルＰ２の磁束密度は不均衡状態となっている。
＜電源出力動作：ＦＥＴＱ２１のオフ期間＞
ＰＷＭ駆動においてＦＥＴＱ２１がオフとなると、コイルＰ１に流れる電流ｉz1は遮断され、コイルＰ１に逆起電力が生じるが、ＦＥＴＱ２１がオフであり、ダイオードＤ２１も逆方向となるのでコイルＰ１に電流は流れない。
一方、コイルＰ１と密結合のコイルＳ１には起電力が生じ、巻き終わり端子が正電位、巻き始め端子が負電位となる。これによりダイオードＤ２４は順方向となり、電流ｉz4（第１のフライバック電流）が第２の入出力点から流れ出て、点Ｂに出力されて負荷へ供給される。
コイルＳ１に流れる第１のフライバック電流ｉz4は、密結合のコイルＰ１の磁気回路に蓄積された磁束をかしめる作用があり、コイルＰ１の磁気回路の磁束の減少は抑制される。この結果、コイルＰ１とコイルＰ２との磁束密度の不均衡状態は徐々に解消されつつも、コイルＰ２の磁気回路の磁束の増加傾向は持続する。この磁束の増加傾向が持続する間は、コイルＰ２にオン期間の第１のフォワード電流ｉz2と同方向の電流が流れる。コイルＰ１とコイルＰ２の磁束密度が均衡したとき、コイルＰ１とコイルＰ２の磁束は瞬時に消失し、コイルＰ２に逆起電力が生じるが、ＦＥＴ２２がオフであり、ダイオードＤ２２も逆方向となるのでコイルＰ２に電流は流れない。
同様に、コイルＰ１と疎結合のコイルＳ２にも起電力が生じ、巻き終わり端子が正電位、巻き始め端子が負電位となるため、ダイオードＤ２３が順方向となり、回生電流ｉz3が流れるがこの電流はコイルＳ１に流れる第１のフライバック電流ｉz4に比べて小さい。
第７の実施形態では、電源出力手段であるＤＣ−ＤＣコンバータが、そのスイッチング素子ＦＥＴＱ２１のオン期間およびオフ期間の双方において電流（第１のフォワード電流および第１のフライバック電流）を出力し、負荷へ供給することができる。前述のようにこの出力波形は、ＰＷＭ駆動により生成される全波整流波形である。また、オフ期間においては回生電流も得られる。
＜電力回生動作：ＦＥＴＱ２２のオン期間＞
次に、図８（ｂ）および図９を参照して電力回生手段としての動作を説明する。
ＰＷＭ駆動におけるＦＥＴＱ２２のオン期間の動作は、次の通りである。負荷電圧上昇が制御部２０により検出されＰＷＭ駆動が開始されることによりコイルＰ２に負荷側の直流電圧（負荷側電圧は入力交流電源に相似した全波整流波形であるが、通常ＰＷＭされるスイッチング周波数は２０kHz程度と高周波であり、この程度の瞬時であるので通常の直流電圧とみなされる。）が印加されて第２の入出力点に第２の電流ｉf1（第２の入力電流）が流れ込むと、図９の外側脚４８ｂの磁気回路に磁束φ４が発生する。電流ｉf1は、コイルＰ２からＦＥＴＱ２２（ドレインからソース）へと流れる。ダイオードＤ２２は逆方向となるため電流は流れない。コイルＳ１は、ダイオードＤ２４が逆方向となるため電流は流れない。
第７の実施形態では、図９のトランスＴ３における第４コイルがコイルＰ２であり、コイルＰ２に電流ｉf1が流れると磁束φ４が発生する。コイルＰ２による磁束φ４が、外側脚４８ａの磁気回路へ流れ込むことにより、コイルＰ１（第１コイル）には相互誘導により起磁力が生じる。図８に示すコイルＰ１の電流ｉf2（第２のフォワード電流）は、この起磁力を生じさせる方向（巻き終わり端子から巻き始め端子）に流れ、第１の入出力点から流れ出て入力直流電源ＤＣＶ１へ回生される。コイルＰ２とコイルＰ１は疎結合であるので、激しい電流ピークは抑制される。
なお、ＦＥＴＱ２２のオン期間にはＦＥＴＱ２１もオンとする制御が好適である。電流ｉf2は、オンとなっているＦＥＴＱ２１をソースからドレインへ流れる。あるいは、ＦＥＴＱ２２のオン期間にＦＥＴＱ２１をオフとしてもよく、その場合、電流ｉf2はダイオードＤ２１を流れる。前者の方が電力消費が少なく好ましい。
コイルＰ２と密結合されたコイルＳ２は、相互誘導により起電力を生じるが、その巻き始め端子が正電位、巻き終わり端子が負電位となるためダイオードＤ２３が逆方向となって電流は流れない。
コイルＰ２と疎結合されたコイルＳ１にも、相互誘導により起電力が生じるが、その巻き始め端子が正電位、巻き終わり端子が負電位となるため、ダイオードＤ２４が逆方向となって電流は流れない。
トランスＴ３では、コイルＰ２により外側脚４８ｂの磁気回路に生じた磁束φ４の一部φ４ｂが、コイルＰ１とコイルＰ２の間の空隙である漏洩磁気回路を通ることにより、その分だけ外側脚４８ａの磁気回路を通る磁束φ４ａが少なくなる。
電流ｉf1がコイルＰ２に流れると外側脚４８ｂの磁気回路の磁束密度は急速に増加する。このとき、外側脚４８ａの磁気回路の磁束密度も、外側脚４８ｂの磁気回路の磁束の影響により増加するが、この増加は外側脚４８ｂの磁気回路の磁束のそれよりも少ない。従って、オン期間の終了時点では、外側脚４８ｂの磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、外側脚４８ａの磁気回路の磁束密度は相対的に低く、コイルＰ２とコイルＰ１の磁束密度は不均衡状態となっている。
＜電力回生動作：ＦＥＴＱ２２のオフ期間＞
ＰＷＭ駆動においてＦＥＴＱ２２がオフとなると、コイルＰ２に流れる電流ｉf1は遮断され、コイルＰ２に逆起電力が生じるが、ＦＥＴＱ２２がオフであり、ダイオードＤ２２も逆方向となるのでコイルＰ２に電流は流れない。
一方、コイルＰ２と密結合のコイルＳ２には起電力が生じ、巻き終わり端子が正電位、巻き始め端子が負電位となる。これによりダイオードＤ２３は順方向となり、電流ｉf4（第２のフライバック電流）が第１の入出力点から回生電流として流れ出る。
コイルＳ２に流れる第２のフライバック電流ｉf4は、密結合のコイルＰ２の磁気回路に蓄積された磁束をかしめる作用があり、コイルＰ２の磁気回路の磁束の減少は抑制される。この結果、コイルＰ２とコイルＰ１との磁束密度の不均衡状態は徐々に解消されつつも、コイルＰ１の磁束の増加傾向は持続する。この磁束の増加傾向が持続する間は、コイルＰ１にオン期間の第２のフォワード電流ｉf2と同方向の電流が流れる。コイルＰ２とコイルＰ１の磁束密度が均衡したとき、コイルＰ２とコイルＰ１の磁束は瞬時に消失し、コイルＰ１に逆起電力が生じるが、ＦＥＴ２１がオフであり、ダイオードＤ２１も逆方向となるのでコイルＰ１に電流は流れない。
同様に、コイルＰ２と疎結合のコイルＳ１にも起電力が生じ、巻き終わり端子が正電位、巻き始め端子が負電位となるため、ダイオードＤ２４が順方向となり、回生電流ｉf3が流れるがこの電流はコイルＳ２に流れる第２のフライバック電流ｉf4に比べて小さい。
第７の実施形態では、電力回生動作において、スイッチング素子ＦＥＴＱ２２のオン期間およびオフ期間の双方において電力回生（第２のフォワード電流および第２のフライバック電流）することができる。
（８）無停電電源装置の第８の実施形態
（８−１）第８の実施形態の回路構成
図１０（ａ）は、本発明による無停電電源装置の第８の実施形態の構成例を示す回路図である。図１０（ｂ）は、（ａ）の電源出力／電力回生部１５における電力回生時の電流の流れを示す部分回路図である。第８の実施形態において、前述の第７の実施形態と共通する構成は、端子２と端子３の間の交流電流路上にＦＥＴＱ１、ダイオードＤ１、ＦＥＴＱ２およびダイオードＤ２を設けており、これらにより入力交流電源側への逆潮流を阻止している点である。さらに、電源出力／電力回生部１５の出力するＵＰＳ電圧Ｖupsを端子３と端子４の間に供給するためのＦＥＴＱ３〜Ｑ６を設け、ＦＥＴＱ１またはＦＥＴＱ２と同期してオンオフ制御する点も共通する。また、制御部２０の構成および動作についても共通する。
さらに、第８の実施形態では、第７の実施形態と同様に、トランスを用いた電源出力／電力回生部１５がＵＰＳ電圧Ｖupsを生成および出力する電源出力手段であるＤＣ／ＤＣコンバータとしての機能と、負荷側の電力を直流電源側に回生する電力回生手段としての機能とを有し、トランスＴ３がフォワード動作とフライバック動作の双方を行うことができる４つのコイルを備えている点で共通する。
この第８の実施形態における電源出力／電力回生部１５もまた、双方向電力転送回路として好適な形態である。
第８の実施形態では、コイルＳ２（第１コイル）とコイルＳ１（第２コイル）が密に磁気結合され、コイルＰ１（第３コイル）とコイルＰ２（第４コイル）も密に磁気結合されている。（なお括弧内に示した第１〜第４コイルの称呼は、特許請求の範囲における表現との対応を示すものであり、また後に説明する図１１における第１〜第４コイルに対応する）。さらに、密結合したコイルＳ２（第１コイル）とコイルＳ１（第２コイル）とからなる第１コイル群と、密結合したコイルＰ１（第３コイル）とコイルＰ２（第４コイル）とからなる第２コイル群とは、疎に磁気結合されている。
つまり、図１０の回路図において左右に位置するコイル同士は密結合であり上下に位置するコイル同士は疎結合である。そして、コイルＳ２（第１コイル）およびコイルＰ１（第３コイル）は、入力直流電源ＤＣＶ１側に結線され、コイルＳ１（第２コイル）およびコイルＰ２（第４コイル）は負荷側に結線されている。
入力直流電圧ＤＣＶ１の入力端子の正極側はトランスＴ３のコイルＰ１の巻き始め端子（黒点で示す）とコイルＳ２の巻き終わり端子の接続点（後述する図１１に示す第１の入出力点（以下、後述する第２の入出力点を含め、第８の実施形態の第１、第２の入出力点は、上記第７の実施形態の第１、第２の入出力点とは異なる。））に接続され、負極側は、第１０スイッチング素子であるＦＥＴＱ２５のソースすなわち接地点に接続されている。ＦＥＴＱ２５のドレインはコイルＰ１の巻き終わり端子に接続されている。ＦＥＴＱ２５のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ２５はＦＥＴＱ２５に並列に接続され、カソードがＦＥＴＱ２５のドレインに、アノードがＦＥＴＱ２５のソース(接地点)に接続されている。さらに、ダイオードＤ２７が、コイルＳ２に直列に接続され、カソードがコイルＳ２の巻き始め端子（黒点で示す）に、アノードは接地点に接続されている。
トランスＴ３のコイルＳ１の巻き始め端子（黒点で示す）とコイルＰ２の巻き終わり端子の接続点（図１１の第２の入出力点）は、点Ｂすなわち交流スイッチを構成するＦＥＴＱ３およびＦＥＴＱ５のドレインに接続され、コイルＰ２の巻き始め端子は、第１１スイッチング素子であるＦＥＴＱ２６のドレインに接続されている。ＦＥＴＱ２６のソースは、接地点に接続されている。ＦＥＴＱ２６のゲートは、制御部２０からのＰＷＭ制御電圧を印加可能に接続されている。ダイオードＤ２６はＦＥＴＱ２６に並列に接続され、カソードがＦＥＴＱ２６のドレインに、アノードがＦＥＴＱ２６のソース(接地点)に接続されている。ダイオードＤ２８のカソードは、コイルＳ１の巻き終わり端子に接続され、アノードは接地点に接続されている。
図１１は、図１０（ａ）（ｂ）の回路図におけるトランスＴ３の一実施例を示す模式的な断面図である。トランスＴ３は、図９のトランスＴ３と同じコア形状を有し一対の外側脚４８ａ、４８ｂの各々に絶縁状態で積層された一対のコイル第１および第２並びに第３および第４コイルを巻装している。しかしながら、図１０（ａ）（ｂ）の回路図では、コイルＰ１、Ｐ２、Ｓ１およびＳ２との対応関係が、前述の図８(ａ)(ｂ)の回路図とは異なる。
密結合されるコイルＳ２（第１コイル）とコイルＳ１（第２コイル）が一方の外側脚４８ａに巻装され、そして、密結合されるコイルＰ１（第３コイル）とコイルＰ２（第４コイル）が他方の外側脚４８ｂに巻装されている。両側のコイル同士は疎結合となる。黒点は、各コイルの巻き始め端子を示しており、第１および第２の入出力点は図示の通りである。
図１１のトランスＴ３において、例えば、コイルＰ１（第３コイル）の第１の入出力点に電流が流れ込むときに生じる外側脚４８ｂ（磁束発生源）から外側脚４８ａ（磁束受領側）へ向かう磁束φ３の一部φ３ｂが、磁束の迂回路である漏洩磁気回路すなわち空隙を通る。この状態が持続すると、外側脚４８ｂにおける磁束密度の増加に比べて、外側脚４８ａにおける磁束密度の増加は低く抑えられ磁束密度の不均衡が生じる。
また、例えば、コイルＰ２（第４コイル）に第２の入出力点に電流が流れ込むときに生じる外側脚４８ｂ（磁束発生源）から外側脚４８ａ（磁束受領側）へ向かう磁束φ４の一部φ４ｂが、磁束の迂回路である空隙を通ることとなる。この状態が持続すると、外側脚４８ｂにおける磁束密度の増加に比べて、外側脚４８ａの磁束密度の増加は低く抑えられやはり磁束密度の不均衡が生じる。
密結合した２つのコイルの一方にフライバック電流が流れることによって、他方のコイルの磁束をかしめる作用が得られる。例えば、コイルＰ１に電流が流れて磁束発生源となり、コイルＰ１の磁気回路の磁束密度が高く、磁束受領側のコイルＳ１の磁気回路の磁束密度が低い不均衡状態となったとき、コイルＰ１の電流が遮断されたとする。このとき、コイルＰ１と密結合されたコイルＰ２にフライバック電流が流れると、コイルＰ１の磁気回路の磁束はかしめられてその磁束密度の減少が緩和される。この結果、磁束受領側であるコイルＳ１の磁気回路の磁束も瞬時に消失することなく、磁束密度の不均衡がある間は磁束の増加傾向が持続する。
加えて、図１１のトランスＴ３の場合、電源出力動作の際にコイルＰ１（第３コイル）が駆動されるときに生じる磁束φ３と、電力回生動作の際にコイルＰ２（第４コイル）が駆動されるときに生じる磁束φ４とが逆向きであるため、トランスＴ３が磁気飽和し難いという利点がある。
（８−２）第８の実施形態の回路動作
図１０（ａ）（ｂ）に示す第８の実施形態では、電源出力／電力回生部１５のトランスＴ３が、ＤＣ／ＤＣコンバータ（電源出力手段）と電力回生部のいずれとしても動作することができるが、それぞれの場合の動作は、対称的な動作となる。ただし、電圧値および電流値の具体的数値は異なっていてもよい。本実施形態も第７の実施形態と同様に、ＤＣ／ＤＣコンバータとして動作するときも、電力回生部として動作するときも、フォワード動作およびフライバック動作の双方を行う点が特徴である。
＜電源出力動作：ＦＥＴＱ２５のオン期間＞
まず、図１０（ａ）および図１１を参照して電源出力手段としてのＤＣ／ＤＣコンバータの動作を説明する。
ＰＷＭ駆動におけるＦＥＴＱ２５のオン期間の動作は、次の通りである。コイルＰ１の第１の入出力点に入力直流電圧ＤＣＶ１が印加されて電流ｉz1（第１の入力電流）が流れ込むと、図１１の外側脚４８ｂの磁気回路に磁束が発生する。電流ｉz1は、コイルＰ１からＦＥＴＱ２５（ドレインからソース）へと流れる。ダイオードＤ２５は逆方向となるため電流は流れない。コイルＳ２は、ダイオードＤ２７が逆方向となるため電流は流れない。
第８の実施形態では、図１１のトランスＴ３におけるコイルＰ１（第３コイル）の第１の入出力点に電流ｉz1が流れ込むと外側脚４８ｂに磁束φ３が生じ、その一部φ３ｂは空隙を迂回するが、外側脚４８ａの磁気回路へ磁束φ３ａが流れ込み、コイルＳ１（第２コイル）に相互誘導により起磁力が生じる。図１０（ａ）におけるコイルＳ１に生じる電圧による電流ｉz2（第１のフォワード電流）は、この起磁力を生じさせる方向（巻き終わり端子から巻き始め端子）に流れ、第２の入出力点から点Ｂに出力されて負荷へ供給される。コイルＰ１とコイルＳ１は疎結合であるので、激しい電流ピークは抑制される。
なお、ＦＥＴＱ２５のオン期間にはＦＥＴＱ２６はオフとなるように制御する。コイルＰ１と密結合されたコイルＰ２は、相互誘導により起電力を生じるが、その巻き始め端子（黒点で示す）が正電位、巻き終わり端子が負電位となるためダイオードＤ２６は逆方向となり、またＦＥＴＱ２６はオフであるから電流は流れない。
コイルＰ１と疎結合されたコイルＳ２にも、相互誘導により起電力を生じるが、その巻き始め端子（黒点で示す）が正電位、巻き終わり端子が負電位となるためダイオードＤ２７が逆方向となって電流は流れない。
トランスＴ３では、コイルＰ１により外側脚４８ｂの磁気回路に生じた磁束φ３の一部φ３ｂが、コイルＰ１とコイルＳ１の間の空隙である漏洩磁気回路を通ることにより、その分だけ外側脚４８ａの磁気回路を通る磁束φ３ａが少なくなる。入力直流電圧ＤＣＶ１がコイルＰ１に印加されると外側脚４８ｂの磁気回路の磁束密度は急速に増加する。このとき、外側脚４８ａの磁気回路の磁束密度も、外側脚４８ｂの磁気回路からの磁束の影響により増加するが、この増加は外側脚４８ｂの磁気回路のそれよりも少ない。従って、オン期間の終了時点では、外側脚４８ｂの磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、外側脚４８ａの磁束密度は相対的に低く、コイルＰ１とコイルＳ１の磁束密度は不均衡状態となっている。
＜電源出力動作：ＦＥＴＱ２５のオフ期間＞
ＰＷＭ駆動においてＦＥＴＱ２５がオフとなると、コイルＰ１に流れる電流ｉz1は遮断され、コイルＰ１に逆起電力が生じるが、ＦＥＴＱ２５がオフであり、ダイオードＤ２５も逆方向となるのでコイルＰ１に電流は流れない。
一方、コイルＰ１と密結合のコイルＰ２には起電力が生じ、巻き終わり端子が正電位、巻き始め端子が負電位となる。これによりダイオードＤ２６は順方向となり、電流ｉz4（第１のフライバック電流）が流れ、第２の入出力点から点Ｂに出力されて負荷へ供給される。このように電流ｉz4は、オン期間に流れる電流ｉz2と同方向に出力される。ここで、ＦＥＴＱ２５がオフのとき、ＦＥＴＱ２６をオンとする制御を行うと、電流ｉz4はＦＥＴＱ２６を通るため、ダイオードＤ２６を通る場合に比べ電力消費が少なく好適である。
コイルＰ２に流れる第１のフライバック電流ｉz4は、密結合のコイルＰ１の磁気回路に蓄積された磁束をかしめる作用があり、コイルＰ１の磁気回路の磁束の減少は抑制される。この結果、コイルＰ１とコイルＳ１との磁束密度の不均衡状態は徐々に解消されつつも、コイルＳ１の磁気回路の磁束の増加傾向は持続する。この磁束の増加傾向が持続する間は、コイルＳ１にオン期間の第１のフォワード電流ｉz2と同方向の電流が流れる。コイルＰ１とコイルＳ１の磁束密度が均衡したとき、コイルＰ１とコイルＳ１の磁束は瞬時に消失し、コイルＳ１に逆起電力が生じるが、ダイオードＤ２８が逆方向となるのでコイルＳ１に電流は流れない。
同様に、コイルＰ１と疎結合のコイルＳ２にも起電力が生じ、巻き終わり端子が正電位、巻き始め端子が負電位となるため、ダイオードＤ２７が順方向となり、回生電流ｉz3が流れるがこの電流はコイルＰ２に流れる第１のフライバック電流ｉz4に比べて小さい。
第８の実施形態では、電源出力手段であるＤＣ−ＤＣコンバータが、そのスイッチング素子ＦＥＴＱ２５のオン期間およびオフ期間の双方において電流（第１のフォワード電流および第１のフライバック電流）を出力し、負荷へ供給することができる。前述のようにこの出力波形は、ＰＷＭ駆動により生成される全波整流波形である。また、オフ期間においては回生電流も得られる。
＜電力回生動作：ＦＥＴＱ２６のオン期間＞
次に、図１０（ｂ）および図１１を参照して電力回生手段としての動作を説明する。
ＰＷＭ駆動におけるＦＥＴＱ２６のオン期間の動作は、次の通りである。負荷電圧上昇が制御部２０により検出されＰＷＭ駆動が開始されることによりコイルＰ２に直流電圧が印加されて第２の入出力点に電流ｉf1（第２の入力電流）が流れ込むと、図９のトランスＴ３において外側脚４８ｂの磁気回路に磁束が発生する。図１０（ｂ）に示すように、電流ｉf1はコイルＰ２からＦＥＴＱ２６（ドレインからソース）へと流れる。ダイオードＤ２６は逆方向となるため電流は流れない。コイルＳ１は、ダイオードＤ２８が逆方向となるため電流は流れない。
第８の実施形態では、図１１のトランスＴ３におけるコイルＰ２（第４コイル）の第２の入出力点に電流ｉf1が流れると、外側脚４８ｂに発生した磁束φ４が外側脚４８ｂの磁気回路から外側脚４８ａの磁気回路へ磁束が流れ込むことにより、コイルＳ２（第１コイル）には相互誘導により起磁力が生じる。図１０（ｂ）におけるコイルＳ２に生じる電圧による電流ｉf2（第２のフォワード電流）は、この起磁力を生じさせる方向（巻き始め端子から巻き終わり端子）に流れ、第１の入出力点から流れ出て入力直流電源ＤＣＶ１へ回生される。コイルＰ２とコイルＳ２は疎結合であるので、激しい電流ピークは抑制される。
なお、ＦＥＴＱ２６のオン期間にはＦＥＴＱ２５はオフとなるように制御する。コイルＰ２と密結合されたコイルＰ１は、相互誘導により起電力を生じるが、その巻き始め端子（黒点で示す）が負電位、巻き終わり端子が正電位となるためダイオードＤ２５は逆方向となり、またＦＥＴＱ２５はオフであるから電流は流れない。
コイルＰ２と疎結合されたコイルＳ１は、相互誘導により起電力を生じるが、その巻き終わり端子が正電位、巻き始め端子が負電位となるためダイオードＤ２８が逆方向となって電流は流れない。
図１１に示すトランスＴ３では、コイルＰ２により外側脚４８ｂの磁気回路に生じた磁束φ４の一部φ４ｂが、コイルＰ２とコイルＳ２の間の空隙である漏洩磁気回路を通ることにより、その分だけ外側脚４８ａの磁気回路を通る磁束φ４ａが少なくなる。
電流ｉf1がコイルＰ２に流れると、外側脚４８ｂの磁気回路の磁束密度は急速に増加する。このとき、外側脚４８ａの磁気回路の磁束密度も、外側脚４８ｂの磁気回路の磁束の影響により増加するが、この増加は外側脚４８ｂの磁気回路のそれよりも少ない。従って、オン期間の終了時点では、外側脚４８ｂの磁気回路に大量の磁束が蓄積されて磁束密度が最大となる一方、外側脚４８ａの磁気回路の磁束密度は相対的に低く、コイルＰ２とコイルＳ２の磁束密度は不均衡状態となっている。
＜電力回生動作：ＦＥＴＱ２６のオフ期間＞
ＰＷＭ駆動においてＦＥＴＱ２６がオフとなると、コイルＰ２に流れる電流ｉf1は遮断され、コイルＰ２に逆起電力が生じるが、ＦＥＴＱ２６がオフであり、ダイオードＤ２６も逆方向となるのでコイルＰ２に電流は流れない。
一方、コイルＰ２と密結合のコイルＰ１には起電力が生じ、巻き始め端子が正電位、巻き終わり端子が負電位となる。これによりダイオードＤ２５は順方向となり、回生電流である電流ｉf4（第２のフライバック電流）が第１の入出力点から流れ出て入力直流電圧側へ流れる。このように電流ｉf4は、オン期間に流れる電流ｉf2と同方向に出力される。ここで、ＦＥＴ２６がオフのとき、ＦＥＴ２５をオンとする制御を行うと、電流ｉf4はＦＥＴＱ２５を通るため、ダイオードＤ２５を通る場合に比べ電力消費が少なく好適である。
コイルＰ１に流れる第２のフライバック電流ｉf4は、密結合のコイルＰ２の磁気回路に蓄積された磁束をかしめる作用があり、コイルＰ２の磁気回路の磁束の減少は抑制される。この結果、コイルＰ２とコイルＳ２との磁束密度の不均衡状態は徐々に解消されつつも、コイルＳ２の磁束の増加傾向は持続する。この磁束の増加傾向が持続する間は、コイルＳ２にオン期間の第２のフォワード電流ｉf2と同方向の電流が流れる。コイルＰ２とコイルＳ２の磁束密度が均衡したとき、コイルＰ２とコイルＳ２の磁束は瞬時に消失し、コイルＳ２に逆起電力が生じるが、ダイオードＤ２７が逆方向となるのでコイルＳ２に電流は流れない。
同様に、コイルＰ２と疎結合のコイルＳ１にも起電力が生じ、巻き始め端子が正電位、巻き終わり端子が負電位となるため、ダイオードＤ２８が順方向となり、電流ｉf3が点Ｂへ出力されて負荷へ供給されるがこの電流はコイルＰ１に流れる第２のフライバック電流ｉf4に比べて小さい。
第８の実施形態では、電力回生動作において、そのスイッチング素子ＦＥＴＱ２６のオン期間およびオフ期間の双方において電力回生（第２のフォワード電流および第２のフライバック電流）することができる。
（９）無停電電源装置の第９の実施形態
（９−１）第９の実施形態の構成および動作の概要
図１〜図５、図７、図８および図１０に示した無停電電源装置の各々について、その一部の構成を変更した第９の実施形態について説明する。
全体回路は図示しないが、図１２Ａは、図１〜図５、図７、図８および図１０に示した無停電電源装置における変更部分のみを示す回路図であり、これは所定の制御機能を具備する整流回路Ｓである。この整流回路Ｓは、図１〜図５、図７、図８および図１０に示した無停電電源装置におけるＦＥＴＱ１とダイオードＤ２の並列接続、またはＦＥＴＱ２とダイオードＤ１の並列接続のそれぞれと置換して用いることができる。
図１２Ｂの（ａ）は、図１〜図５、図７、図８および図１０の無停電電源装置の一部構成を示す概略回路図（上図）と、同じ部分に対応する第９の実施形態の回路を模式的に示した概略回路図（下図）である。下図の第９の実施形態では、上図の回路図におけるＦＥＴＱ１とダイオードＤ２の並列接続部分を第１整流回路Ｓ１で置換し、かつ、ＦＥＴＱ２とダイオードＤ１の並列接続部分を第２整流回路Ｓ２で置換している。なお、第１整流回路Ｓ１および第２整流回路Ｓ２の各々の構成は、図１２Ａの整流回路Ｓと同じである。
図１〜図５、図７、図８および図１０に示した無停電電源回路のダイオードＤ１およびダイオードＤ２は、入力交流電圧Ｖinによる電流の電流路となるが、ショットキーバリアダイオードを用いても順方向電圧降下の最小値には限界があり、その損失は問題となる。
一方、図１２Ａに示す整流回路Ｓは、アノード端５１とカソード端５２の間に印加される電圧の正負により、ＦＥＴＱ５２のソース・ドレイン間を整流電流路としてダイオードと同様の整流動作を行う。この整流電流路の抵抗はＦＥＴＱ５２のオン抵抗のみであるので、ダイオードに比較して電圧降下が格段に小さく好適である。
また、図１２Ａに示す整流回路Ｓは、アノード端５１とカソード端５２の間に印加される電圧の正負によりＦＥＴＱ５２の整流電流路が遮断されているときであっても、制御端子５３、５４間に制御電圧を印加することにより整流電流路を導通させることができる。つまり、制御により整流動作の逆方向にも電流を流すことができる。
図１２Ｂ（ａ）に示すように、第１整流回路Ｓ１のカソード端５２ａが端子２に接続され、第１整流回路Ｓ１のアノード端５１ａと第２整流回路Ｓ２のアノード端５１ｂとが接続され、第２整流回路Ｓ２のカソード端５２ｂが端子３に接続される。
第１整流回路Ｓ１の制御端子５３ａおよび第２整流回路Ｓ２の制御端子５３ｂは、いずれも図１２Ａの整流回路Ｓの制御端子５３を模式的に表している。
図１２Ｂ（ｂ）は、第１整流回路Ｓ１および第２整流回路Ｓ２の制御動作を説明する図である。なお、この制御は、図１〜図５、図７、図８および図１０の回路における制御部２０のＦＥＴ駆動制御部２６により、ＦＥＴＱ１およびＦＥＴＱ２に対する制御と同様に行うことができる。
端子２における入力交流電圧Ｖinの正サイクル時（０°〜１８０°）は、第１整流回路Ｓ１はカソード端５２ａが正、アノード端５１ａが負で逆方向となるため整流動作により整流電流路は遮断されるが、制御端子５３ａに制御電圧を印加することにより整流電流路を導通させることができる。一方、第２整流回路Ｓ２はアノード端５１ｂが正、カソード端５２ｂが負で順方向となるため整流動作により整流電流路は導通する。これにより、入力交流電圧Ｖinの正サイクル時に端子２から端子３へ電流ｉ1が流れることができる。またこのとき仮に、端子３にＵＰＳ電圧が出力されたり、誘導性負荷等が接続されたりすることにより、端子２より端子３が高電位となったとしても、第２整流回路Ｓ２により逆潮流は阻止される。
端子２における入力交流電圧Ｖinの負サイクル時（１８０°〜３６０°）は、第１整流回路Ｓ１はカソード端５２ａが負、アノード端５１ａが正で順方向となるため整流動作により整流電流路は導通する。一方、第２整流回路Ｓ２はアノード端５１ｂが負、カソード端５２ｂが正で逆方向となるため整流動作により整流電流路は遮断されるが制御端子５３ｂに制御電圧を印加することにより整流電流路を導通させることができる。これにより、入力交流電圧Ｖinの負サイクル時に端子３から端子２へ電流ｉ2が流れることができる。またこのとき仮に、端子３にＵＰＳ電圧が出力されたり、誘導性負荷等が接続されたりすることにより、端子２より端子３が低電位となったとしても、第１整流回路Ｓ１により逆潮流は阻止される。
なお、第１整流回路Ｓ１と第２整流回路Ｓ２を相互に逆極性に接続した場合は、上記の制御端子５３ａと制御端子５３ｂの制御を逆にすればよい。
また、第１整流回路Ｓ１を複数並列接続し、かつ、第２整流回路Ｓ２も複数並列接続すれば、さらに整流電流路の抵抗が小さくなり、電圧降下を低減できる。
（６−２）整流回路Ｓの構成および動作の詳細
図１２Ａおよび図１２Ｃを参照して、整流回路Ｓの構成および動作を詳細に説明する。図１２Ｃは、図１２Ａの回路図における破線部分の等価回路を示す図である。
図１２Ａに示す整流回路Ｓにおいて、アノード端５１とカソード端５２を備えた電流路にｎチャネル型のＦＥＴＱ５２（第２半導体素子）が設けられている。ＦＥＴＱ５２のソースはアノード端５１に接続され、ＦＥＴＱ５２のドレインはカソード端５２に接続されている。ＦＥＴＱ５２はゲートにＨｉｇｈ（オン電位）が印加されると電流路が導通し、ゲートがＬｏｗ（オフ電位）になると電流路が遮断される。つまり、ＦＥＴＱ５２は、そのスイッチング動作により、アノード端５１とカソード端５２との間の整流電流路を断続制御する。トランジスタＱ５１（第１半導体素子）、及びトランジスタＱ５４（第４半導体素子）は、実質同一特性のnpn型バイポーラトランジスタであり、トランジスタＱ５１及びＱ５４のベースは共通接続されており、トランジスタＱ５１はコレクタがＦＥＴＱ５２のソース、すなわちアノード端５１に接続され、他方のトランジスタＱ５４のコレクタはカソード端５２に接続され、エミッタはベースに接続されてエミッタ−ベース間が短絡されている。
定電圧ダイオードＺＤ、ダイオードＤ５２、ジャンクショントランジスタＪ−ＦＥＴ（Junction Field Effect Transistor）、抵抗Ｒ５１、及びコンデンサＣ５１は、トランジスタＱ５１及びＱ５４、並びに後述するトランジスタＱ５５、Ｑ５６及びＱ５３を駆動する駆動電圧源を構成する。このような駆動電圧源は、後述するようにカソード端５２に正電位が印加される半周期に、アノードがカソード端５２に接続されているダイオードＤ５２及びジャンクショントランジスタＪ−ＦＥＴを通してコンデンサＣ５１を充電し、コンデンサＣ５１の両端のうちアノード端５１に接続された一方側を負、他方側を正とする電圧を発生させる。アノード端５１に接続されているコンデンサＣ５１の一方側（駆動源として負側）には、トランジスタＱ５１のコレクタ、ＦＥＴＱ５２のソース、後述するトランジスタＱ５６のコレクタ、及びトランジスタＱ５３（第３半導体素子）のエミッタが接続されている。一方、ダイオードＤ５２及びジャンクショントランジスタＪ−ＦＥＴを介してカソード端５２に接続されているコンデンサＣ５１の他方側（駆動源として正側）には、後述するトランジスタＱ５５のコレクタが接続されると共に、トランジスタＱ５１のエミッタ、トランジスタＱ５４のエミッタが、それぞれ定電流素子ＣＳ１、及び定電流素子ＣＳ２を介して接続されている。
従って、整流回路Ｓにおいて、駆動電圧源としてのコンデンサＣ５１と、トランジスタＱ５１との接続関係をみると、定電流素子ＣＳ１から、トランジスタＱ５１のエミッタ、コレクタを通ってコンデンサＣ５１の一方側（駆動源として負側）に接続されている。また、トランジスタＱ５４については、定電流素子ＣＳ２から、トランジスタＱ５４のエミッタ、コレクタを通ってコンデンサＣ５１の一方側に接続されている（トランジスタＱ５４のコレクタはカソード端５２に接続され、カソード端５２からアノード端５１を経由しコンデンサＣ５１の一方側に接続されている）。さらに、トランジスタＱ５３については、定電流素子ＣＳ２からトランジスタＱ５３のコレクタ、エミッタを通ってコンデンサＣ５１の一方側に接続されている。
図１２Ｃは、図１２Ａに示す整流回路ＳおけるトランジスタＱ５１、Ｑ５４、Ｑ５３、定電流素子ＣＳ１及びＣＳ２を含む回路部分（図１２Ａの破線部分）の等価回路を示す回路図である。既に図１２Ａを参照して説明したように、トランジスタＱ５４のエミッタはベースに接続されており、ベース−エミッタ間が短絡されている。このため、npn型バイポーラトランジスタであるトランジスタＱ５４は、ベース−コレクタ間のＰＮ接合ダイオードを提供する。ここで、定電流素子ＣＳ２から、トランジスタＱ５４のエミッタ、コレクタを通って、ＦＥＴＱ５２のドレインすなわちカソード端５２に至る電流路（図１２Ａ）を考えると、この電流路は、図１２Ｃに示すとおり、定電流素子ＣＳ２からアノードが接続され、ＦＥＴＱ５２のドレインすなわちカソード端５２にカソードが接続されるように、ＰＮ接合ダイオードを挿入した電流路と等価である。従って、定電流素子ＣＳ２及びトランジスタＱ５４を含む電流路において、トランジスタＱ５４のコレクタ、すなわちトランジスタＱ５４と等価なＰＮ接合ダイオードのカソードに、カソード端５２の電位が印加されるよう構成されている。
トランジスタＱ５４がオフのとき、トランジスタＱ５１のベースに、トランジスタＱ５４のベース−コレクタ間電位（約０．６ボルト）を与えているためトランジスタＱ５１がオンであり、カソード端５２（トランジスタＱ５４のコレクタであり、同様にＰＮ接合ダイオードのカソード）が負電位にならない限り、アノード端５１、カソード端５２の間の導通は遮断される。
定電流素子ＣＳ２及びトランジスタＱ５４を含む電流路においては、上述のとおりトランジスタＱ５４のコレクタにカソード端５２の電位が印加される。ここで、カソード端５２に正電位が印加されるときは、トランジスタＱ５４と等価なＰＮ接合ダイオードに逆方向電圧が印加されることと等価である。したがって、トランジスタＱ５４はオフであり、トランジスタＱ５１のベースには定電流素子ＣＳ２を通してベース電流が供給されるため、トランジスタＱ５１はオン状態にあり、コンデンサＣ５１を駆動電圧源として、定電流素子ＣＳ１を通してトランジスタＱ５１のエミッタに向かう電流路に電流が流れトランジスタＱ５５へのベース電流は供給されないでトランジスタＱ５５はオフ（トランジスタＱ５６はオン）である。
これに対し、カソード端５２に負電位が印加されるときは、トランジスタＱ５４と等価なＰＮ接合ダイオードに順方向電圧が印加されることと等価である。このため、カソード端５２に負電位が印加されると、トランジスタＱ５４のコレクタ電位が下がり、同時にコレクタ−ベース間電位（ＰＮ接合ダイオードに生ずる約０．６Ｖ）を維持して、トランジスタＱ５４のベース電位も低下する。このときはトランジスタＱ５４はオンとなりエミッタ−コレクタ電流が流れる。トランジスタＱ５４のベース電位が低下することで、トランジスタＱ５１のベース電位も低下し、トランジスタＱ５１がオフして定電流素子ＣＳ１を通してトランジスタＱ５１のエミッタに向かう電流路が遮断される。したがって、トランジスタＱ５５及びＱ５６の共通ベースにコンデンサＣ５１の正電位が印加されトランジスタＱ５５のベース電流が流れ、トランジスタＱ５５はオン（トランジスタＱ５６はオフ）である。
基本的には、図１２Ｃに示すＰＮ接合素子を使用した等価回路が本発明の整流回路の動作原理を示している。本実施形態においてトランジスタＱ５４を使用した理由は、トランジスタＱ５１がパイポーラトランジスタである必要があり、そのトランジスタＱ５１の特性（温度特性、ベース−エミッタ間電圧等）と略同一の特性をもつトランジスタをＰＮ接合素子として使用するほうがより好ましいからである。なお、トランジスタＱ５１、Ｑ５４としてバイポーラトランジスタを使用しているが、それに代えてＦＥＴを使用してもよいことは勿論である。
図１２Ａを再び参照して、トランジスタＱ５５及びトランジスタＱ５６は、エミッタフォロワ型のバッファー増幅器を構成する。トランジスタＱ５５、Ｑ５６には、例えばバイポーラトランジスタを用いることができる。本実施態様では、トランジスタＱ５５にはnpn型バイポーラトランジスタが、トランジスタＱ５６にはpnp型バイポーラトランジスタが用いられ、両トランジスタＱ５５、Ｑ５６のエミッタは共通接続されると共に、その共通エミッタはＦＥＴＱ５２のゲートに接続されている。また、両トランジスタＱ５５、Ｑ５６のベースも共通接続され、そのベースにはトランジスタＱ５１のエミッタとベースが接続されている。
トランジスタＱ５１のエミッタ、トランジスタＱ５４のエミッタには、コンデンサＣ５１を駆動電圧源として、それぞれ定電流素子ＣＳ１、ＣＳ２を介して、所定の定電流が供給されるように構成されている。
トランジスタＱ５５及びＱ５６の共通ベースと、トランジスタＱ５６のコレクタ間には抵抗Ｒ５２が接続されている。抵抗Ｒ５２はブリーダー抵抗である。
トランジスタＱ５５及びＱ５６は、エミッタフォロワ型のバッファー増幅器である。トランジスタＱ５５及びＱ５６の共通エミッタは、ＦＥＴＱ５２のゲートに接続され、この出力段は低インピーダンス、大電流を供給できるのでＦＥＴＱ５２のドライブを確実にする。トランジスタＱ５１がオンのとき、トランジスタＱ５５及びＱ５６の共通ベースは接地されるため、トランジスタＱ５５のベースは逆バイアスされＱ５５はオフ、トランジスタＱ５６のベースは順バイアス（Ｑ５６のエミッタには約０．６Ｖの電位のため。）されＱ５６はオンとなる。したがって、ＦＥＴＱ５２のゲート電位は０ＶでありＱ５２はオフとなる。トランジスタＱ５１がオフのとき、トランジスタＱ５５及びＱ５６の共通ベースは、コンデンサＣ５１の正電位となるため、トランジスタＱ５５のベースは順バイアスされＱ５５はオン、トランジスタＱ５６のベースは逆バイアスされＱ５６はオフとなる。したがって、トランジスタＱ５５及びＱ５６の共通エミッタはコンデンサＣ５１の正電位でありＦＥＴＱ５２のゲート電位もコンデンサＣ５１の正電位でありＱ５２はオンとなる。
整流回路Ｓは、図１２Ａに示すようにトランジスタＱ５３を更に備える。トランジスタＱ５３のコレクタは、トランジスタＱ５１及びＱ５４の共通ベースに接続され、エミッタはＦＥＴＱ５２のソースに（従って、トランジスタＱ５１のコレクタ及びアノード端５１）接続されている。また、トランジスタＱ５３のベースは抵抗Ｒ５３を介して、制御電圧入力端５３、５４の一方の入力端５３に接続され、トランジスタＱ５３のエミッタは他方の入力端５４に接続されている。なお、トランジスタＱ５３のベース−エミッタ間には抵抗Ｒ５４が接続されている。そして、制御電圧入力端５３、５４間には、トランジスタＱ５３をオンとするための正電位を必要な時間印加する。
次に、整流回路Ｓの動作について説明する。
まず、制御電圧入力端５３、５４に電圧が印加されていない状態で、整流回路Ｓのカソード端５２に正電位が印加された場合の整流回路Ｓの基本整流動作を考える。上述のとおり、カソード端５２に正電位が印加されることは、トランジスタＱ５４と等価なＰＮ接合ダイオードに逆方向電圧が印加されることと等価である。このとき、トランジスタＱ５１のベースには定電流素子ＣＳ２を通してベース電流が供給されるため、トランジスタＱ５１はオン状態にあり、コンデンサＣ５１を駆動電圧源として、定電流素子ＣＳ１を通してトランジスタＱ５１のエミッタに向かう電流路に電流が流れる。
トランジスタＱ５１がオンされると、トランジスタＱ５１のエミッタ電位（コレクタ−エミッタ間電圧）は実質的にゼロボルト（Ｌｏｗ）となるため、pnp型バイポーラトランジスタであるＱ５６はオンとなり、npn型バイポーラトランジスタであるトランジスタＱ５５はオフとなる。トランジスタＱ５５がオフ、トランジスタＱ５６がオンのとき、トランジスタＱ５５及びＱ５６の共通エミッタの電位はゼロボルト（Ｌｏｗ）であるので、ＦＥＴＱ５２のゲート入力はゼロボルト（Ｌｏｗ）であり、ＦＥＴＱ５２はオフとされる。この結果、制御電圧入力端５３、５４の電圧入力がない状態でカソード端５２に正電位が与えられたとき、アノード端５１とカソード端５２を結ぶ電流路がＦＥＴＱ５２によって遮断され、カソード端５２からＦＥＴＱ５２のドレイン、ソース、そしてアノード端５１に向かう方向の電流は流れない。
なお、カソード端５２に正電位が印加されているとき、ダイオードＤ５２及びジャンクショントランジスタＪ−ＦＥＴを通してコンデンサＣ５１は充電され、その充電電圧は定電圧ダイオードＺＤによってジャンクショントランジスタＪ−ＦＥＴのゲートを制御して一定値（例えば約１０ボルト）に制限される。
次に、電圧入力端３、４に電圧が印加されていない状態で、整流回路Ｓのカソード端５２に正電位が印加された状態からカソード端５２の電位が低下してゼロとなり、その後アノード端５１、カソード端５２間の極性が反転してカソード端５２に負電位が印加された状態に変化する場合の、整流回路Ｓの基本整流動作を考える。
カソード端５２の電位がゼロとなり、その後負電位が印加されると、トランジスタＱ５４と等価なＰＮ接合ダイオードに順方向電圧が印加されることと等価である。このため、カソード端５２に負電位が印加されると、トランジスタＱ５４のコレクタ電位が下がり、同時にコレクタ−ベース間電位（ＰＮ接合ダイオードに生ずる約０．６Ｖ）を維持して、トランジスタＱ５４のベース電位も低下する。トランジスタＱ５４のベース電位が低下することで、トランジスタＱ５１のベース電位も低下し、トランジスタＱ５１がオフに反転して定電流素子ＣＳ１を通してトランジスタＱ５１のエミッタに向かう電流路が遮断される。トランジスタＱ５１がオフすると、定電流素子ＣＳ１を通る電流はトランジスタＱ５５へのベース電流となる。また、トランジスタＱ５６のベース電位も正電位が印加され逆バイアスされ、pnp型バイポーラトランジスタであるＱ５６はオンからオフに切り替わり、npn型バイポーラトランジスタであるトランジスタＱ５５はオフからオンに切り替わる。トランジスタＱ５５がオン、トランジスタＱ５６がオフのとき、トランジスタＱ５５及びＱ５６の共通エミッタの電位は上昇（Ｈｉｇｈに反転）する。従って、ＦＥＴＱ５２のゲート入力はＨｉｇｈに反転し、ＦＥＴＱ５２はオンとされる。この結果、カソード端５２の電位が低下してゼロとなり、その後アノード端５１、カソード端５２間の極性が反転してカソード端５２に負電位が与えられると、アノード端５１とカソード端５２を結ぶ電流路がＦＥＴＱ５２によって導通状態とされ、アノード端５１からＦＥＴＱ５２のソース、ドレイン、そしてカソード端５２に向かう方向に電流が流れる。
次に、整流回路Ｓにおいてカソード端５２に正電位が与えられている状態、すなわち、整流回路Ｓの整流電流路が遮断状態にあるときに、制御電圧入力端５３、５４間に電圧が印加される場合の整流回路Ｓの基本的動作を説明する。
図１２Ａを参照して、整流回路Ｓにおいて、制御電圧入力端５３、５４間に電圧が印加されていないとき、トランジスタＱ５３のベースに電圧が印加されないため、トランジスタＱ５３のベース−エミッタ間にベース電流は流れず、トランジスタＱ５３はオフである。つまり、定電流素子ＣＳ２を通して更にトランジスタＱ５３のコレクタ−エミッタ間を通る電流路は遮断されている。従って、制御電圧入力端５３、５４間に電圧が印加されていないときには、トランジスタＱ５１のベース−コレクタ間にトランジスタＱ５３が接続されていても、トランジスタＱ５１のベース電位は何ら影響を受けない。
次に、整流回路Ｓにおいて、制御電圧入力端５３、５４間に電圧入力端５３側を正とする制御電圧（例えば制御パルス信号）が、抵抗Ｒ５３を通してトランジスタＱ５３のベースに印加されると、トランジスタＱ５３のベース−エミッタ間にベース電流が流れ、トランジスタＱ５３をオンさせる。すると、トランジスタＱ５３のコレクタ−エミッタ間電圧は実質的にゼロボルトとなるため、トランジスタＱ５３のオフからオンへの反転は、オン状態にあるトランジスタＱ５１のベース電位を実質的にゼロボルトまで低下させる。このため、トランジスタＱ５１は、ベース電位がゼロボルトに低下することによってオフに反転させられる。これにより、トランジスタＱ５１のエミッタ電位が上昇（Ｈｉｇｈに反転）し、トランジスタＱ５５及びＱ５６の共通ベースもまた上昇（Ｈｉｇｈに反転）する。エミッタフォロワ型のバッファー増幅器を構成するトランジスタＱ５５及びＱ５６のエミッタ電位が上昇（Ｈｉｇｈに反転）するので、ＦＥＴＱ５２のゲート入力はＨｉｇｈに反転し、ＦＥＴＱ５２はオンとされる。この結果、カソード端５２に正電位が与えられている状態で、制御電圧入力端５３、５４に入力端５３側を正とする電圧を印加することで、電圧が印加されている期間（Ｈｉｇｈの期間）、アノード端５１とカソード端５２を結ぶ電流路がＦＥＴＱ５２によって導通状態とされ、カソード端５２からＦＥＴＱ５２のドレイン、ソース、そしてアノード端５１に向かう方向、すなわち整流回路Ｓの整流電流路に通常とは逆方向に電流を流すことができる。
以上の通り、第１〜第８のいずれかの実施形態におけるＦＥＴＱ１およびダイオードＤ２に代替して第１整流回路Ｓ１を設けた第９の実施形態においては、第１整流回路Ｓ１におけるＦＥＴＱ５２のドレインとＰＮ接合素子Ｑ５４のカソード（またはトランジスタＱ５４のコレクタ）とが、第１〜第８のいずれかの実施形態のＦＥＴＱ１のドレインに代替して接続される。そして、第９の実施形態におけるＦＥＴＱ５２のソースが、第１〜第８のいずれかの実施形態ＦＥＴＱ２のソースに代替して接続される。
さらに、上記の第１〜第８のいずれかの実施形態におけるＦＥＴＱ２およびダイオードＤ１に代替して第２整流回路Ｓ２を設けた第９の実施形態においては、第２整流回路Ｓ２におけるＦＥＴＱ５２のドレインとＰＮ接合素子Ｑ５４のカソード（またはトランジスタＱ５４のコレクタ）とが、第１〜第８のいずれかの実施形態のＦＥＴＱ２のドレインに代替して接続される。そして、第９の実施形態におけるＦＥＴＱ５２のソースが、第１〜第８のいずれかの実施形態ＦＥＴＱ２のソースに代替して接続される。
（１０）電源供給装置の実施形態
以上に示した無停電電源装置の第１〜第９の実施形態のいずれかを用いて、電源供給装置を構成することができる。図示しないが、電源供給装置の回路図は、上記の図１〜図５、図７、図８および図１０に示した回路図と共通する（図１２Ａに示した整流回路Ｓに置換した形態も含む）。
例えば、本発明の電源供給装置では、図１〜図５、図７、図８および図１０における制御部２０のＰＷＭゲート駆動部２５が、正常時の入力交流電圧Ｖinの全波整流波形の波高値より大きい波高値をもつＵＰＳ電圧Ｖupsを常時生成するように電源出力部１３または電源出力／電力回生部１５の各ＦＥＴを駆動する。この場合、整流波形生成部２３の生成する電圧が、基準電圧生成部２４の生成する基準電圧より小さくなるため、ＵＰＳ電圧Ｖupsが出力される。
また、バッテリー等が消耗したときは、これを検知して基準電圧生成部２４の生成する基準電圧を、整流波形生成部２３の生成する電圧より小さくする。これにより、入力交流電源への切り替えが無瞬断で行われ、負荷に供給される。
このような電源供給装置は、ＵＰＳ電圧Ｖupsを生成するための直流電源を、系統電源より優先的に利用しようとするものである。このような直流電源としては、太陽電池や燃料電池等の分散型発電による電力を蓄積するバッテリー等がある。
（１１）その他
以上の本発明の各実施形態においてスイッチング素子として用いた各ＦＥＴはいずれもｎチャネル型であるが、ｐチャネル型でもよく、また、ＦＥＴの替わりにバイポーラトランジスタを用いてもよい。スイッチング素子としてＦＥＴを用いる場合、ＦＥＴの寄生ダイオードと同じ向きにドレインとソース間に並列に接続されたダイオードは、寄生ダイオードに優先する電流路として好適である。スイッチング素子としてバイポーラトランジスタを用いる場合は、この並列接続されるダイオードが必須となる。
また、以上の説明において、「高電位」または「電位が高い」という表現は、正電位側に電圧が大きい場合のみでなく、負電位側に電圧が大きい逆極性の場合にも同等に適用されるものとする。
本発明による無停電電源装置の第１の実施形態の構成例を示す回路図である。 本発明による無停電電源装置の第２の実施形態の構成例を示す回路図である。 本発明による無停電電源装置の第３の実施形態の構成例を示す回路図である。 本発明による無停電電源装置の第４の実施形態の構成例を示す回路図である。 本発明による無停電電源装置の第５の実施形態の構成例を示す回路図である。 図４の無停電電源装置の第４の実施形態におけるトランスの好適な実施例を示す模式的な断面図である。 図４の無停電電源装置の第４の実施形態におけるトランスの好適な別の実施例を示す模式的な断面図である。 図４の無停電電源装置の第４の実施形態におけるトランスの好適な別の実施例を示す模式的な断面図である。 図４の無停電電源装置の第４の実施形態におけるトランスの好適な別の実施例を示す模式的な断面図である。 本発明による無停電電源装置の第６の実施形態の構成例を示す回路図である。 本発明による無停電電源装置の第７の実施形態の構成例を示す回路図である。 図８の無停電電源装置の第７の実施形態におけるトランスの好適な実施例を示す模式的な断面図である。 本発明による無停電電源装置の第８の実施形態の構成例を示す回路図である。 図１０の無停電電源装置の第８の実施形態におけるトランスの好適な実施例を示す模式的な断面図である。 図１〜図５に示した無停電電源装置における変更部分のみを示す回路図である。 （ａ）は、図１〜図５の無停電電源装置の省略回路図と、その構成要素を図１２Ａの整流回路Ｓと同構成の第１整流回路Ｓ１および第２整流回路Ｓ２で置換した場合の模式的回路図である。（ｂ）は、第１整流回路Ｓ１および第２整流回路Ｓ２の制御動作を示す図である。 図１２Ａに示す整流回路ＳおけるトランジスタＱ５１，Ｑ５４，Ｑ５３、定電流素子ＣＳ１及びＣＳ２を含む回路部分（図１２Ａの破線部分）の等価回路を示す回路図である。
符号の説明
１２ ダミーロード部
１２Ａ 電流検出部
１３ 電源出力部
１５ 電源出力／電力回生部
１５ａ ＤＣ／ＤＣコンバータ
１５ｂ 電力回生手段
２０ 制御部

Claims (36)

  1. （ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
    （ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
    （ｃ）前記平均波形生成手段の出力信号により直流電源の電圧を該出力信号に含まれる電圧波形情報に相似した交流電圧波形の全波整流波形電圧に変換し出力する電源出力手段と、
    （ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧波形と相似である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
    （ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
    （ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
    （ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
    （ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は前記正サイクル時順方向に導通し、前記第２整流素子は前記負サイクル時順方向に導通し、
    （ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記電源出力手段から電力を出力し、
    （ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする無停電電源装置。
  2. （ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記整流波形生成手段が生成する電位である第２電位との差分増幅電位が印加される制御端を有する第９スイッチング素子を備え、
    （ｂ）前記第１電位が前記第２電位より高いとき、前記第９スイッチング素子の制御端が順バイアスされ該第９スイッチング素子が導通することにより、前記第３および第５スイッチング素子の一端の電位を低下させる動作により前記第１電位と前記第２電位を均等にすべく制御することを特徴とする請求項１に記載の無停電電源装置。
  3. （ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記整流波形生成手段の生成する電位である第２電位との差分増幅電位が印加される制御端を有する第１２スイッチング素子と、
    （ｂ）前記第３および第５スイッチング素子の一端と、前記第４および第６スイッチング素子の一端との間に、接続または断絶されるべく制御可能な１または複数のコンデンサと、を備え、
    （ｃ）前記第１電位が前記第２電位より高いとき、前記第１２スイッチング素子の制御端が順バイアスされ該第１２スイッチング素子が導通することにより、前記抵抗素子の電圧降下を検出し前記１または複数のコンデンサのうちの所定数のコンデンサを接続または断絶することにより該第１電位を低下させ該第１２スイッチング素子に流れる電流の量を減じさせる制御により、
    （ｄ）該第１電位を該第２電位に近づけるべく制御をすることを特徴とする請求項１に記載の無停電電源装置。
  4. 前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする請求項１に記載の無停電電源装置。
  5. （ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記基準電圧生成手段の生成する基準電圧の一端の電位である第３電位との差分増幅電位が印加される制御端を有する第９スイッチング素子を備え、
    （ｂ）前記第１電位が前記第３電位より高いとき、前記第９スイッチング素子の制御端が順バイアスされ該第９スイッチング素子が導通することにより、前記第３および第５スイッチング素子の一端の電位を低下させる動作により前記第１電位と前記第３電位を均等にすべく制御することを特徴とする請求項４に記載の無停電電源装置。
  6. （ａ）前記第３および第５スイッチング素子の一端に抵抗素子を介して一端が接続され前記第４および第６スイッチング素子の一端に他端が接続され、前記第３および第５スイッチング素子の一端の電位の比率Ｒ倍の電位である第１電位と前記基準電圧生成手段の生成する基準電圧の一端の電位である第３電位との差分増幅電位が印加される制御端を有する第１２スイッチング素子と、
    （ｂ）前記第３および第５スイッチング素子の一端と、前記第４および第６スイッチング素子の一端との間に、接続または断絶されるべく制御可能な１または複数のコンデンサと、を備え、
    （ｃ）前記第１電位が前記第３電位より高いとき、前記第１２スイッチング素子の制御端が順バイアスされ該第１２スイッチング素子が導通することにより、前記抵抗素子の電圧降下を検出し前記１または複数のコンデンサのうちの所定数のコンデンサを接続または断絶することにより該第１電位を低下させ該第１２スイッチング素子に流れる電流の量を減じさせる動作により、
    （ｄ）該第１電位を該第３電位に近づけるべく制御をすることを特徴とする請求項４に記載の無停電電源装置。
  7. （ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
    （ｂ）前記平均波形生成手段の出力信号により前記直流電源の電圧を変換し出力する前記電源出力手段において、前記平均波形生成手段の出力信号を前記正弦波発振手段の出力する信号により代替し該直流電源の電圧を変換し出力することを特徴とする請求項４〜６のいずれかに記載の無停電電源装置。
  8. （ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
    （ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
    （ｃ）直流電源とチョークコイルとの間に接続され前記平均波形生成手段の出力信号により制御端をＰＷＭ駆動されるべき第７スイッチング素子により直流電源の電圧を該出力信号に含まれる波形情報に相似した交流電圧波形の全波整流波形電圧に変換し該チョークコイルから電力を出力する電源出力手段と、
    （ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧波形と相似形である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
    （ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
    （ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
    （ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
    （ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は該正サイクル時順方向に導通し、前記第２整流素子は該負サイクル時順方向に導通し、
    （ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記第７スイッチング素子の制御端をＰＷＭ駆動し前記電源出力手段から電力を出力し、
    （ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする無停電電源装置。
  9. （ａ）一端が前記第７スイッチング素子の一端と前記チョークコイルとの接続点に接続され他端が前記第４および第６スイッチング素子の一端に接続された制御端を有する第８スイッチング素子を備え、
    （ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記整流波形生成手段が生成する電位である第２電位とを比較し、該第２電位より該第１電位が大きいとき該第１電位と該第２電位の差分の大きさにより前記第７スイッチング素子と排他的にオンオフされる前記第８スイッチング素子の制御端をＰＷＭ駆動することにより、前記チョークコイル側に存在する電力を前記直流電源側に送り込む回生作用を伴って該第２電位と該第１電位を均等にすべく制御することを特徴とする請求項８に記載の無停電電源装置。
  10. 前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする請求項８に記載の無停電電源装置。
  11. （ａ）一端が前記第７スイッチング素子の一端と前記チョークコイルとの接続点に接続され他端が前記第４および第６スイッチング素子の一端に接続された制御端を有する第８スイッチング素子を備え、
    （ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記基準電圧生成手段が生成する基準電圧の一端の電位である第３電位とを比較し、該第３電位より該第１電位が大きいとき該第１電位と該第３電位の差分の大きさにより前記第８スイッチング素子の制御端をＰＷＭ駆動することにより、前記チョークコイル側に存在する電力を前記直流電源側に送り込む回生作用を伴って該第３電位と該第１電位を均等にすべく制御することを特徴とする請求項１０に記載の無停電電源装置。
  12. （ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
    （ｂ）前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動される前記第７スイッチング素子において、前記平均波形生成手段の出力信号を前記正弦波発振手段が出力する信号により代替しＰＷＭ駆動することを特徴とする請求項１０または１１に記載の無停電電源装置。
  13. （ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
    （ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
    （ｃ）一次コイルおよび該一次コイルに磁気結合された二次コイルを有するトランスと、前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動され該一次コイルに印加される直流電圧をスイッチングすべき第１０スイッチング素子により該直流電源の電圧を該出力信号に含まれる波形情報に相似した交流電圧波形の全波整流波形電圧に変換し該二次コイルから出力する電源出力手段と、
    （ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧波形と相似形である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
    （ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
    （ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
    （ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
    （ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は前記正サイクル時順方向に導通し、前記第２整流素子は前記負サイクル時順方向に導通し、
    （ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記第１０スイッチング素子の制御端をＰＷＭ駆動し前記電源出力手段から電力を出力し、
    （ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源の電力により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする無停電電源装置。
  14. （ａ）前記二次コイルに直列接続され該二次コイルを通した出力電流路を断続可能に制御すべき制御端を有する第１１スイッチング素子を備え、
    （ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記整流波形生成手段が生成する電位である第２電位とを比較し、該第２電位より該第１電位が大きいとき該第１電位と該第２電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記二次コイル側に存在する電力を前記一次コイル側に送り込む回生作用を伴って該第２電位と該第１電位を均等にすべく制御することを特徴とする請求項１３に記載の無停電電源装置。
  15. 前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする請求項１３に記載の無停電電源装置。
  16. （ａ）前記二次コイルに直列接続され該二次コイルを通した出力電流路を断続可能に制御すべき制御端を有する第１１スイッチング素子を備え、
    （ｂ）前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記基準電圧生成手段が生成する基準電圧の一端の電位である第３電位とを比較し、該第３電位より該第１電位が大きいとき該第１電位と該第３電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記二次コイル側に存在する電力を前記一次コイル側に送り込む回生作用を伴って該第３電位と該第１電位を均等にすべく制御することを特徴とする請求項１５に記載の無停電電源装置。
  17. （ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
    （ｂ）前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動される前記第１０スイッチング素子において、前記平均波形生成手段の出力信号を前記正弦波発振手段が出力する信号により代替しＰＷＭ駆動することを特徴とする請求項１５または１６に記載の無停電電源装置。
  18. （ａ）一次コイルおよび該一次コイルに磁気結合された二次コイルを有するトランスと、該一次コイルに印加される直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該二次コイルの出力電流路に直列に接続され制御端を有する第１１スイッチング素子と、を備え、
    （ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、前記第１０スイッチング素子がオンし、前記一次コイルに電圧が印加されるとき前記二次コイルに発生する電圧を得るとともに、
    （ｃ）前記第１１スイッチング素子の制御端に電圧を印加し、前記第１１スイッチング素子がオンし、前記二次コイル側に印加されるべき直流電圧により該二次コイルに電圧が印加されるとき前記一次コイルに発生する電圧を得る、双方向にフォワード動作するスイッチング電源回路であって、
    （ｄ）前記二次コイルの出力側に直列接続されるチョークコイル及び前記一次コイルの出力側に直列接続されるチョークコイルが無いことを特徴とする双方向電力転送回路。
  19. （ａ）一次コイルおよび該一次コイルに磁気結合された二次コイルを有するトランスと、該一次コイルに印加される直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該一次コイルに並列に接続された第３整流素子と、該二次コイルの出力電流路に直列に接続され制御端を有する第１１スイッチング素子と、該二次コイルに並列に接続された第４整流素子と、を備え、
    （ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、該第１０スイッチング素子がオンし、前記一次コイルに第１電流が流れるように電圧が印加されるとき、前記二次コイルの出力電流路に第２電流が流れ該二次コイルに発生する電力を得る一方、該第１０スイッチング素子がオフしたとき、該一次コイルおよび前記第３整流素子を通して第３電流が流れることに起因して該一次コイルの磁気回路に蓄積された磁束の減少が抑制されることにより、該二次コイルを通して該第２電流と同方向に第４電流が流れ該二次コイルに発生する電力を得るとともに、
    （ｃ）前記第１１イッチング素子の制御端に電圧を印加し、該第１１スイッチング素子がオンし、前記二次コイル側に印加されるべき直流電圧により該二次コイルに第５電流が流れるように電圧が印加されるとき、前記一次コイルに第６電流が流れ該一次コイルに発生する電力を得る一方、該第１１スイッチング素子がオフしたとき、該二次コイルおよび前記第４整流素子を通して第７電流が流れることに起因して該二次コイルの磁気回路に蓄積された磁束の減少が抑制されることにより、該一次コイルを通して該第６電流と同方向に第８電流が流れ該一次コイルに発生する電力を得る、双方向にフォワード及びフライバック動作することを特徴とする双方向電力転送回路。
  20. 前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
    前記一次コイルが前記中央脚に巻装され、かつ前記二次コイルが前記一対の外側脚の各々に巻装され、
    前記中央脚から前記外側脚へ向かう磁束の一部が前記一次コイルと前記二次コイルとの間の空隙を通るとともに、前記外側脚から前記中央脚へ向かう磁束の一部が該一次コイルと該二次コイルとの空隙を通るよう構成され、
    前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする請求項１８または１９に記載の双方向電力転送回路。
  21. 前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
    前記一次コイルが前記中央脚に巻装され、前記二次コイルが前記一対の外側脚のいずれか一方に巻装され、かつ少なくとも前記二次コイルを巻装されない方の外側脚の中間位置に磁気ギャップが設けられ、
    前記中央脚から前記外側脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙および前記二次コイルを巻装されない方の外側脚を通るとともに、該二次コイルを巻装した外側脚から該中央脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙および該二次コイルを巻装されない方の外側脚を通るよう構成され、
    前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする請求項１８または１９に記載の双方向電力転送回路。
  22. 前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
    前記一次コイルが前記中央脚に巻装され、かつ前記二次コイルが前記一次コイルから離隔しかつ該一次コイルと同心状に前記一対の外側脚の内側に巻装され、
    前記中央脚から前記外側脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙を通るとともに、該外側脚から該中央脚へ向かう磁束の一部が該一次コイルと該二次コイルとの間の空隙を通るよう構成され、
    前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする請求項１８または１９に記載の双方向電力転送回路。
  23. 前記トランスが、対向する一対のヨークと、両ヨークの中央部同士を連結する中央脚と、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、
    前記一次コイルが前記中央脚に巻装され、前記二次コイルが該一次コイルの外側に配置された磁性体片を介して該一次コイルと同心状に巻装され、
    前記中央脚から前記外側脚へ向かう磁束の一部が前記磁性体片を通るとともに、前記外側脚から前記中央脚へ向かう磁束の一部が前記磁性体片を通るよう構成され、
    前記一次コイルと前記二次コイルとを疎に磁気結合させることに起因し、いずれか一方のコイルを磁束発生源とし他方を磁束受領側としたときに、磁束発生源の磁束密度が磁束受領側の磁束密度より高いことを特徴とする請求項１８または１９に記載の双方向電力転送回路。
  24. （ａ）密に磁気結合された第１コイルおよび第２コイルを備える第１コイル群と該第１コイル群に疎に磁気結合され相互に密に磁気結合された第３コイルおよび第４コイルを備える第２コイル群とを備えかつ該第１コイルと該第３コイルとが第１の入出力点にて接続されるとともに該第２コイルと該第４コイルとが第２の入出力点にて接続されたトランスと、該第１コイルに印加されるべき直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該第４コイルの電流路に直列に接続され制御端を有する第１１スイッチング素子と、を備え、
    （ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、該第１０スイッチング素子がオンし、前記第１コイルに前記第１の入出力点から第１の入力電流が流れ込むように電圧が印加されるとき、前記第４コイルを通して前記第２の入出力点から第１のフォワード電流が流れ出て該第４コイルに発生する電力を得る一方、該第１０スイッチング素子がオフしたとき、前記第２コイルを通して該第２の入出力点から該第１のフォワード電流と同方向の第１のフライバック電流が流れ出て該第２コイルに発生する電力を得るとともに、
    （ｃ）前記第１１イッチング素子の制御端に電圧を印加し、前記第１１スイッチング素子がオンし、前記第４コイルに印加されるべき直流電圧により該第４コイルへ前記第２の入出力点に前記第１のフォワード電流と逆方向の第２の入力電流が流れ込むように電圧が印加されるとき、前記第１コイルを通して前記第１の入出力点から前記第１の入力電流と逆方向の第２のフォワード電流が流れ出て該第１コイルに発生する電力を得る一方、該第１１スイッチング素子がオフしたとき、前記第３コイルを通して該第１の入出力点から該第２のフォワード電流と同方向に第２のフライバック電流が流れ出て該第３コイルに発生する電力を得る、双方向にフォワードおよびフライバック動作することを特徴とする双方向電力転送回路。
  25. （ａ）密に磁気結合された第１コイルおよび第２コイルを備える第１コイル群と該第１コイル群に疎に磁気結合され相互に密に磁気結合された第３コイルおよび第４コイルを備える第２コイル群とを備えかつ該第１コイルと該第３コイルとが第１の入出力点にて接続されるとともに該第２コイルと該第４コイルとが第２の入出力点にて接続されたトランスと、該第３コイルに印加されるべき直流電圧をスイッチングする制御端を有する第１０スイッチング素子と、該第４コイルの電流路に直列に接続され制御端を有する第１１スイッチング素子と、を備え、
    （ｂ）前記第１０スイッチング素子の制御端に電圧を印加し、該第１０スイッチング素子がオンし、前記第３コイルに前記第１の入出力点から第１の入力電流が流れ込むように電圧が印加されるとき、前記第２コイルを通して前記第２の入出力点から第１のフォワード電流が流れ該第２コイルに発生する電力を得る一方、該第１０スイッチング素子がオフしたとき、該第４コイルを通して該第２の入出力点から該第１のフォワード電流と同方向の第１のフライバック電流が流れ出て該第４コイルに発生する電力を得るとともに、
    （ｃ）前記第１１イッチング素子の制御端に電圧を印加し、前記第１１スイッチング素子がオンし、前記第４コイルに印加されるべき直流電圧により該第４コイルへ前記第２の入出力点に前記第１のフォワード電流と逆方向の第２の入力電流が流れ込むように電圧が印加されるとき、前記第１コイルを通して前記第１の入出力点から第１の入力電流と逆方向の第２のフォワード電流が流れ出て該第１コイルに発生する電力を得る一方、該第１１スイッチング素子がオフしたとき、前記第３コイルを通して該第１の入出力点から該２のフォワード電流と同方向に第２のフライバック電流が流れ出て該第３コイルに発生する電力を得る、双方向にフォワードおよびフライバック動作することを特徴とする双方向電力転送回路。
  26. 前記トランスが、対向する一対のヨークと、両ヨークの対向する第１端部同士および第２端部同士の間にそれぞれ延在する一対の外側脚とから構成されるコアを有し、前記第１コイルおよび前記第２コイルが一方の該外側脚に巻装されかつ前記第３コイルおよび前記第４コイルが他方の該外側脚に巻装されるとともに、
    前記一対の外側脚の一方から他方へまたは他方から一方へ向かう磁束の一部が、前記第１コイルおよび前記第２コイルと、前記第３コイルおよび第４コイルとの間の空隙を通るように構成されることを特徴とする請求項２４または２５に記載の双方向電力転送回路。
  27. （ａ）相互の一端が接続され直列逆極性接続されて交流電流路に挿入され第２整流素子が並列接続された制御端を有する第１スイッチング素子および第１整流素子が並列接続された制御端を有する第２スイッチング素子と、
    （ｂ）前記交流電流路の入力端に印加される入力交流電源の電圧波形情報を所定期間蓄積し該電圧波形情報の平均値を基に該入力交流電源の電圧位相に同期した出力信号を生成する平均波形生成手段と、
    （ｃ）請求項１８〜２６のいずれかに記載の双方向電力転送回路を備え、前記平均波形生成手段の出力信号により前記第１０スイッチング素子の制御端をＰＷＭ駆動し、直流電源の電圧を該出力信号に含まれる電圧波形情報に相似した交流電圧波形の全波整流波形電圧に変換し出力する電源出力手段と、
    （ｄ）前記平均波形生成手段の出力信号により生成され前記電源出力手段に出力させるべき電圧波形と相似形である比率Ｒ倍の基準電圧を生成する基準電圧生成手段と、
    （ｅ）それぞれ制御端を有し相互に接続された一端が前記電源出力手段の出力の一端に接続された第３および第５スイッチング素子と、それぞれ制御端を有し相互に接続された一端が該電源出力手段の出力の他端に接続された第４および第６スイッチング素子と、
    （ｆ）前記入力交流電源と相似形である比率Ｒ倍の全波整流波形を生成する整流波形生成手段と、を備え、
    （ｇ）前記入力交流電源の一方の相の電圧が出力される前記第２スイッチング素子の他端と前記第３および第６スイッチング素子のそれぞれの他端との接続点と、該入力交流電源の他方の相と前記第４および第５スイッチング素子の他端との接続点とが負荷電源供給点を構成し、
    （ｈ）前記入力交流電源の一方の相が正サイクル時前記第１、第３および第４スイッチング素子はオンし、該入力交流電源の一方の相が負サイクル時前記第２、第５および第６スイッチング素子はオンする排他的オンオフ制御により前記それぞれの制御端が駆動され、かつ、前記第１整流素子は前記正サイクル時順方向に導通し、前記第２整流素子は前記負サイクル時順方向に導通し、
    （ｉ）前記整流波形生成手段が生成する電圧が前記基準電圧より小さいとき、前記第１０スイッチング素子の制御端をＰＷＭ駆動し前記電源出力手段から電力を出力し、
    （ｊ）前記整流波形生成手段が生成する電圧が前記基準電圧より大きいときは前記入力交流電源の電力により、該整流波形生成手段が生成する電圧が該基準電圧より小さいときは前記電源出力手段による電力により負荷への電力を供給することを特徴とする無停電電源装置。
  28. 請求項１８〜２６のいずれかに記載の双方向電力転送回路を備え、前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記整流波形生成手段が生成する電位である第２電位とを比較し、該第２電位より該第１電位が大きいとき該第１電位と該第２電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記第３および第５スイッチング素子の一端と前記第４および第６スイッチング素子の一端との間に発生する電力を前記直流電源に送り込む回生作用を伴って該第２電位と該第１電位を均等にすべく制御することを特徴とする請求項２７に記載の無停電電源装置。
  29. 前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記第１および第２スイッチング素子の制御端を制御し該第１および第２スイッチング素子をオフとし、前記電源出力手段による電力により負荷への電力を供給することを特徴とする請求項２７に記載の無停電電源装置。
  30. 請求項１８〜２６のいずれかに記載の双方向電力転送回路を備え、前記第３および第５スイッチング素子の一端の電位と前記電源出力手段の出力電位の共通電位の比率Ｒ倍の電位である第１電位と、前記基準電圧生成手段が生成する基準電圧の一端の電位である第３電位とを比較し、該第３電位より該第１電位が大きいとき該第１電位と該第３電位の差分の大きさにより前記第１１スイッチング素子の制御端をＰＷＭ駆動することにより、前記第３および第５スイッチング素子の一端と前記第４および第６スイッチング素子の一端との間に発生する電力を前記直流電源に送り込む回生作用を伴って該第３電位と該第１電位を均等にすべく制御することを特徴とする請求項２９に記載の無停電電源装置。
  31. （ａ）前記入力交流電源の電圧の位相に同期して発振し該入力交流電源の電圧が消失したときにおいても該位相に固定され自走可能な正弦波発振手段をさらに備え、
    （ｂ）前記平均波形生成手段の出力信号により制御端がＰＷＭ駆動される前記第１０スイッチング素子において、前記平均波形生成手段の出力信号を前記正弦波発振手段が出力する信号により代替しＰＷＭ駆動することを特徴とする請求項２９または３０に記載の無停電電源装置。
  32. 前記第１スイッチング素子および前記第２整流素子に代替して第１整流回路を設け、かつ前記第２スイッチング素子および前記第１整流素子に代替して第２整流回路を設けており、
    （ａ１）前記第１整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によってＰＮ接合素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記ＰＮ接合素子をバイパスする第３制御端を有する第３半導体素子とを備え、
    （ａ２）前記第１整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端とが前記第１スイッチング素子の他端に代替して接続されるともに、前記第２半導体素子の他端が前記第１スイッチング素子の一端に代替して接続され、
    （ａ３）前記入力交流電源の一方の相が正サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
    （ａ４）前記入力交流電源の一方の相が負サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、さらに、
    （ｂ１）前記第２整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によってＰＮ接合素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記ＰＮ接合素子をバイパスする第３制御端を有する第３半導体素子とを備え、
    （ｂ２）前記第２整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端とが前記第２スイッチング素子の他端に代替して接続されるとともに、前記第２半導体素子の他端が前記第２スイッチング素子の一端に代替して接続され、
    （ｂ３）前記入力交流電源の一方の相が正サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
    （ｂ４）前記入力交流電源の一方の相が負サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記ＰＮ接合素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させることを特徴とする請求項１〜１７または２７〜３１のいずれかに記載の無停電電源装置。
  33. 前記第１スイッチング素子および前記第２整流素子に替えて第１整流回路を設け、かつ、前記第２スイッチング素子および前記第１整流素子に替えて第２整流回路を設け、
    （ａ１）前記第１整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によって第４制御端を有する第４半導体素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記第４半導体素子をバイパスする第３制御端を有する第３半導体素子とを備え、
    （ａ２）前記第１整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端が前記第１スイッチング素子の他端に代替して接続されるとともに、前記第２半導体素子の他端が前記第１スイッチング素子の一端に代替して接続され、
    （ａ３）前記入力交流電源の一方の相が正サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
    （ａ４）前記入力交流電源の一方の相が負サイクル時、前記第１整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、
    （ｂ１）前記第２整流回路が、第１定電流源によって第１制御端を有する第１半導体素子が駆動される第１電流路と、第２定電流源によって第４制御端を有する第４半導体素子が駆動される第２電流路と、第２制御端を有する第２半導体素子により断続制御される整流電流路と、前記第２電流路を有する前記第４半導体素子をバイパスする第３制御端を有する第３半導体素子とを備え、
    （ｂ２）前記第２整流回路における前記第２半導体素子の他端が前記第２スイッチング素子の一端に代替して接続されるとともに、前記第２半導体素子の一端と前記第４半導体素子の一端が前記第２スイッチング素子の他端に代替して接続され、
    （ｂ３）前記入力交流電源の一方の相が正サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に低電位が印加され、前記第２半導体素子の他端に高電位が印加されるとき、前記第２電流路が導通されることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させ、かつ、
    （ｂ４）前記入力交流電源の一方の相が負サイクル時、前記第２整流回路における前記第２半導体素子の一端と前記第４半導体素子の一端に高電位が印加され、前記第２半導体素子の他端に低電位が印加されるとき、前記第３半導体素子の第３制御端に制御電圧を印加することにより、前記第３半導体素子を導通させ、前記第２電流路を導通させることにより、前記第１電流路は遮断され、前記第２半導体素子の第２制御端を駆動し、前記第２半導体素子を導通させ前記整流電流路を導通させることを特徴とする請求項１〜１７または２７〜３１のいずれかに記載の無停電電源装置。
  34. 前記整流波形生成手段が生成する電圧が所定値の電圧より低下した場合、前記電源出力手段が正常時における前記入力交流電源の電圧にて電圧を出力することを特徴とする請求項１〜１７または２７〜３３にいずれかに記載の無停電電源装置。
  35. 請求項１〜１７または２７〜３４のいずれかに記載の無停電電源装置を用いた電源供給装置であって、前記電源出力手段が、前記入力交流電源の電圧より大きい電圧にて全波整流波形を出力することを特徴とする電源供給装置。
  36. 密に磁気結合された第１コイルおよび第２コイルを備える第１コイル群と、密に磁気結合された第３コイルおよび第４コイルを備える第２コイル群とを備え、該第１コイル群と該第２コイル群とが疎に磁気結合されているトランス。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101158455B1 (ko) * 2009-03-05 2012-06-19 도시바 미쓰비시덴키 산교시스템 가부시키가이샤 무정전 전원 장치
JP2013070539A (ja) * 2011-09-24 2013-04-18 Shiga Sekkei Co Ltd 絶縁型双方向ｄｃ−ｄｃコンバータ
JP2013172513A (ja) * 2012-02-20 2013-09-02 Yaskawa Electric Corp 電源回生装置および電力変換装置
WO2014040336A1 (zh) * 2012-09-14 2014-03-20 纽福克斯光电科技（上海）有限公司 后备式不间断电源无延时同步切换电路及方法
JP2015076988A (ja) * 2013-10-09 2015-04-20 株式会社三社電機製作所 アーク溶接機用電源装置
KR102039888B1 (ko) 2018-07-27 2019-11-04 (주)신아이엔지 전원 절체 스위치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442740A (ja) * 1990-06-06 1992-02-13 Isao Takahashi 無停電電源装置
JPH07306069A (ja) * 1994-03-18 1995-11-21 Yokogawa Electric Corp 電磁流量計
JPH08275513A (ja) * 1995-01-13 1996-10-18 Sextant Avionique 電圧コンバータを制御するための方法および電圧コンバータ
JP2003319651A (ja) * 2002-04-18 2003-11-07 Sony Corp スイッチング電源回路
WO2006106989A1 (ja) * 2005-03-31 2006-10-12 Ntt Data Ex Techno Corporation 整流回路および電圧変換回路
JP2007097297A (ja) * 2005-09-28 2007-04-12 Ntt Data Ex Techno Corp スイッチング電源回路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0442740A (ja) * 1990-06-06 1992-02-13 Isao Takahashi 無停電電源装置
JPH07306069A (ja) * 1994-03-18 1995-11-21 Yokogawa Electric Corp 電磁流量計
JPH08275513A (ja) * 1995-01-13 1996-10-18 Sextant Avionique 電圧コンバータを制御するための方法および電圧コンバータ
JP2003319651A (ja) * 2002-04-18 2003-11-07 Sony Corp スイッチング電源回路
WO2006106989A1 (ja) * 2005-03-31 2006-10-12 Ntt Data Ex Techno Corporation 整流回路および電圧変換回路
JP2007097297A (ja) * 2005-09-28 2007-04-12 Ntt Data Ex Techno Corp スイッチング電源回路

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101158455B1 (ko) * 2009-03-05 2012-06-19 도시바 미쓰비시덴키 산교시스템 가부시키가이샤 무정전 전원 장치
US8482154B2 (en) 2009-03-05 2013-07-09 Toshiba Mitsubishi-Electric Industrial Systems Corporation Uninterruptible power supply apparatus
JP2013070539A (ja) * 2011-09-24 2013-04-18 Shiga Sekkei Co Ltd 絶縁型双方向ｄｃ−ｄｃコンバータ
JP2013172513A (ja) * 2012-02-20 2013-09-02 Yaskawa Electric Corp 電源回生装置および電力変換装置
US8860341B2 (en) 2012-02-20 2014-10-14 Kabushiki Kaisha Yaskawa Denki Power regeneration device and power conversion device
WO2014040336A1 (zh) * 2012-09-14 2014-03-20 纽福克斯光电科技（上海）有限公司 后备式不间断电源无延时同步切换电路及方法
JP2015076988A (ja) * 2013-10-09 2015-04-20 株式会社三社電機製作所 アーク溶接機用電源装置
KR102039888B1 (ko) 2018-07-27 2019-11-04 (주)신아이엔지 전원 절체 스위치
WO2020022693A1 (ko) * 2018-07-27 2020-01-30 (주)신아이엔지 전원 절체 스위치

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