JP5697255B2 - セミブリッジレス力率改善回路とセミブリッジレス力率改善回路の駆動方法 - Google Patents

Description

本発明は、整流ブリッジにおける電力ロスを低減しつつ小型化できるセミブリッジレス力率改善回路とセミブリッジレス力率改善回路の駆動方法とに関する。

ブリッジレスブースト式（ＢＬＢ）の力率補正（ＰＦＣ）トポロジに関し、ワンサイクル制御によって制御されること、および双方向スイッチを備えること、の少なくとも一方の特徴を有した回路は、下記特許文献１に開示されている。

特許文献１によれば、ブリッジレスブーストトポロジが、入力整流ブリッジに固有な損失を排除することによって、従来技術のＰＦＣシステムと比べて電力損失、コスト、および大きさを低減させることが示されている。

また、コントローラによる入力線間電圧の検出は、不要であり、ワンサイクル制御（ＯＣＣ：シングルサイクル制御としても知られる）を使用すれば、ＡＣ線間電圧基準を得るための複雑な整流ネットワークを必要とせずに、力率補正機能を実現することが可能になることが記載されている。

また、双方向スイッチを使用すれば、突入電流（出力バルクコンデンサの充電を原因とするスタートアップ過電流）を制御することが可能になり、過電流制限デバイスを排除すること、およびダイオードのサージ能力要求を低減させることを可能にする。そして、ブーストインダクタをシステム入力に移動させれば、追加のフィルタリング機能が実現され、入力ＥＭＩフィルタを設けるためのコストが削減されることが開示されている。

また、ＢＬＢのこのＯＣＣ実装形態は、１）入力電圧の検出が不要であって、ＢＬＢの場合は、入力電圧は、グランドに対して完全にフローティングであること、２）インダクタ電流の検出が不要であること、との少なくとも二つの重要な単純化を可能にすることが示されている。

また、スイッチの電流は、回路を動作させるのに充分であるので、電流検出および力率補正は、グランドを基準にした簡単な分路を使用して実現することができる。インダクタ電流を検出する際の欠点は、ノードがフローティングであること、および電流がＡＣ電源の基本周波数（５０Ｈｚまたは６０Ｈｚ）を含有していることにあり、飽和することなく低周波数に耐えるように変流器を設計する必要がある（変流器が大型で高価な構成要素になる）ことが記載されている。

そして、特許文献１に開示されているＯＣＣ実装形態は、このような限界を克服するだけではなく、その他の適切な電流検出方式を使用することも可能であることが開示されている。

特表２００７−５２７６８７号公報

従来、ブーストコンバータによるＰＦＣ回路（力率改善回路）を備える電源装置等においては、ＡＣ入力を全波整流するダイオード整流ブリッジでの電力損失を低減するために、セミブリッジレス力率改善回路とする構成を用いる。

しかし、セミブリッジレス力率改善回路は、別途独立に駆動可能に構成された二つのブーストコンバータ回路が必要となるので、小型化やコストの低減に限界があった。また、ブーストコンバータ回路からの帰還電流は、整流ブリッジ回路を構成する四つの回路素子のうち特定の二つの素子を交互に流れることになるので、該二つの素子により電力損失が生じていた。

本発明は上述の問題点に鑑み為されたものであり、小型化が可能になるとともにコストも低減されたセミブリッジレス力率改善回路とセミブリッジレス力率改善回路の駆動方法とを実現することを目的とする。また、ブーストコンバータ回路からの帰還電流が、整流ブリッジ回路の二つの素子に交互に流れる際に生じる電力損失を低減したセミブリッジレス力率改善回路とセミブリッジレス力率改善回路の駆動方法とを実現することを目的とする。

本発明のセミブリッジレス力率改善回路は、ＡＣ入力電源と、整流ブリッジ部と、第一のブーストコンバータと第二のブーストコンバータと、第一のブーストコンバータまたは第二のブーストコンバータをパルス駆動するパルス生成部とを備え、ＡＣ電源の入力に対応して第一のブーストコンバータと第二のブーストコンバータとを選択的に駆動し、整流ブリッジ部を構成する四つの回路素子のうち、第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子の少なくともいずれか一方は、帰還タイミングに合わせて導通するＭＯＳＦＥＴで構成されることを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、好ましくはＡＣ入力電源がプラス側である場合には第一のブーストコンバータをパルス駆動し第二のブーストコンバータはパルス駆動せず、ＡＣ入力電源がマイナス側である場合には第一のブーストコンバータをパルス駆動せず第二のブーストコンバータをパルス駆動することを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、さらに好ましくは第一のブーストコンバータが備えるインダクタと第二のブーストコンバータが備えるインダクタとが、共通のコアを備えることを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、さらに好ましくは第一のブーストコンバータが備えるインダクタが、トランスの一次側または二次側の任意の一方であり、第二のブーストコンバータが備えるインダクタは、トランスの他方の側であることを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、さらに好ましくはトランスの一次側のインダクタンスとトランスの二次側のインダクタンスとが同一であることを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、さらに好ましくはＭＯＳＦＥＴが、ＡＣ入力電源の周波数に同期してオン・オフし、前記ＡＣ入力電源が正の場合と負の場合とで異なるスイッチング状態であることを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、さらに好ましくは整流ブリッジ部を構成する四つの回路素子のうち、第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子は、帰還タイミングに合わせて導通する二つのＭＯＳＦＥＴで構成され、二つのＭＯＳＦＥＴは各々、ＡＣ入力電源の周波数に同期してオン・オフし、ＡＣ入力電源が正の場合と負の場合とで異なるスイッチング状態であり、かつ、互いにオン・オフ状態が異なることを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、さらに好ましくは第一のブーストコンバータのスイッチング素子または第二のブーストコンバータのスイッチング素子のいずれか一方に、パルス生成部で生成されたパルス信号を、ＡＣ入力電源の入力波形のゼロクロスごとに選択的に切り換えて入力する切り換え部を備えることを特徴とする。

また、本発明のセミブリッジレス力率改善回路は、さらに好ましくは整流ブリッジ部が、第一のブーストコンバータの駆動に対応して電流が流れる第一のダイオードと、第二のブーストコンバータの駆動に対応して電流が流れる第二のダイオードとを備えることを特徴とする。

また、本発明のセミブリッジレス力率改善回路の駆動方法は、ＡＣ入力電源と、整流ブリッジ部と、第一のブーストコンバータと第二のブーストコンバータと、第一のブーストコンバータまたは第二のブーストコンバータをパルス駆動するパルス生成部とを備えるセミブリッジレス力率改善回路の駆動方法において、ＡＣ電源の入力正負に対応して第一のブーストコンバータと第二のブーストコンバータとを選択的かつ交互にパルス駆動する工程を有し、整流ブリッジ部を構成する四つの回路素子のうち、第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子の少なくともいずれか一方は、ＭＯＳＦＥＴで構成されることを特徴とする。

また、本発明のセミブリッジレス力率改善回路の駆動方法は、好ましくはＡＣ入力電源がプラス側である場合に、第一のブーストコンバータをパルス駆動し第二のブーストコンバータはパルス駆動しない工程と、ＡＣ入力電源がマイナス側である場合に、第一のブーストコンバータをパルス駆動せず第二のブーストコンバータをパルス駆動する工程とを有することを特徴とする。

また、本発明のセミブリッジレス力率改善回路の駆動方法は、さらに好ましくは第一のブーストコンバータが備えるインダクタと第二のブーストコンバータが備えるインダクタとが共通のコアを備え、第一のブーストコンバータが備えるインダクタは、トランスの一次側または二次側の任意の一方であり、第二のブーストコンバータが備えるインダクタは、トランスの他方の側であって共通のコアを、ＡＣ電源の入力正負に拘わらず、常に駆動する工程を有することを特徴とする。

また、本発明のセミブリッジレス力率改善回路の駆動方法は、さらに好ましくは整流ブリッジ部を構成する四つの回路素子のうち、第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子は、帰還タイミングに合わせて導通する二つのＭＯＳＦＥＴで構成され、二つのＭＯＳＦＥＴは各々、ＡＣ入力電源の周波数に同期してオン・オフし、ＡＣ入力電源が正の場合と負の場合とで異なるスイッチング状態であり、かつ、互いにオン・オフ状態が異なることを特徴とする。

小型化が可能になるとともにコストも低減されたセミブリッジレス力率改善回路とセミブリッジレス力率改善回路の駆動方法とを実現できる。また、ブーストコンバータ回路からの帰還電流が、整流ブリッジ回路の二つの素子に交互に流れる際に該二つの素子で生じる電力損失を低減したセミブリッジレス力率改善回路とセミブリッジレス力率改善回路の駆動方法とを実現できる。

本発明のセミブリッジレス力率改善回路の構成概要を説明するブロック図である。 本実施形態のセミブリッジレス力率改善回路の回路構成の概要について、さらに具体的に説明する図である。 セミブリッジレス力率改善回路の駆動状態について電流が流れる向きを順次説明する図である。 セミブリッジレス力率改善回路の駆動状態について電流が流れる向きを順次説明する図である。 セミブリッジレス力率改善回路の駆動状態について電流が流れる向きを順次説明する図である。 セミブリッジレス力率改善回路の駆動状態について電流が流れる向きを順次説明する図である。 ＡＣ入力電源がプラスである場合について、第一のブーストコンバータが駆動される駆動シーケンスを説明する図である。 ＡＣ入力電源がマイナスである場合について、第二のブーストコンバータが駆動される駆動シーケンスを説明する図である。 ブリッジレスＰＦＣの一般的なソリューションの回路概要を説明する回路図である。 ブリッジレスＰＦＣにおいて、ハーフライン・サイクル毎に２つのスイッチング動作セルが存在する状態を説明する回路図である。 一般的なブリッジレスＰＦＣの欠点を克服するセミブリッジレス回路を説明する図である。 入力電圧の正弦波が正で“Ｌ”ラインが“Ｈｉｇｈ”のとき（入力電圧の正弦波が負で“Ｎ”ラインが“Ｈｉｇｈ”のときも同じ）は、ＭＯＳＦＥＴ Ｑ１がオンでもオフでも、電流の大半が非アクティブなＭＯＳＦＥＴ Ｑ２を通って流れる状態を説明する図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。 本発明の他の実施形態の回路図概要を説明する図である。 スイッチ２，２’に接続した場合の駆動モードに対応した等価回路を説明する図である。 ブリッジレスＰＦＣコンバータにおいて、ＡＣ入力電源がプラスである場合の動作モード及び電流向きを説明する概念図である。 ブリッジレスＰＦＣコンバータにおいて、ＡＣ入力電源がマイナスである場合の動作モード及び電流向きを説明する概念図である。 本発明の他の実施形態の回路図概要のスイッチング構成と配線とをさらに改良した回路構成を説明する図である。 本実施形態のセミブリッジレス力率改善回路の動作フローを説明する図である。 本発明の他の実施形態のセミブリッジレス力率改善回路の回路構成の概要について説明する図である。 本発明の他の実施形態のセミブリッジレス力率改善回路の入力電圧プラス時の動作状態を説明する図である。 本発明の他の実施形態のセミブリッジレス力率改善回路の入力電圧プラス時の動作状態を説明する図である。 本発明の他の実施形態のセミブリッジレス力率改善回路の入力電圧マイナス時の動作状態を説明する図である。 本発明の他の実施形態のセミブリッジレス力率改善回路の入力電圧マイナス時の動作状態を説明する図である。

実施形態で説明するセミブリッジレス力率改善回路は、二つのブーストコンバータのチョークコイルに代えて、一つのコアを備えるトランスを用いることで、各チョークコイルがコアを介して磁気的に結合した構成とする。また、セミブリッジレス力率改善回路は、ＡＣ入力を整流する整流ブリッジ部を構成する四つのダイオードのうち、ブーストコンバータからフィードバック電流が帰還される二つのダイオードを、ＭＯＳＦＥＴで構成する。

また、実施形態で説明するセミブリッジレス力率改善回路の駆動方法は、上述のセミブリッジレス力率改善回路において、トランスの一次側と二次側とに同時に電流が供給されることを回避するため、ＡＣ入力電圧の極性に対応して、各ブーストコンバータを選択的に交互に駆動する。

すなわち、実施形態で説明するセミブリッジレス力率改善回路の駆動方法は、二つのブーストコンバータが、ＡＣ入力電圧の極性に対応して、一方が駆動されている場合に他方が停止され、一方が停止している場合に他方が駆動される構成とする。

例えば、ＡＣ入力電圧が正（プラス）である場合に一方のブーストコンバータを駆動すれば、当該駆動されるブーストコンバータに対応するトランスの一方の巻線に電圧が印加されて他方の巻線に励磁電流を発生しようとする。

この場合に、トランスの他方の巻線に対応する他方のブーストコンバータを駆動状態としていれば、整流ブリッジ部のダイオードを介して他方の巻線が短絡状態となるので、駆動対象である一方のブーストコンバータの動作が阻害されることとなる。

すなわち、従来のセミブリッジレス力率改善回路においては、ＡＣ入力電圧の極性に拘わらず、二つのブーストコンバータを常に動作させてパルス駆動していたが、実施形態のセミブリッジレス力率改善回路においては、ＡＣ入力電圧がプラスの場合には一方のブーストコンバータの動作を停止させ、ＡＣ入力電圧がマイナスの場合には他方のブーストコンバータの動作を停止させて、二つのブーストコンバータを排他的に選択動作させる。

動作を停止させる側のブーストコンバータは、トランスの巻線と短絡電流経路が形成されないように、遮断スイッチ等によって、停止期間においてトランスの巻線と電気的に切断される。このような構成及び動作方法により、実施形態で説明するセミブリッジレス力率改善回路は、トランスのコアを実質的に常に用いることとなって利用効率が高まり、電力ロスを低減することに加えて小型化と低コスト化を容易に実現できることとなる。また、ブーストコンバータからのフィードバック電流は、整流ブリッジ部のＭＯＳＦＥＴで短絡帰還されてダイオード素子や抵抗素子を介さないことから、当該素子で生じていた電力損失相当分を低減できる。

図１は、本実施形態のセミブリッジレス力率改善回路１０００の構成概要を説明するブロック図である。図１に示すように、セミブリッジレス力率改善回路１０００は、正弦波等の交流電源であるＡＣ入力電源１００と、ＡＣ入力電源１００に接続されたブリッジダイオードを備える整流ブリッジ部２００とを備える。整流ブリッジ部２００は、配置的にはＡＣ入力電源１００からの交流入力を整流する配置構成とされるが、後述するように、入力側についてはスルーとして帰還電流のみがＭＯＳＦＥＴを介する構成としてもよい。

また、セミブリッジレス力率改善回路１０００は、二つのブーストコンバータを駆動するためのブーストコンバータ駆動部５００と、ブーストコンバータ駆動部５００により駆動される第一のブーストコンバータ３００と第二のブーストコンバータ４００とを備える。

セミブリッジレス力率改善回路１０００においては、第一のブーストコンバータ３００と第二のブーストコンバータ４００とが、選択的かつ択一的に交互に駆動され、駆動されているいずれか一方のブーストコンバータからの出力が、セミブリッジレス力率改善回路１０００の出力として平滑回路等を介して負荷に供給される。

また、ブーストコンバータ駆動部５００は、第一のブーストコンバータ３００と第二のブーストコンバータ４００とに供給する駆動パルス信号を生成するパルス生成部５３０を備える。

また、パルス生成部５３０で生成されたパルス信号は、ＡＣ入力電源がプラスである場合には、ＡＣ入力電源のプラスを検知する正電位検出部５１０により第一のブーストコンバータ３００に付与される。

また、パルス生成部５３０で生成されたパルス信号は、ＡＣ入力電源がマイナスである場合には、ＡＣ入力電源のマイナスを検知する負電位検出部５２０により第二のブーストコンバータ４００に付与される。

すなわち、パルス生成部５３０で生成されたパルス信号は、第一のブーストコンバータ３００と第二のブーストコンバータ４００とのいずれか一方かつ交互に、実質的に常に利用されることとなる。

図２は、図１に示した本実施形態のセミブリッジレス力率改善回路１０００の回路構成の概要について、さらに具体的に説明する図である。図２において、整流ブリッジ部２００には、二つの整流ダイオードＤ１，Ｄ２と二つのＭＯＳＦＥＴＱ５，Ｑ６が備えられているが、整流ダイオードＤ１，Ｄ２については駆動開始立ち上げ時を除き駆動期間中に電流が流れることはないので、駆動開始後においてはオープンとしてもよい。

図２から理解できるように、セミブリッジレス力率改善回路１０００は、第一のブーストコンバータ３００と第二のブーストコンバータ４００とに共用される一つのトランスＴ１を備える。

セミブリッジレス力率改善回路１０００は、トランスＴ１の一次側巻線ｎ１に対して第一のブーストコンバータ３００が結線されており、トランスＴ１の二次側巻線ｎ２に対して第二のブーストコンバータ４００が結線されている。そして、トランスＴ１のコアは、第一のブーストコンバータ３００が駆動される場合に利用されるとともに、第二のブーストコンバータ４００が駆動される場合にも利用されるので、実質的に常に利用されることとなり利用効率が高い。

また、第一のブーストコンバータ３００は、トランスＴ１の巻線ｎ１及びコアと、スイッチング素子Ｑ１と、整流ダイオードＤ５とを含む。また、第二のブーストコンバータ４００は、トランスＴ１の巻線ｎ２及びコアと、スイッチング素子Ｑ２と、整流ダイオードＤ６とを含む。

また、図２においては、整流ダイオードＤ７，Ｄ８と、パルス生成部５３０と、スイッチング素子Ｑ３，Ｑ４と、抵抗Ｒ５，Ｒ９とが、ブーストコンバータ駆動部５００に対応する。

すなわち、ＡＣ入力電源１００がプラスである場合には、整流ダイオードＤ７がスイッチング素子Ｑ４を短絡するので、パルス生成部５３０（Ｐ２）のパルス信号がスイッチング素子Ｑ２に供給されない。このため、スイッチング素子Ｑ２を含めた第二のブーストコンバータ４００は停止状態となり、第一のブーストコンバータ３００から電力が出力される。

また、ＡＣ入力電源１００がマイナスである場合には、整流ダイオードＤ８がスイッチング素子Ｑ３を短絡するので、パルス生成部５３０（Ｐ１）のパルス信号がスイッチング素子Ｑ１に供給されない。このため、スイッチング素子Ｑ１を含めた第一のブーストコンバータ３００は停止状態となり、第二のブーストコンバータ４００から電力が出力される。

なお、図２においては、パルス生成部５３０をＰ１，Ｐ２として分離独立して示しているが、単一のパルス生成部５３０を共用する構成とし、そのパルス信号を分離入力する構成としてもよい。また、第一のブーストコンバータ３００と第二のブーストコンバータ４００とが、パルス生成部５３０（Ｐ１）とパルス生成部５３０（Ｐ２）とを各々別途に備える構成としてもよい。

また、図３乃至図６は、セミブリッジレス力率改善回路１０００の駆動状態について電流が流れる向きを順次説明する図である。また、図７は、ＡＣ入力電源１００がプラスである場合について、第一のブーストコンバータ３００が駆動される駆動シーケンスを説明する図である。また、図８は、ＡＣ入力電源１００がマイナスである場合について、第二のブーストコンバータ４００が駆動される駆動シーケンスを説明する図である。図３と図４とにおいてはＭＯＳＦＥＴ（Ｑ５）が導通されＭＯＳＦＥＴ（Ｑ６）は非導通とされ、図５と図６とにおいてはＭＯＳＦＥＴ（Ｑ６）が導通されＭＯＳＦＥＴ（Ｑ５）は非導通とされる。

図７に示すようにＡＣ入力電源（Ｖｉｎ）１００がプラスの場合には、第一のブーストコンバータ３００に駆動パルス信号が供給されて、期間Ｔ１でスイッチング素子Ｑ１がオン（導通）となる。また、期間Ｔ１においては、図３に示すように電流が流れて、トランスＴ１の巻線ｎ１及びコアに電力が蓄えられる。

また、図７に示すようにＡＣ入力電源１００がプラスの場合には、第一のブーストコンバータ３００に駆動パルス信号が供給されて、期間Ｔ２でスイッチング素子Ｑ１がオフ（遮断）となる。また、期間Ｔ２においては、図４に示すように電流が流れて、トランスＴ１の巻線ｎ１及びコアに蓄えられた電力が出力される。この場合に帰還電流はオンされて導通されるＭＯＳＦＥＴ（Ｑ５）を通るので、実質的に短絡されたＭＯＳＦＥＴ（Ｑ５）を介する帰還電流により、電力ロスをダイオード素子を介する場合に比較して低減できる。

一方、図８に示すようにＡＣ入力電源１００がマイナスの場合には、第二のブーストコンバータ４００に駆動パルス信号が供給されて、期間Ｔ３でスイッチング素子Ｑ２がオン（導通）となる。また、期間Ｔ２においては、図５に示すように電流が流れて、トランスＴ１の巻線ｎ２及びコアに電力が蓄えられる。

また、図８に示すようにＡＣ入力電源１００がマイナスの場合には、第二のブーストコンバータ４００に駆動パルス信号が供給されて、期間Ｔ４でスイッチング素子Ｑ２がオフ（遮断）となる。また、期間Ｔ４においては、図６に示すように電流が流れて、トランスＴ１の巻線ｎ２及びコアに蓄えられた電力が出力される。この場合に帰還電流はオンされて導通されるＭＯＳＦＥＴ（Ｑ６）を通るので、実質的に短絡されたＭＯＳＦＥＴ（Ｑ６）を介する帰還電流により、電力ロスをダイオード素子を介する場合に比較して低減できる。

上述したように、セミブリッジレス力率改善回路１０００は、トランスＴ１のコアを駆動期間中常に活用することにより利用効率が増大するとともに、二つのブーストコンバータを交互に択一的に駆動することで、整流ブリッジによる電力ロスを低減しつつ力率を改善することが可能となる。また、第一のブーストコンバータのパルス駆動による帰還電流が生じる期間にのみＭＯＳＦＥＴ（Ｑ５）が導通されて、第二のブーストコンバータのパルス駆動による帰還電流が生じる期間にのみＭＯＳＦＥＴ（Ｑ６）が導通されるので、帰還電流が適切に環流されるとともに整流素子による電力損失を低減できる。

図１７は、本発明の他の実施形態の回路図概要を説明する図である。図１７に示す実施形態においては、単一のチョークコイルを二つのブーストコンバータで共用することにより、部品点数を低減して小型化、軽量化をしたセミブリッジレス力率改善回路を実現できる。

図１７から理解できるように、ＡＣ入力電源がプラスであって一方のブーストコンバータをオン・オフ駆動する場合には、スイッチ１，１’側に接続して当該一方のブーストコンバータが共用チョークコイルを利用できる回路接続とする。また、この場合には、ＭＯＳＦＥＴ（Ｑ５）をオンとして導通させ、ＭＯＳＦＥＴ（Ｑ６）をオフとして非導通とする。

また、ＡＣ入力電源がマイナスであって他方のブーストコンバータをオン・オフ駆動する場合には、スイッチ２，２’側に接続して当該他方のブーストコンバータが共用チョークコイルを利用できる回路構成とする。また、この場合には、ＭＯＳＦＥＴ（Ｑ６）をオンとして導通させ、ＭＯＳＦＥＴ（Ｑ５）をオフとして非導通とする。

すなわち、図１７に示す回路例は、二つのブーストコンバータが交互に排他的に駆動される点に着目し、単一のチョークコイルを共用としていずれかのブーストコンバータに実質的に常に利用されるように構成した回路である。図１７に示す回路においても、ダイオードに替えてＭＯＳＦＥＴを利用するので、ダイオード素子による電力損失は生じない。また、図２１は、本発明の他の実施形態の回路図概要のスイッチング構成と配線とをさらに改良した回路構成を説明する図である。

また、図１８は、図１７の回路図におけるスイッチ２，２’に接続した場合の駆動モードに対応した等価回路を説明する図である。図１８において、還流ダイオードには電圧が発生せず、また駆動対象となるブーストコンバータのチョークコイル（紙面上左側のチョークコイル）はその極性が逆であってもよい。

また、図１９は、ブリッジレスＰＦＣコンバータにおいて、ＡＣ入力電源がプラスである場合の動作モード及び電流向きを説明する概念図であり、図２０は、ブリッジレスＰＦＣコンバータにおいて、ＡＣ入力電源がマイナスである場合の動作モード及び電流向きを説明する概念図である。

また、図２２は、図２に示す本実施形態のセミブリッジレス力率改善回路の動作フローを説明する図である。

（ステップＳ２３０）
セミブリッジレス力率改善回路１０００のブーストコンバータ駆動部５００は、ＡＣ入力電源が正電圧であるか否かを判断する。ＡＣ入力電源が正電圧である場合にはステップＳ２３１へと進み、ＡＣ入力電源が正電圧でない場合にはステップＳ２３２へと進む。

（ステップＳ２３１）
ブーストコンバータ駆動部５００は、第一のブーストコンバータ３００を駆動し、第二のブーストコンバータ４００を停止する。すなわち、ブーストコンバータ駆動部５００の正電位検出部５１０がパルス生成部５３０の駆動パルスを第一のブーストコンバータ３００へと出力する。また、この場合には、ＭＯＳＦＥＴ（Ｑ５）がオンとされ導通され、帰還電流をＭＯＳＦＥＴ（Ｑ５）を介して環流させる。

（ステップＳ２３２）
セミブリッジレス力率改善回路１０００のブーストコンバータ駆動部５００は、ＡＣ入力電源が負電圧であるか否かを判断する。ＡＣ入力電源が負電圧である場合にはステップＳ２３３へと進み、ＡＣ入力電源が負電圧でない場合にはステップＳ２３４へと進む。

（ステップＳ２３３）
ブーストコンバータ駆動部５００は、第一のブーストコンバータ３００を停止し、第二のブーストコンバータ４００を駆動する。すなわち、ブーストコンバータ駆動部５００の負電位検出部５２０がパルス生成部５３０の駆動パルスを第二のブーストコンバータ４００へと出力する。また、この場合には、ＭＯＳＦＥＴ（Ｑ６）がオンとされ導通され、帰還電流をＭＯＳＦＥＴ（Ｑ６）を介して環流させる

（ステップＳ２３４）
セミブリッジレス力率改善回路１０００のＡＣ入力電源１００がオフであるか否かを判断する。ＡＣ入力電源１００がオフである場合にはこの動作フローを終了し、ＡＣ入力電源１００がオフでない場合にはステップＳ２３０へと戻る。

上述したように、本実施形態で提案するセミブリッジレス力率改善回路は、ＡＣ入力のプラスとマイナスとに対応して、選択的に交互にパルス駆動される二つのブーストコンバータを備え、二つのブーストコンバータのチョークコイルを一つのトランスまたは一つのチョークコイルで共用する回路構成とすることにより、回路全体としての小型化を図り、コストダウンと消費電力の低減とを実現することができる。

図２３は、本発明の他の実施形態のセミブリッジレス力率改善回路の回路構成の概要について説明する図である。図２３に示すように従来の二つの環流ダイオードＤ３，Ｄ４に替えてまたは並列に、ＭＯＳＦＥＴ（Ｑ６），（Ｑ５）を用いることで、ダイオード素子に起因する電力ロスを低減することができる。

図２４乃至図２７は、図２３に示す本発明の他の実施形態のセミブリッジレス力率改善回路の動作状態を順次説明する図である。ＡＣ入力電源がプラスである場合には図２４に示すように期間ｔ１において、ＡＣ入力電源からチョークコイルＬ１、スイッチング素子Ｑ１、ＭＯＳＦＥＴ（Ｑ５）を介して電流Ｉｔ１が流れる。

次に、図２５に示すように期間ｔ２においては、ＡＣ入力電源からチョークコイルＬ１を介して電流Ｉｔ２が出力され、ＭＯＳＦＥＴ（Ｑ５）を介して電流がＡＣ入力電源へと還流する。

また、ＡＣ入力電源がマイナスである場合には図２６に示すように期間ｔ３において、ＡＣ入力電源からチョークコイルＬ２、スイッチング素子Ｑ２、ＭＯＳＦＥＴ（Ｑ６）を介して電流Ｉｔ３が流れる。

次に、図１６に示すように期間ｔ４においては、ＡＣ入力電源からチョークコイルＬ２を介して電流Ｉｔ４が出力され、ＭＯＳＦＥＴ（Ｑ５）を介して電流がＡＣ入力電源へと還流する。

スイッチング素子Ｑ１とスイッチング素子Ｑ２とは、ＡＣ入力電源の周波数５０Ｈｚである場合に、例えば各々５０ｋＨｚでオン・オフすることができる。なお、図２４〜図２７におけるＭＯＳＦＥＴ（Ｑ５）とＭＯＳＦＥＴ（Ｑ６）とのゲートへのゲート信号入力接続形態は、図２に既に説明したものと同じであるので記載を省略している。

（ブリッジレスＰＦＣとセミブリッジレスＰＦＣ）
スイッチング・モード電源を設計する場合には、特に省エネルギーと環境保護の観点から、電力効率の向上が一つの課題となる。例えば、ＮＥＥＡ（Ｅｎｅｒｇｙ Ｅｆｆｉｃｉｅｎｃｙ Ａｌｌｉａｎｃｅ）の８０ＰＬＵＳイニシアチブ（およびそのＢｒｏｎｚｅ、Ｓｉｌｖｅｒ、Ｇｏｌｄの各基準）においては、ＡＴＸデスクトップＰＣおよびサーバーの電源設計者に対して、全体の効率を向上させる革新的なソリューションの開発が求められている。

また、ＰＦＣプリレギュレータ・ステージは、“Ｌｏｗ”ラインの全負荷条件で出力電力の少なくとも５％〜８％を消費することが知られている。このため、より高い効率とより優れた性能を得るために、ゼロ電圧スレッショルド（ＺＶＴ）ＰＦＣやインターリーブＰＦＣなどが提案されている。

いくつかの提案の中で、ブリッジレスＰＦＣは、入力整流ブリッジなしで導通損失を低減する能力によって、注目される場面が多かった。図９は、ブリッジレスＰＦＣの一般的なソリューションの回路概要を説明する回路図である。また、図１０は、ブリッジレスＰＦＣにおいて、ハーフライン・サイクル毎に２つのスイッチング動作セルが存在する状態を説明する回路図、すなわち異なるハーフライン・サイクルでのブリッジレスＰＦＣ動作モード図である。

図９と図１０とに示すように、各動作セルは、パワーＭＯＳＦＥＴとダイオードから構成される。また、図１０において、Ｑ１およびＤ１は、端子“Ｌ”のラインが“Ｈｉｇｈ”のとき、そのハーフライン・サイクルにわたってブースト・スイッチング・モードで動作し、Ｑ２のボディ・ダイオードが電流のリターン・パスとして導通する。

また、図１０において、他方のハーフライン・サイクルについては、端子“Ｎ”のラインが“Ｈｉｇｈ”のとき、Ｑ２およびＤ２がブースト・スイッチング・モードで動作し、Ｑ１のボディ・ダイオードが電流のリターン・パスとして導通する。

また、一般的なブーストＰＦＣトポロジと比較すると、上述したようにブリッジ整流器による損失がなく、非アクティブなＭＯＳＦＥＴのボディ・ダイオードが導通してコイル電流となる。従って、全体として見れば、一般的なブーストＰＦＣでは２つのダイオードからの導通損失があるのに対して、ブリッジレスＰＦＣでは１つのダイオードの導通損失しかないため、効率が向上し、ライン電流パスでの１つのダイオードの電圧降下を無視することができる。

また、例えば、２７０ＷのＰＦＣについて電力損失のＭａｔｈＣＡＤ計算を遂行すれば、一般的なＰＦＣでは、ブリッジ整流損失が５.５Ｗ、パワーＭＯＳＦＥＴ損失が２.２６Ｗ、電力効率は約９５.３％となるのに対し、ブリッジレスＰＦＣでは、ブリッジ整流損失がなく、５.１８ＷのパワーＭＯＳＦＥＴ損失だけであるため、全体の効率は９６.１％となり、ブリッジレスＰＦＣの実装によって効率が１％〜２％向上することとなる。

上述したようにリッジレスＰＦＣには多くの利点が知られている一方で、さらに改善されるべきいくつかの障害も知られている。すなわち、１）ラインがＰＦＣステージ・グランドを基準としてフローティングになるため、単純な回路では入力電圧をセンスできないことから、通常は、低周波トランスまたはフォトカプラを使用して、入力電圧をセンスすること。

２）一般的なＰＦＣの場合、電流センスは、単にインダクタ電流のリターン・パスにシャント・センス抵抗を挿入することで、簡単に監視できる一方で、ブリッジレスＰＦＣでは、各ハーフライン・サイクルで電流パスが同じグランドを共有しないので、パワーＭＯＳＦＥＴとダイオードの電流をセンスする必要があり、ブリッジレスＰＦＣの電流センスは複雑で、監視が困難となること。

３）ＥＭＩノイズが無視できない程度となる場合があること。すなわち、ブリッジレスＰＦＣでは、出力電圧グランドがＡＣライン入力を基準として常にフローティングになるため、ＭＯＳＦＥＴのドレインからグランド間、および出力端子からグランド間を含む、すべての寄生容量が、同相モード・ノイズに寄与する。このため、各位相のスイッチング・ノードでのこの大きなｄｖ／ｄｔにより、同相モード・ノイズが増大することとなり、フィルタリングが困難になる。また、スイッチング・ノードＭＯＳＦＥＴ Ｑ２とダイオードＤ２が入力ライン端子に直接接続されるため、高ｄｖ／ｄｔの同相モード・ノイズが生じる。

上述した一般的なブリッジレスＰＦＣの欠点を克服するために、いくつかの改良された手法が提案されている。図１１は、一般的なブリッジレスＰＦＣの欠点を克服するセミブリッジレス回路（セミブリッジレスＰＦＣ）を説明する図である。

図１１に示すようにこのトポロジでは、ＰＦＣインダクタが２つの小さなインダクタに分割され、各スイッチング・ノードの入力ライン端子に接続される。２つの分割インダクタを使用することで、スイッチング・ノードの高いｄｖ／ｄｔが入力端子に直接印加されることがなくなり、基板のグランドに対するライン電位の安定性を高めることができる。

また、図１１において、２つのダイオード（ＤａおよびＤｂ）によってＰＦＣの出力グランドが入力ラインにリンクされ、ＤａとＤｂがリターン・パスを提供する。これにより、入力ライン電圧はフローティングではなく、通常のグランド基準となる。したがって、ＰＦＣステージの入力電圧はグランド基準の整流された正弦波であり、入力電圧のセンスのために低周波トランスやフォトカプラを備える必要はない。

すなわち、図１１に示すセミブリッジレス回路においては、単純な抵抗分圧回路を配置すれば入力電圧をセンスできる。さらに、ダイオードＤａおよびＤｂを追加することで、入力ラインと出力パワー・グランドがダイオードを介して接続され、高いコモン・ノイズの発生を回避できる。

また、最初のスタートアップ中にコモンＰＦＣブースト・コンデンサＣＯをピーク充電するために、２つの突入ダイオード（ＤｃおよびＤｅ）が必要となる。ただし、コンデンサがピーク充電され、コンバータが動作し始めた後は、ＰＦＣコンバータの電力はＤｃおよびＤｅに印加されない。

この点は、２つのブリッジ整流ダイオードが常に導通している一般的なブーストＰＦＣとは異なる。また、ブリッジレスＰＦＣ動作を検討する場合には、ＤｃとＤｅの影響を無視できるが、電流センスをどのように遂行するかについての課題がなお残存する。

また、図１１のセミブリッジレスＰＦＣに示すように、電流はＤａおよびＤｂを通って戻る以外に、スイッチング・モードでない非アクティブなＭＯＳＦＥＴのボディ・ダイオードも経由する。

図１２は、入力電圧の正弦波が正で“Ｌ”ラインが“Ｈｉｇｈ”のとき（入力電圧の正弦波が負で“Ｎ”ラインが“Ｈｉｇｈ”のときも同様）は、ＭＯＳＦＥＴ Ｑ１がオンでもオフでも、電流の大半が非アクティブなＭＯＳＦＥＴ Ｑ２を通って流れる状態を説明する図である。すなわち、図１２（ａ）は、ＭＯＳＦＥＴ Ｑ１がオフでＤ１が導通する状態を説明し、図１２（ｂ）は、ＭＯＳＦＥＴ Ｑ１がオンでＤ１が逆電流パス（“Ｌ”ライン電圧が“Ｈｉｇｈ”のとき）する状態を説明している。

図１２において、ダイオードＤｂを流れる電流はわずかである。対応する動作セルが非アクティブ・モードのとき、ＭＯＳＦＥＴのボディ・ダイオードとＰＦＣインダクタには大きな電流が流れる。これは、５０Ｈｚ／６０Ｈｚの低いライン周波数ではＰＦＣインダクタ・コイルのインピーダンスが低く、２個のダイオード（ＤｂとＱ２のボディ・ダイオード）が並列でリターン電流を共有していると見なせることに起因する。

ボディ・ダイオードの電圧降下がダイオードＤｂよりも小さい場合、電流の大半がボディ・ダイオードに流れる。ＭＯＳＦＥＴのボディ・ダイオードの導通が効率に与える影響は比較的小さいので、ブリッジレスＰＦＣで電流をセンスするのは一般には困難となる。また、電流を監視するために、リターン・パスにシャント・センス抵抗を挿入しても殆ど効果がないことが知られている。

これに対し、例えば４つの電流トランスを使用してＭＯＳＦＥＴ Ｑ１およびＱ２の電流および負荷時のコンデンサへの出力を監視する方法や、差動モード・アンプを使用してＰＦＣインダクタの前で電流をセンスする方法など、いくつかの対応策が提案されている。

（セミブリッジレスＰＦＣ回路の動作）
図１３乃至図１６は、一般的なセミブリッジレスＰＦＣ回路の動作状態を順次説明する図である。ＡＣ入力電源がプラスである場合には図１３に示すように期間ｔ１において、ＡＣ入力電源からチョークコイルＬ１、スイッチング素子Ｑ１、整流ダイオードＤ４を介して電流Ｉｔ１が流れる。

次に、図１４に示すように期間ｔ２においては、ＡＣ入力電源からチョークコイルＬ１を介して電流Ｉｔ２が出力され、整流ダイオードＤ４を介して電流がＡＣ入力電源へと還流する。

また、ＡＣ入力電源がマイナスである場合には図１５に示すように期間ｔ３において、ＡＣ入力電源からチョークコイルＬ２、スイッチング素子Ｑ２、整流ダイオードＤ３を介して電流Ｉｔ３が流れる。

次に、図１６に示すように期間ｔ４においては、ＡＣ入力電源からチョークコイルＬ２を介して電流Ｉｔ４が出力され、整流ダイオードＤ３を介して電流がＡＣ入力電源へと還流する。

スイッチング素子Ｑ１とスイッチング素子Ｑ２とは、ＡＣ入力電源の周波数５０Ｈｚである場合に、例えば各々５０ｋＨｚでオン・オフすることができる。

上述したセミブリッジレス力率改善回路１０００等は、実施形態での説明に限定されるものではなく、本実施形態で説明する技術思想の範囲内かつ自明な範囲で、適宜その構成や動作及び駆動方法等を変更することができる。

本発明のセミブリッジレス力率改善回路は、各種産業用機器等の駆動ドライブや電流アンプ、駆動システム等に適用できる。

１００・・ＡＣ入力電源、２００・・整流ブリッジ部、３００・・第一のブーストコンバータ、４００・・第二のブーストコンバータ、５００・・ブーストコンバータ駆動部、５１０・・正電位検出部、５２０・・負電位検出部、５３０・・パルス生成部、１０００・・セミブリッジレス力率改善回路。

Claims (14)

1. ＡＣ入力電源と、整流ブリッジ部と、第一のブーストコンバータと第二のブーストコンバータと、前記第一のブーストコンバータまたは前記第二のブーストコンバータをパルス駆動するパルス生成部とを備え、
   前記ＡＣ電源の入力に対応して前記第一のブーストコンバータと前記第二のブーストコンバータとを、互いのインダクタンスに同時に電流が流れることがないように、選択的に駆動し、
   前記整流ブリッジ部を構成する四つの回路素子のうち、前記第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子の少なくともいずれか一方は、帰還タイミングに合わせて導通するＭＯＳＦＥＴで構成される
   ことを特徴とするセミブリッジレス力率改善回路。
2. 請求項１に記載のセミブリッジレス力率改善回路において、
   前記ＡＣ入力電源がプラス側である場合には前記第一のブーストコンバータをパルス駆動し前記第二のブーストコンバータはパルス駆動せず、
   前記ＡＣ入力電源がマイナス側である場合には前記第一のブーストコンバータをパルス駆動せず前記第二のブーストコンバータをパルス駆動する
   ことを特徴とするセミブリッジレス力率改善回路。
3. 請求項１または請求項２に記載のセミブリッジレス力率改善回路において、
   前記第一のブーストコンバータが備えるインダクタと前記第二のブーストコンバータが備えるインダクタとが、共通のコアを備える
   ことを特徴とするセミブリッジレス力率改善回路。
4. 請求項３に記載のセミブリッジレス力率改善回路において、
   前記第一のブーストコンバータが備えるインダクタは、トランスの一次側または二次側の任意の一方であり、
   前記第二のブーストコンバータが備えるインダクタは、前記トランスの他方の側である
   ことを特徴とするセミブリッジレス力率改善回路。
5. 請求項４に記載のセミブリッジレス力率改善回路において、
   前記トランスの一次側のインダクタンスと前記トランスの二次側のインダクタンスとが同一である
   ことを特徴とするセミブリッジレス力率改善回路。
6. 請求項１乃至請求項５のいずれか一項に記載のセミブリッジレス力率改善回路において、
   前記ＭＯＳＦＥＴは、前記ＡＣ入力電源の周波数に同期してオン・オフし、前記ＡＣ入力電源が正の場合と負の場合とで異なるスイッチング状態である
   ことを特徴とするセミブリッジレス力率改善回路。
7. 請求項１乃至請求項６のいずれか一項に記載のセミブリッジレス力率改善回路において、
   前記整流ブリッジ部を構成する四つの回路素子のうち、前記第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子は、帰還タイミングに合わせて導通する二つのＭＯＳＦＥＴで構成され、
   前記二つのＭＯＳＦＥＴは各々、前記ＡＣ入力電源の周波数に同期してオン・オフし、前記ＡＣ入力電源が正の場合と負の場合とで異なるスイッチング状態であり、かつ、互いにオン・オフ状態が異なる
   ことを特徴とするセミブリッジレス力率改善回路。
8. 請求項１乃至請求項７のいずれか一項に記載のセミブリッジレス力率改善回路において、
   前記第一のブーストコンバータのスイッチング素子または前記第二のブーストコンバータのスイッチング素子のいずれか一方に、前記パルス生成部で生成されたパルス信号を、前記ＡＣ入力電源の入力波形のゼロクロスごとに選択的に切り換えて入力する切り換え部を備える
   ことを特徴とするセミブリッジレス力率改善回路。
9. 請求項１乃至請求項８のいずれか一項に記載のセミブリッジレス力率改善回路において、
   整流ブリッジ部は、
   前記第一のブーストコンバータの駆動に対応して電流が流れる第一のダイオードと、前記第二のブーストコンバータの駆動に対応して電流が流れる第二のダイオードとを備える
   ことを特徴とするセミブリッジレス力率改善回路。
10. ＡＣ入力電源と、整流ブリッジ部と、第一のブーストコンバータと第二のブーストコンバータと、前記第一のブーストコンバータまたは前記第二のブーストコンバータをパルス駆動するパルス生成部とを備えるセミブリッジレス力率改善回路の駆動方法において、
    前記ＡＣ電源の入力正負に対応して前記第一のブーストコンバータと前記第二のブーストコンバータとを、互いのインダクタンスに同時に電流が流れることがないように、選択的かつ交互にパルス駆動する工程を有し、
    前記整流ブリッジ部を構成する四つの回路素子のうち、前記第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子の少なくともいずれか一方は、ＭＯＳＦＥＴで構成される
    ことを特徴とするセミブリッジレス力率改善回路の駆動方法。
11. 請求項１０に記載のセミブリッジレス力率改善回路の駆動方法において、
    前記ＡＣ入力電源がプラス側である場合に、前記第一のブーストコンバータをパルス駆動し前記第二のブーストコンバータはパルス駆動しない工程と、
    前記ＡＣ入力電源がマイナス側である場合に、前記第一のブーストコンバータをパルス駆動せず前記第二のブーストコンバータをパルス駆動する工程とを有する
    ことを特徴とするセミブリッジレス力率改善回路の駆動方法。
12. 請求項１０または請求項１１に記載のセミブリッジレス力率改善回路の駆動方法において、
    前記第一のブーストコンバータが備えるインダクタと前記第二のブーストコンバータが備えるインダクタとが共通のコアを備え、
    前記第一のブーストコンバータが備えるインダクタは、トランスの一次側または二次側の任意の一方であり、前記第二のブーストコンバータが備えるインダクタは、前記トランスの他方の側であって
    前記共通のコアを、前記ＡＣ電源の入力正負に拘わらず、常に駆動する工程を有する
    ことを特徴とするセミブリッジレス力率改善回路の駆動方法。
13. 請求項１０乃至請求項１２のいずれか一項に記載のセミブリッジレス力率改善回路の駆動方法において、
    前記整流ブリッジ部を構成する四つの回路素子のうち、前記第一または第二のブーストコンバータからの帰還電流が流れる二つの回路素子は、帰還タイミングに合わせて導通する二つのＭＯＳＦＥＴで構成され、
    前記二つのＭＯＳＦＥＴは各々、前記ＡＣ入力電源の周波数に同期してオン・オフし、前記ＡＣ入力電源が正の場合と負の場合とで異なるスイッチング状態であり、かつ、互いにオン・オフ状態が異なる
    ことを特徴とするセミブリッジレス力率改善回路の駆動方法。
14. 請求項１０乃至請求項１３のいずれか一項に記載のセミブリッジレス力率改善回路の駆動方法において、
    前記ＭＯＳＦＥＴは、前記第一または第二のブーストコンバータの駆動に起因する帰還電流が流れる期間のみ導通される
    ことを特徴とするセミブリッジレス力率改善回路の駆動方法。

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