JP2007318108A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2007318108A5 JP2007318108A5 JP2007115522A JP2007115522A JP2007318108A5 JP 2007318108 A5 JP2007318108 A5 JP 2007318108A5 JP 2007115522 A JP2007115522 A JP 2007115522A JP 2007115522 A JP2007115522 A JP 2007115522A JP 2007318108 A5 JP2007318108 A5 JP 2007318108A5
- Authority
- JP
- Japan
- Prior art keywords
- region
- isolation region
- element isolation
- impurity
- channel formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Claims (10)
- 絶縁表面を有する基板を有し、
前記絶縁表面上の全面に素子分離領域及び素子領域を含む半導体層を有し、
前記素子領域はソース領域、ドレイン領域及びチャネル形成領域を含み、
前記素子分離領域及び前記素子領域は接しており、
前記素子分離領域は第1の不純物元素及び第2の不純物元素を含み、
前記第1の不純物元素は酸素、窒素、及び炭素のうち少なくとも一種以上であり、
前記第2の不純物元素は前記ソース領域及び前記ドレイン領域と逆の導電型を前記素子分離領域に付与する不純物元素であり、
前記素子分離領域は前記チャネル形成領域より結晶性が低いことを特徴とする半導体装置。 - 請求項1において、
前記素子分離領域及び前記素子領域上に絶縁層を有し、
前記絶縁層上に導電層を有し、前記導電層は前記絶縁層を介して前記素子分離領域及び前記素子領域上に亘って設けられることを特徴とする半導体装置。 - 絶縁表面を有する基板を有し、
前記絶縁表面上の全面に素子分離領域、前記素子分離領域を介して隣接する第1の素子領域、及び第2の素子領域を含む半導体層を有し、
前記第1の素子領域は第1のソース領域、第1のドレイン領域及び第1のチャネル形成領域を含み、
前記第2の素子領域は第2のソース領域、第2のドレイン領域及び第2のチャネル形成領域を含み、
前記第1のソース領域、前記第1のドレイン領域、前記第2のソース領域、及び前記第2のドレイン領域は同じ導電型であり、
前記素子分離領域は第1の不純物元素及び第2の不純物元素を含み、
前記第1の不純物元素は酸素、窒素、及び炭素のうち少なくとも一種以上であり、
前記第2の不純物元素は前記第1のソース領域、前記第1のドレイン領域、前記第2のソース領域、及び前記第2のドレイン領域と逆の導電型を前記素子分離領域に付与する不純物元素であり、
前記素子分離領域は前記第1のチャネル形成領域及び前記第2のチャネル形成領域より結晶性が低いことを特徴とする半導体装置。 - 請求項3において、
前記素子分離領域、前記第1の素子領域及び前記第2の素子領域上に絶縁層を有し、
前記絶縁層上に導電層を有し、前記導電層は前記絶縁層を介して前記素子分離領域及び前記第1の素子領域、又は前記素子分離領域及び前記第2の素子領域上に亘って設けられることを特徴とする半導体装置。 - 請求項1乃至4のいずれか一項において、
前記素子分離領域に含まれる前記第1の不純物元素の濃度は、1×1020cm−3以上4×1022cm−3未満であることを特徴とする半導体装置。 - 請求項1乃至5のいずれか一項において、
前記素子分離領域は希ガス元素を含むことを特徴とする半導体装置。 - 絶縁表面を有する基板を有し、
前記絶縁表面上の全面に第1の素子分離領域、前記第1の素子分離領域を介して隣接する第1の素子領域、第2の素子分離領域、及び前記第2の素子分離領域を介して隣接する第2の素子領域を含む半導体層を有し、
前記第1の素子分離領域は前記第2の素子分離領域と接しており、
前記第1の素子領域は第1のソース領域、第1のドレイン領域及び第1のチャネル形成領域を含み、
前記第2の素子領域は第2のソース領域、第2のドレイン領域及び第2のチャネル形成領域を含み、
前記第1のソース領域及び前記第1のドレイン領域はn型の不純物領域であり、
前記第2のソース領域及び前記第2のドレイン領域はp型の不純物領域であり、
前記第1の素子分離領域は酸素、窒素、及び炭素のうち少なくとも一種以上の第1の不純物元素及びp型を前記第1の素子分離領域に付与する不純物元素を含み、
前記第2の素子分離領域は前記第1の不純物元素及びn型を前記第2の素子分離領域に付与する不純物元素を含み、
前記第1の素子分離領域及び前記第2の素子分離領域は前記第1のチャネル形成領域及び前記第2のチャネル形成領域より結晶性が低いことを特徴とする半導体装置。 - 請求項7において、
前記第1の素子領域、前記第1の素子分離領域、前記第2の素子分離領域、及び前記第2の素子領域上に絶縁層を有し、
前記絶縁層上に導電層を有し、前記導電層は前記絶縁層を介して前記第1の素子領域、前記第1の素子分離領域、前記第2の素子分離領域、及び前記第2の素子領域上に亘って設けられることを特徴とする半導体装置。 - 請求項7又は8において、
前記第1の素子分離領域及び前記第2の素子分離領域に含まれる前記第1の不純物元素の濃度は、1×1020cm−3以上4×1022cm−3未満であることを特徴とする半導体装置。 - 請求項7乃至9のいずれか一項において、
前記第1の素子分離領域及び前記第2の素子分離領域は希ガス元素を含むことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007115522A JP5188095B2 (ja) | 2006-04-28 | 2007-04-25 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006126984 | 2006-04-28 | ||
JP2006126984 | 2006-04-28 | ||
JP2007115522A JP5188095B2 (ja) | 2006-04-28 | 2007-04-25 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007318108A JP2007318108A (ja) | 2007-12-06 |
JP2007318108A5 true JP2007318108A5 (ja) | 2010-06-17 |
JP5188095B2 JP5188095B2 (ja) | 2013-04-24 |
Family
ID=38851655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007115522A Expired - Fee Related JP5188095B2 (ja) | 2006-04-28 | 2007-04-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5188095B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5486166B2 (ja) * | 2008-06-16 | 2014-05-07 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
US8415751B2 (en) * | 2010-12-30 | 2013-04-09 | Intel Corporation | Method to reduce contact resistance of N-channel transistors by using a III-V semiconductor interlayer in source and drain |
JP6448503B2 (ja) * | 2015-09-10 | 2019-01-09 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5278077A (en) * | 1993-03-10 | 1994-01-11 | Sharp Microelectronics Technology, Inc. | Pin-hole patch method for implanted dielectric layer |
JPH0832072A (ja) * | 1994-07-13 | 1996-02-02 | Fuji Xerox Co Ltd | 半導体装置 |
KR0154292B1 (ko) * | 1995-06-20 | 1998-12-01 | 김주용 | 반도체 소자의 소자분리막 형성방법 |
JP2005129635A (ja) * | 2003-10-22 | 2005-05-19 | Seiko Epson Corp | Soi半導体集積回路装置及びその製造方法 |
-
2007
- 2007-04-25 JP JP2007115522A patent/JP5188095B2/ja not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011119711A5 (ja) | ||
JP2009158853A5 (ja) | ||
JP2010171174A5 (ja) | ||
TW200642080A (en) | A novel semiconductor device with improved channel strain effect | |
JP2010183022A5 (ja) | 半導体装置 | |
JP2010062536A5 (ja) | 薄膜トランジスタ、及び当該薄膜トランジスタを有する表示装置 | |
JP2009283496A5 (ja) | ||
JP2008504680A5 (ja) | ||
JP2010147405A5 (ja) | 半導体装置 | |
JP2010062546A5 (ja) | ||
JP2011003608A5 (ja) | ||
TW200725756A (en) | Method for forming a semiconductor structure and structure thereof | |
JP2008529302A5 (ja) | ||
TW200715555A (en) | Semiconductor device with a conduction enhancement layer | |
TW200715566A (en) | Display device and method of manufacturing the same | |
JP2007523481A5 (ja) | ||
JP2009060096A5 (ja) | ||
JP2011054949A5 (ja) | 半導体装置 | |
JP2015109472A5 (ja) | ||
JP2009231824A5 (ja) | 半導体装置 | |
JP2009239263A5 (ja) | ||
TW200644248A (en) | Semiconductor device and manufacturing method thereof | |
EP1873838A4 (en) | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME | |
TW200623327A (en) | Semiconductor storage device, manufacturing method therefor and portable electronic equipment | |
JP2009521131A5 (ja) |