JP2007311796A - シリコン・ナイトライド・キャップを用いて内因性の応力を加えられたシリサイドを有するｃｍｏｓデバイスを形成するための構造および方法 - Google Patents

シリコン・ナイトライド・キャップを用いて内因性の応力を加えられたシリサイドを有するｃｍｏｓデバイスを形成するための構造および方法 Download PDF

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Abstract

【課題】シリコン・ナイトライド・キャップを用いて内因性応力を加えられたシリサイドを有するＣＭＯＳデバイスを形成するための構造および方法を提供する。
【解決手段】最初に、ＦＥＴのＳ／Ｄ領域の上にシリサイド金属Ｍを含む金属層を形成した後、第一のアニール工程を行って第一の相の金属シリサイド（ＭＳｉｘ）を含むＳ／Ｄ金属シリサイド層を形成する。次に、ＦＥＴの上にシリコン・ナイトライド層を形成した後、第二のアニール工程を行う。第二のアニール工程の間に、金属シリサイドは、第一の相（ＭＳｉｘ）から第二の相（ＭＳｉｙ）、ここで×＜ｙ、へ変換される。金属シリサイド変換によって、ＦＥＴのＳ／Ｄ金属シリサイド層の中で体積収縮または膨張のどちらかが引き起こされ、その結果、シリコン・ナイトライド層によって閉じ込められているＳ／Ｄ金属シリサイド層の中では、内因性の引張り応力または圧縮応力が発生する。
【選択図】なし

Description

本発明は、電界効果トランジスタ（ＦＥＴ）など、高性能相補型金属酸化物半導体（ＣＭＯＳ）デバイスを含む半導体デバイスに関する。より詳しくは、本発明は、内因性の応力を加えられたソースおよびドレイン金属シリサイド層を有する少なくとも一つの高性能ＦＥＴを備えるＣＭＯＳデバイス、ならびに、シリコン・ナイトライド・キャップを用いてそのようなｎ‐ＦＥＴを形成するための方法に関する。
相補型金属酸化物半導体（ＣＭＯＳ）デバイスが微細化されるにつれて、金属シリサイド層の中の応力、表面粗さおよび欠陥を制御することは、ＣＭＯＳデバイス性能および製品歩留りに対するこれらの因子の影響の増加によって、より重大になっている。
一方、キャリア（すなわち電子または正孔のどちらか）移動度は、ＣＭＯＳデバイスのサイズとともに小さくなり、その結果、デバイス性能が不満足なものとなっている。キャリア移動度の減少は、微細化されたＣＭＯＳデバイスのチャネル領域の中のドーパント濃度の増加が原因である。しかし、微細化されたＣＭＯＳデバイスの中の短チャネル効果を減少させるためには、高いドーパント濃度が必要である。
従って、ドーパント濃度を減らさずに、ＣＭＯＳデバイスのチャネル領域の中のキャリア移動度を高くする必要がある。
さらに、ＣＭＯＳデバイスの中に含まれる金属シリサイド層の欠陥、シート抵抗および表面粗さを小さくする必要がある。
本発明は、金属シリサイド相変換の間に、すなわち、ＦＥＴの中の金属シリサイド層に含まれる金属シリサイドが金属の豊富な第一の相からシリコンの豊富な第二の相へ変換するとき、シリコン・ナイトライド・キャップ層を有利に使用してＦＥＴデバイスを選択的に閉じ込める。ＦＥＴデバイスの中の金属シリサイド層に含まれる金属シリサイド材料は、相変換の間に体積収縮または膨張を行うので、閉じ込められたＦＥＴデバイスの中に、内部の電子または正孔の移動度を増加させるための所望の引張りまたは圧縮応力を発生することができる。より重要なことに、そのような引張りまたは圧縮応力がＦＥＴデバイスの金属シリサイド層に内因性であり、ＦＥＴデバイスから閉じ込めが除かれた（すなわちシリコン・ナイトライド・キャップ層を除去すること）後でも残留する。
一態様では、本発明は、半導体デバイスを形成するための方法であって、
ソース領域とドレイン領域とを備える少なくとも一つの電界効果トランジスタ（ＦＥＴ）を形成する工程と、
少なくとも一つのＦＥＴのソース領域とドレイン領域との上に金属層を形成する工程であって、金属層は、シリコンと反応して内因性応力を加えられた金属シリサイドを形成することができるシリサイド金属Ｍを含む工程と、
第一のアニール工程を実行して少なくとも一つのＦＥＴのソース領域とドレイン領域との中にソースおよびドレイン金属シリサイド層をそれぞれ形成する工程であって、ソースおよびドレイン金属シリサイド層は、第一の相の金属シリサイド（ＭＳｉｘ）を含む工程と、
少なくとも一つのＦＥＴの上にシリコン・ナイトライド層を形成する工程と、
第二のアニール工程を実行して金属シリサイドを第一の相（ＭＳｉｘ）から第二の相（ＭＳｉｙ）、ここでｘ＜ｙ、へ変換する工程であって、金属シリサイド相変換は、少なくとも一つのＦＥＴのソースおよびドレイン金属シリサイド層の中に内在性引張り応力または圧縮応力を発生させる工程と、
を含む方法に関する。
本明細書で用いられる用語「内因性応力を加えられた」または「内因性応力」は、金属シリサイド層（単数または複数）の中に、そのような層（単数または複数）の調製の後に、外力によってそのような層（単数または複数）に加えられた外因性応力を指すのではなく、そのような層（単数または複数）の調製の間に発生する圧縮または引張りの内因性応力を指す。
シリコン・ナイトライド・キャップ層は、基本的に応力がなくてもよい。この場合、閉じ込められたＦＥＴデバイスの中の引張りまたは圧縮応力は、金属シリサイドの相変換誘起体積収縮または膨張によってのみ発生する。あるいは、シリコン・ナイトライド・キャップ層は、相変換誘起体積収縮または膨張によって発生する応力の他に、閉じ込められたＦＥＴデバイスの中に追加の引張り応力または圧縮応力を発生させる、内因性引張りまたは圧縮応力を含んでもよい。
本発明の特定の実施態様では、ＦＥＴはｎ‐チャネルＦＥＴ（ｎ‐ＦＥＴ）である。当然、金属層は、好ましくはコバルトを含み、その結果、金属シリサイド相変換によってｎ‐ＦＥＴのソースおよびドレイン金属シリサイド層の中に内因性引張り応力が発生する。
本発明の代替の実施態様では、ＦＥＴはｐ‐チャネルＦＥＴ（ｐ‐ＦＥＴ）である。当然、金属層は、好ましくはパラジウムを含み、その結果、金属シリサイド相変換によってｐ‐ＦＥＴのソースおよびドレイン金属シリサイド層の中に内因性圧縮応力が発生する。
既存のＦＥＴとは相補型になる追加のＦＥＴが存在するとき、および、追加の相補型ＦＥＴのシリサイド化のために、追加の相補型ＦＥＴの上に同じ金属層が堆積されるとき、追加の相補型ＦＥＴの上にシリコン・ナイトライド・キャップ層が存在せず、その結果、金属シリサイド相変換の間に追加の相補型ＦＥＴの中に応力が発生しないことを保証することが重要である。
第二のアニール工程の後に、シリコン・ナイトライド層をＦＥＴから除去しても、またはＦＥＴの中に保持してもどちらでもよい。その後、レベル間誘電体層の体積と、ソース、ドレインおよびゲート接点の形成とを行う。
別の態様では、本発明は、半導体デバイスを形成するための方法であって、
少なくとも一つのｎ‐チャネル電界効果トランジスタ（ｎ‐ＦＥＴ）と、少なくとも一つのｐ‐チャネル電界効果トランジスタ（ｐ‐ＦＥＴ）とを形成し、ＦＥＴのそれぞれがソース領域とドレイン領域とを備える工程と、
第一の金属層を形成してｎ‐ＦＥＴを選択的に被覆する工程であって、第一の金属層は、シリコンと反応して引張り応力を加えられた金属シリサイドを形成することができる第一のシリサイド金属Ｍ１を含む工程と、
第二の金属層を形成してｐ‐ＦＥＴを選択的に被覆する工程であって、第二の金属層は、シリコンと反応して圧縮応力を加えられた金属シリサイドを形成することができる第二のシリサイド金属Ｍ２を含む工程と、
第一のアニール工程を実行してｎ‐ＦＥＴとｐ‐ＦＥＴとのソース領域とドレイン領域との中にソースおよびドレイン金属シリサイド層をそれぞれ形成する工程であって、ｎ‐ＦＥＴのソースおよびドレイン金属シリサイド層は第一の相の第一の金属シリサイド（Ｍ１Ｓｉｘ）を含み、ｐ‐ＦＥＴのソースおよびドレイン金属シリサイド層は第一の相の第二の金属シリサイド（Ｍ２Ｓｉａ）を含む工程と、
ｎ‐ＦＥＴとｐ‐ＦＥＴとの上に一つ以上のシリコン・ナイトライド層を形成する工程と、
第二のアニール工程を実行してｎ‐ＦＥＴの中の第一の金属シリサイドを第一の相（Ｍ１Ｓｉｘ）から第二の相（Ｍ１Ｓｉｙ）、ここで×＜ｙ、へ変換し、ｐ‐ＦＥＴの中の第二の金属シリサイドを第一の相（Ｍ２Ｓｉａ）から第二の相（Ｍ２Ｓｉｂ）、ここでａ＜ｂ、へ変換する工程であって、前記相変換は、ｎ‐ＦＥＴのソースおよびドレイン金属シリサイド層の中の内因性引張り応力と、ｐ‐ＦＥＴのソースおよびドレイン金属シリサイド層の中の内因性圧縮応力とを発生させる工程と、
を含む方法に関する。
好ましくは、内因性応力がないシリコン・ナイトライド層がｎ‐ＦＥＴとｐ‐ＦＥＴとの両方を被覆する。あるいは、引張り応力を加えられたシリコン・ナイトライド層がｎ‐ＦＥＴを選択的に被覆し、および／または、圧縮応力を加えられたシリコン・ナイトライド層がｐ‐ＦＥＴを選択的に被覆する。
好ましいが、必須ではない本発明の実施態様では、第一のシリサイド金属はコバルト（シリサイド化されると体積収縮して引張り応力を発生する）であり、第二のシリサイド金属はパラジウム（シリサイド化されると体積膨張して圧縮応力を発生する）である。
さらに別の態様では、本発明は、それぞれが内因性引張りまたは圧縮応力を有する金属シリサイド層を含むソース領域とドレイン領域とを有する少なくとも一つの電界効果トランジスタ（ＦＥＴ）を備える半導体デバイスであって、シリコン・ナイトライド層がまったくない半導体デバイスに関する。
特定の例では、本発明の半導体デバイスは、それぞれが内因性引張り応力を有する金属シリサイド層を含むソース領域とドレイン領域とを有するｎ‐チャネルＦＥＴ（ｎ‐ＦＥＴ）を備える。あるいは、半導体デバイスは、それぞれが内因性圧縮応力を有する金属シリサイド層を含むソース領域とドレイン領域とを有するｐ‐チャネルＦＥＴ（ｐ‐ＦＥＴ）を備える。
本発明のその他の態様、特徴および利点は、以下の開示および添付の請求項によってさらに十分に明らかとなる。
以下の説明では、本発明の完全な理解を提供するために、特定の構造、成分、材料、寸法、プロセス工程および技法など、多数の具体的な詳細が示される。しかし、本発明がこれらの具体的な詳細がなくても実践できることは当業者には明らかである。その他の場合に、本発明が曖昧になることを避けるために、公知の構造物またはプロセス工程は詳しく説明していない。
層、領域または基板のような要素が別の要素「の上に」あると称するときは、相手の要素の上に直接あってもよく、または介在する要素が存在してもよいと理解するものとする。これに対して、要素が別の要素「の上に直接」あると称するときは、介在する要素は存在しない。要素が別の要素に「接続されて」または「結合されて」いると称するときは、相手の要素に直接接続または結合されていてもよく、または介在する要素が存在してもよいと理解するものともする。これに対して、要素が別の要素に「直接接続されて」または「直接結合されて」いると称するときは、介在する要素は存在しない。
上記で述べたように、本発明は、ＦＥＴデバイスのソース／ドレイン金属シリサイドが金属の豊富な第一の相からシリコンの豊富な第二の相へ変換されるとき、シリコン・ナイトライド・キャップ層を用いてＦＥＴデバイスを選択的に閉じ込める。用いられる特定のシリサイド金属に依存して、相変換により、閉じ込められたＦＥＴデバイスの金属シリサイド層の中に体積収縮または体積膨張のどちらかを引き起こすことができる。従って、閉じ込められたＦＥＴデバイスの金属シリサイド層の中に所望の内因性引張りまたは圧縮応力を発生させ、閉じ込めが除かれた後も残留させることができる。従って、結果として得られるソース／ドレイン金属シリサイド層を用いてＦＥＴデバイスのチャネル領域に所望の引張りまたは圧縮応力を加え、追加の応力誘起構造層をまったく用いずに、内部の電子または正孔の移動度を大きくすることができる。
内因性応力を加えられたソース／ドレイン金属シリサイド層は、上記で説明したように、二つのアニール工程を含むシリサイド化プロセスによって形成される。第一の工程では、相対的に金属の豊富な相の中に金属シリサイドを形成し、第二の工程では、金属シリサイドを相対的に金属の豊富な相から相対的にシリコンの豊富な相へ変換する。シリコン・ナイトライド・キャップ層による閉じ込めは第二のアニール工程の間だけ提供され、第一のアニール工程の間は提供されない。体積変化による応力は、露出されたシリサイド表面から他の方法では解放されないという事実に起因して、著しく高い引張りまたは圧縮応力を実現するためには、シリサイドを閉じ込めることが必須である。
ＦＥＴを閉じ込めるためのシリコン・ナイトライド・キャップ層の使用に加えて、ソース／ドレイン金属シリサイド層の表面粗さは、金属シリサイドの相変換の間に応力を加えられたシリコン・ナイトライド・キャップ層によって容易に変調することができることも本発明の発明者らによって発見された。
さらに、金属シリサイド相変換の間に、応力を加えられたシリコン・ナイトライド・キャップ層を用いて追加の応力（引張りまたは圧縮のどちらか）をＦＥＴに加え、それによって、相変換の後に、金属シリサイド層の中により多くの引張りまたは圧縮応力を発生させることができる。さらに、内因性のナイトライド応力は、高温アニールに露ら出された後、増加する。
相補型ＦＥＴがプロセス加工されるＦＥＴと同じ基板の上に配置されるとき、相変換が起こる第二のアニール工程の間に、相補型ＦＥＴデバイスの上にどちらのシリコン・ナイトライド・キャップ層も存在せず、その結果、相補型ＦＥＴの中に望ましくない応力が発生しないことを保証することが重要である。
あるいは、相補型ＦＥＴデバイスの中で異なる種類のシリサイド金属を用い、その結果、相補型ＦＥＴデバイスがシリサイド・ナイトライド・キャップ層によって閉じ込められている第二のアニール工程の間に、相補型ＦＥＴデバイスの中に反対の応力を発生させることができる。
図１〜６は、本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、応力がないソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。一定の比率で描かれていないこれらの図面で、同じおよび／または対応する要素は、同じ参照番号で指定される点に注意すること。さらに、図面で、単一の半導体基板の上の一つのｎＦＥＴと一つのｐＦＥＴとだけが示されている点に注意すること。そのような実施態様に対して例を示したが、本発明は、半導体構造の表面の上のいかなる特定の数のＦＥＴデバイスの形成にも限定されない。
まず、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とを備える半導体デバイスの断面図を示す図１を参照する。ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４との両方は、ソース領域２２および４２、チャネル領域２３および４３、ドレイン領域２４および４４、ゲート誘電体２６および４６、ゲート導電体２８および４８、および側壁スペーサ２９Ａ〜Ｂおよび４９Ａ〜Ｂを備える。より詳しくは、ソース／チャネル／ドレイン領域２２、２３、２４、４２、４３および４４は、好ましくあるが必らずというわけではなく、基材基板層１２、埋め込み絶縁体層１４、および半導体デバイス層１６を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造である半導体基板１０の中にすべて配置される。
半導体基板１０は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ〜ＶまたはＩＩ〜ＶＩ化合物半導体を含むが、それらに限定されない任意の半導体材料を含んでもよい。半導体基板１０は、有機半導体またはＳｉ／ＳｉＧｅなどの層状半導体、または図１に示したセミコンダクタ・オン・インシュレータ（ＳＯＩ）を含んでもよい。本発明のいくつかの実施態様では、半導体基板１０は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料で構成されることが好ましい。半導体基板１０は、ドーピングされていても、ドーピングされていなくてもよく、あるいは、内部にドーピングされた領域とドーピングされていない領域とを含んでいてもよい。
一般に、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４との間の分離を提供するために、半導体基板１０の中に少なくとも一つの分離領域３が形成される。分離領域３は、トレンチ・アイソレーション領域または電界酸化物分離領域であってもよい。トレンチ・アイソレーション領域は、当業者に公知の従来のトレンチ・アイソレーション・プロセスを利用して形成される。例えば、トレンチ・アイソレーション領域を形成する際に、トレンチのリソグラフィー、エッチングおよびトレンチ誘電体による充填を用いてもよい。オプションとして、トレンチ充填の前にトレンチの中にライナを形成してもよく、トレンチ充填の後に高密度化工程を実行してもよく、トレンチ充填に続いて平坦化プロセスを行ってもよい。そのようなトレンチ・アイソレーションの深さは変化してもよく、本発明にとって重要ではない。電界酸化物は、いわゆるシリコン・プロセスの局所酸化を利用して形成してもよい。
ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とのゲート誘電体層２６および４６は、酸化物、窒化物、オキシ窒化物および／または金属シリケートおよび窒化金属シリケートを含むシリケートを含むが、それらに限定されない絶縁材料で構成される。一実施態様では、ゲート誘電体層２６および４６は、例えばＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３およびそれらの混合物などの酸化物で構成されることが好ましい。ゲート誘電体層２６および４６の物理的な厚さは変化してもよいが、典型的には、ゲート誘電体層は、約０．５から約１０μｍ、厚さを有し、約０．５から約３ｎｍの厚さがより典型的である。
ゲート導電体２８および４８は、ＦＥＴゲート導電体の形成に適する任意の導電材料（単数または複数）を含んでもよい。好ましいが必ずというわけではなく、ゲート導電体２８および４８は、ドーピングされた多結晶シリコン材料などのシリコン含有導電材料を含む。
ゲート誘電体層２６および４６、ならびにゲート導電体２８および４８は、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とのためのそれぞれのゲート・スタックを形成する。ゲート・スタックは、ＣＭＯＳゲート構造の中に普通に含まれるように、追加の構造層、例えば、キャップ層および／または拡散障壁層を含んでもよい
オプションではあるが必ずというわけではなく、上記で述べたように、再酸化プロセスを実行してパターン形成されたポリシリコン・ゲート・スタックの上に共形の酸化シリコン側壁層（図に示していない）を作り出してもよい。次に、構造全体の上に共形シリコン・ナイトライド層（図に示していない）を堆積する。次に、ｎ‐ＦＥＴおよびｐ‐ＦＥＴゲート・スタックの露出された側壁に沿って、共形二酸化シリコン側壁層およびシリコン・ナイトライド層をパターン形成し、側壁酸化物スペーサ２９Ａおよび４９Ａ、ならびに側壁ナイトライド・スペーサ２９Ｂおよび４９Ｂを形成してもよい。
側壁酸化物スペーサ２９Ａおよび４９Ａ、ならびに側壁ナイトライド・スペーサ２９Ｂおよび４９Ｂの形成の後、ドーパント注入とそれに続くアニールとによって、半導体デバイス層１６の中にｎ‐ドープされたソース領域およびドレイン領域２２および２４、ならびにｐ‐ドープされたソース領域およびドレイン領域４２および４４が形成される。イオン注入およびアニール工程の条件は当業者に公知であり、従って、本明細書では詳しく説明しない。チャネル領域２３および４３は、ドープされたソース領域とドレイン領域２２、２４、４２および４４によって対応して定められる。
次に、図２に示すように、図１の構造全体の上に金属層（図に示していない）を堆積してから、第一のアニール工程を行って、ｎ‐ＦＥＴ２のためのソース／ドレイン金属シリサイド層２２Ａ、２４Ａ、およびゲート金属シリサイド層２８Ａと、ｐ‐ＦＥＴ４のためのソース／ドレイン金属シリサイド層４２Ａ、４４Ａおよびゲート金属シリサイド層４８Ａを形成することができる。半導体デバイス層１６がシリコンを含まないとき、金属層の堆積の前に、ｎ‐ＦＥＴソース／ドレイン／ゲート２２、２４および２８と、ｐ‐ＦＥＴソース／ドレイン／ゲート４２、４４および４８の上に、パターン形成されたシリコン層（図に示していない）を選択的に形成することができる点に注意すること。さらに、下記で説明される特定の実施態様では、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とのゲート２８と４８とはシリサイド化されるが、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とのゲート２８と４８とは、特定の用途要件によっては、シリサイド化する必要がない点に注意することが重要である。特定の実施態様では、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とのゲート２８と４８とは、金属層の堆積の前に誘電体キャップ２８Ａ、４８Ａで被覆され、従って、その後のシリサイド化から保護されている。
金属層は、シリコンと反応して引張り応力を加えられた金属シリサイドを形成することができる任意の金属または金属合金を含んでもよい。好ましい実施態様では、金属層は、純コバルトまたはコバルト合金のどちらかを含む。金属層は、例えば、スパッタリング、化学的気相堆積法、蒸発法、化学的液相堆積法、原子層堆積法（ＡＬＤ）、めっき法および類似技術を含む任意の従来の堆積プロセスを用いて堆積してもよい。好ましくは、金属層は、約１ｎｍから約５０ｎｍ、より好ましくは約２ｎｍから約２０ｎｍ、最も好ましくは約５ｎｍから約１５ｎｍの範囲の厚さを有する。
次に、第一のアニール工程を実行して、図２に示すように、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とのソース／ドレイン／ゲート領域２２、２４、２８、４２、４４および４８の中の金属シリサイド層２２Ａ、２４Ａ、２８Ａ、４２Ａ、４４Ａおよび４８Ａを形成する。第一のアニール工程は、一般に、気体雰囲気、例えば、Ｈｅ、Ａｒ、Ｎ２またはフォーミング・ガスの中で、連続加熱またはさまざまな昇温加熱サイクルを用いて、約３００℃から約６００℃、好ましくは約３５０℃から約５５０℃の範囲の比較的低い温度で実行される。好ましいが必ずというわけではなく、第一のアニール工程は、既知の高速熱アニール（ＲＴＡ）技法を用いて実行される。
第一のアニール工程によって形成された金属シリサイド層２２Ａ、２４Ａ、２８Ａ、４２Ａ、４４Ａおよび４８Ａは、相対的にシリコンの豊富な第二の相（ＭＳｉｙ）へ後で変換することができる相対的に金属の豊富な第一の相の金属シリサイド（ＭＳｉｘ）、ここでｘ＜ｙ、を含む。第一のアニール工程の間、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とはどの場合にも閉じ込められていないので、金属シリサイド層２２Ａ、２４Ａ、２８Ａ、４２Ａ、４４Ａおよび４８Ａの中に応力はほとんど、またはまったく発生しない。
次に、図３に示すように、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４との両方の上にブランケット・シリコン・ナイトライド層５０を堆積する。ブランケット・シリコン・ナイトライド層５０は、特許文献１によって、または非特許文献１、あるいは当分野で公知の任意のその他の適当な堆積技術によって開示されているように、例えば、低圧化学的気相堆積（ＬＰＣＶＤ）プロセスまたはプラズマ促進化学的気相堆積（ＰＥＣＶＤ）プロセスによって容易に形成することができる。ブランケット・シリコン・ナイトライド層５０は、応力がなくてもよく、または内因性引張り応力を含んでもよい。ブランケット・シリコン・ナイトライド層５０の物理的な厚さは、典型的には約１０ｎｍから約５００ｎｍ、より典型的には約２０ｎｍから約２００ｎｍ、最も典型的には約４０ｎｍから約１００ｎｍの範囲である。
続いて、パターン形成されたフォトレジスト膜５２を形成してｎ‐ＦＥＴ２を選択的に被覆する。パターン形成されたフォトレジスト膜５２をマスクとして用い、エッチング工程によって、好ましくは反応性イオンエッチング（ＲＩＥ）などのドライ・エッチング・プロセスによって、ブランケット・シリコン・ナイトライド層５０の一部を選択的に除去し、それによって、図４に示すように、ｐ‐ＦＥＴ４の中の金属シリサイド層４２Ａ、４４Ａおよび４８Ａの上部表面を露出させる。パターン形成されたフォトレジスト膜５２は、エッチングの後、既知のレジスト・ストリッピング技法によってｎ‐ＦＥＴ２から除去することができる。
次に、気体雰囲気、例えば、Ｈｅ、Ａｒ、Ｎ２またはフォーミング・ガスの中で約４００℃から約８００℃、好ましくは約６５０℃から約７５０℃の範囲の比較的高い温度（第一のアニール工程と比較して）で、連続加熱またはさまざまな昇温加熱サイクルを用いて、第二のアニール工程を実行する。好ましいが必ずというわけではなく、第二のアニール工程も既知の高速熱アニール（ＲＴＡ）技法を用いて実行される。第二の高温アニール工程は、相対的に金属の豊富な相（ＭＳｉｘ）の金属シリサイドを含むｎ‐ＦＥＴ２とｐ‐ＦＥＴ４との金属シリサイド層２２Ａ、２４Ａ、２８Ａ、４２Ａ、４４Ａおよび４８Ａを、図５に示すように、相対的にシリコンの豊富な相（ＭＳｉｙ、ここでｘ＜ｙ）の金属シリサイドを含む金属シリサイド層２２Ｂ、２４Ｂ、２８Ｂ、４２Ｂ、４４Ｂおよび４８Ｂへ変換する。
第二のアニール工程の間に、ｎ‐ＦＥＴ２はシリコン・ナイトライド層５０によって被覆され、閉じ込められ、それによって、金属シリサイドが相対的に金属の豊富な相（ＭＳｉｘ）から相対的にシリコンの豊富な相（ＭＳｉｙ、ここでｘ＜ｙ）へ変換されるとき、金属シリサイドの体積収縮に起因して、ｎ‐ＦＥＴ２の中の金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂの中に内因性引張り応力が発生する。これに対して、ｐ‐ＦＥＴ４はどの場合にも被覆されず、閉じ込められもせず、従って、ｐ‐ＦＥＴ４の中の金属シリサイド層４２Ｂ、４４Ｂおよび４８Ｂの中に内因性応力はほとんどまたはまったく発生しない。
さらに、ｎ‐ＦＥＴ２を閉じ込めるために用いられたシリコン・ナイトライド層５０が内因性引張り応力を含むなら、金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂは、シリコン・ナイトライド層５０の中に含まれる応力を保存する、すなわち「記憶する」ことができるので、体積収縮によって発生する応力の他に、ｎ‐ＦＥＴ２の中の金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂの中に追加の内因性引張り応力を形成することができる。従って、本発明の好ましいが必須ではない実施態様では、ｎ‐ＦＥＴ２の上に選択的に形成されるシリコン・ナイトライド層５０は内因性引張り応力を含む。
第二のアニール工程の間にｎ‐ＦＥＴ２の金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂの中に発生する内因性引張り応力は、ｎ‐ＦＥＴ２から閉じ込め（すなわちシリコン・ナイトライド層５０）が除かれた後もそのまま残留する。従って、シリコン・ナイトライド層はまったくないが、引張り応力を加えられたソース／ドレイン金属シリサイド層２２Ｂおよび２４Ｂを有するｎ‐ＦＥＴ２を含むＣＭＯＳデバイス構造が形成され、引張り応力を加えられたソース／ドレイン金属シリサイド層２２Ｂおよび２４Ｂは、図６に示すように、所望の引張り応力をｎ‐ＦＥＴ２のチャネル領域２３に加えて、内部の電子移動度を大きくする。
図４に示すように、ｐ‐ＦＥＴ４からのシリコン・ナイトライドの選択的除去は、ｐ‐ＦＥＴ４の中の金属シリサイド層４２Ａ、４４Ａおよび４８Ａに含まれる相対的に金属の豊富な相（ＭＳｉｘ）の金属シリサイドの中に顕著な損傷（それが今度は顕著な抵抗増加をもたらす）を引き起こすが、一方、第二のアニール工程は、金属シリサイド層の相対的に金属の豊富な相（ＭＳｉｘ）から相対的にシリコンの豊富な相（ＭＳｉｙ）への変換の間に、損傷を受けた金属シリサイドを回復させ、金属シリサイド層のシート抵抗を小さくするように機能する点に注意することも重要である。このとき、シリサイドのシート抵抗は、シリサイド欠陥の除去に起因して、約１１Ω／□から約８．７Ω／□へ小さくなる。（２０％改善）
本発明の代替の実施態様では、電界効果トランジスタ２はｐ‐ＦＥＴであってもよく、一方、電界効果トランジスタ４はｎ‐ＦＥＴであってもよい。このとき、ｐ‐ＦＥＴ２とｎ‐ＦＥＴ４との中の金属シリサイドを形成するために用いられる金属層は、シリコンと反応して圧縮応力を加えられた金属シリサイドを形成することができる金属または金属合金を含むことが好ましい。例えば、金属層は、シリサイド化されると体積膨張する純パラジウムまたはパラジウム合金のどちらを含んでもよい。このように、第二のアニール工程の間に、ｐ‐ＦＥＴ２はシリコン・ナイトライド層５０によって被覆され、閉じ込められ、それによって、金属シリサイドが相対的に金属の豊富な相（ＭＳｉｘ）から相対的にシリコンの豊富な相（ＭＳｉｙ、ここでｘ＜ｙ）へ変換されるとき、金属シリサイドの体積膨張によってｐ‐ＦＥＴ２の中の金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂの中に内因性圧縮応力が発生する。これに対して、ｎ‐ＦＥＴ４は、どの場合にも被覆されず、閉じ込められもせず、従って、ｎ‐ＦＥＴ４の中の金属シリサイド層４２Ｂ、４４Ｂおよび４８Ｂの中に内因性応力はほとんどまたはまったく発生しない。
本発明の別の特定の実施態様では、ｎ‐ＦＥＴとｐ‐ＦＥＴとのシリサイド化のために異なるシリサイド金属が用いられる。例えば、ｎ‐ＦＥＴのシリサイド化のためにコバルトまたはコバルト合金を用いることができ、ｐ‐ＦＥＴのシリサイド化のためにパラジウムまたはパラジウム合金を用いることができる。こうすると、第二のアニール工程の間に、ｎ‐ＦＥＴとｐ‐ＦＥＴとの両方をともに閉じ込め、その結果、コバルト・シリサイドが金属の豊富な相からシリコンの豊富な相へ変換されるとき、コバルト・シリサイドの体積収縮によって、ｎ‐ＦＥＴの中に内因性引張り応力を発生させることができる、一方、パラジウム・シリサイドが金属の豊富な相からシリコンの豊富な相へ変換されるときの体積膨張によって、ｐ‐ＦＥＴの中に内因性圧縮応力を発生させることができる。異なるシリサイド金属によるｎ‐ＦＥＴとｐ‐ＦＥＴとの閉じ込めは、応力のない単一のシリコン・ナイトライド層、または、一方は引張り応力を含み、ｎ‐ＦＥＴを選択的に被覆し、他方は圧縮応力を含み、ｐ‐ＦＥＴを選択的に被覆する、二つの異なるシリコン・ナイトライド層のどちらかによって実現することができる。
詳しくは、図７は、第一のアニール工程の後であり、ｎ‐ＦＥＴ２の上の第一のパターン形成されたシリコン・ナイトライド層５０の形成の後であるが、第二のアニール工程の前に、ソース、ドレインおよびゲート領域２２Ａ、２４Ａ、２８Ａ、４２Ａ、４４Ａおよび４８Ａの中に異なる金属シリサイドを含むｎ‐ＦＥＴ２とｐ‐ＦＥＴ４を示す。第一のパターン形成されたシリコン・ナイトライド層５０は、引張り応力を含む。次に、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４との両方の上に第二のブランケット・シリコン・ナイトライド層５４を堆積する。そのような第二のブランケット・シリコン・ナイトライド層５４は、好ましくは、内因性圧縮応力を含む。シリコン・ナイトライド層５４は、特許文献１によって、または非特許文献１によって開示されるように、または高密度プラズマ（ＨＤＰ）堆積法などの任意のその他の当分野で公知の適当な堆積技術によって、例えば、プラズマ促進化学的気相堆積（ＰＥＣＶＤ）プロセスによって形成することができる。好ましくは、シリコン・ナイトライド層５４は、約１０ｎｍから約５００ｎｍ、より好ましくは約２０ｎｍから約２００ｎｍ、最も好ましくは約３０ｎｍから約１５０ｎｍの範囲の厚さを有する。
続いて、第二のパターン形成されたフォトレジスト膜５６を形成してｐ‐ＦＥＴ４を選択的に被覆する。パターン形成されたフォトレジスト膜５６をマスクとして用い、エッチング工程、好ましくは反応性イオンエッチング（ＲＩＥ）などのドライ・エッチング・プロセスによって第二のブランケット・シリコン・ナイトライド層５４の一部を選択的に除去し、それによって、図８に示すように、ｎ‐ＦＥＴ２の上に配置された第一のシリコン・ナイトライド層５０の上部表面を露出させる。パターン形成されたフォトレジスト膜５６は、エッチングの後で、既知のレジスト−ストリッピング技法によってｐ‐ＦＥＴ４から除去することができる。
次に、上記で説明したように、第二のアニール工程を実行して、相対的に金属の豊富な相のコバルト・シリサイドおよびパラジウム・シリサイドをそれぞれ含むｎ‐ＦＥＴ２とｐ‐ＦＥＴ４との金属シリサイド層２２Ａ、２４Ａ、２８Ａ、４２Ａ、４４Ａおよび４８Ａを、図９に示すように、相対的にシリコンの豊富な相にあるコバルト・シリサイドおよびパラジウム・シリサイドを含む金属シリサイド層２２Ｂ、２４Ｂ、２８Ｂ、４２Ｂ、４４Ｂおよび４８Ｂへ変換する。
第二のアニール工程の間に、ｎ‐ＦＥＴ２は、シリコン・ナイトライド層５０によって被覆され、閉じ込められ、それによって、コバルト・シリサイドが相対的に金属の豊富な相から相対的にシリコンの豊富な相へ変換されるとき、コバルト・シリサイドの体積収縮に起因して、ｎ‐ＦＥＴ２の中の金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂの中に内因性引張り応力が発生する。シリコン・ナイトライド層５０が内因性引張り応力を含むとき、ｎ‐ＦＥＴ２の中の金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂの中に、コバルト・シリサイドの体積収縮によって発生する引張り応力の他に追加の引張り応力を発生させることができる。
これに対して、ｐ‐ＦＥＴ４は、第二のアニール工程の間にシリコン・ナイトライド層５４によって被覆され、閉じ込められ、それによって、パラジウム・シリサイドが相対的に金属の豊富な相から相対的にシリコンの豊富な相へ変換されるとき、パラジウム・シリサイドの体積膨張に起因して、ｐ‐ＦＥＴ４の中の金属シリサイド層４２Ｂ、４４Ｂおよび４８Ｂの中に内因性圧縮応力が発生する。シリコン・ナイトライド層５４が内因性圧縮応力を含むとき、ｐ‐ＦＥＴ４の中の金属シリサイド層４２Ｂ、４４Ｂおよび４８Ｂの中に、パラジウム・シリサイドの体積膨張によって発生する圧縮応力の他に、追加の圧縮応力を発生させることができる。
第二のアニール工程の間にｎ‐ＦＥＴ２の金属シリサイド層２２Ｂ、２４Ｂおよび２８Ｂの中に発生する内因性引張り応力と、ｐ‐ＦＥＴ４の金属シリサイド層４２Ｂ、４４Ｂおよび４８Ｂの中に発生する内因性圧縮応力とは、閉じ込め（すなわちシリコン・ナイトライド層５０および５４）がｎ‐ＦＥＴ２およびｐ‐ＦＥＴ４から除かれた後でもそのまま残留する。
従って、シリコン・ナイトライド層をまったく有しないが、引張り応力を加えられたソース／ドレイン金属シリサイド層２２Ｂおよび２４Ｂを有するｎ‐ＦＥＴ２と、圧縮応力を加えられたソース／ドレイン金属シリサイド層４２Ｂおよび４４Ｂとを有するｐ‐ＦＥＴとを含むＣＭＯＳデバイス構造が形成される。図１０に示すように、引張り応力を加えられたソース／ドレイン金属シリサイド層２２Ｂおよび２４Ｂは、所望の引張り応力をｎ‐ＦＥＴ２のチャネル領域２３に加えて内部の電子移動度を大きくし、圧縮応力を加えられたソース／ドレイン金属シリサイド層４２Ｂおよび４４Ｂは、所望の圧縮応力をｐ‐ＦＥＴ４のチャネル領域４３に加えて内部の正孔移動度を大きくする。
続いて、本明細書では詳しく説明しないが、従来のバック・エンド・オブ・ライン・プロセス工程を実行して、ｎ‐ＦＥＴ２とｐ‐ＦＥＴ４とを含む完全な半導体デバイスを形成することができる。
上記で説明したプロセス工程では、圧縮応力を加えられたシリコン・ナイトライド層の前に、引張り応力を加えられたシリコン層を形成する例を示したが、本発明は、そのような特定の順序に限定されない点に注意すべきである。言い換えると、本発明の実行においては、引張り応力を加えられたシリコン層の析出の前に、圧縮応力を加えられたシリコン層を容易に形成することができる。
さらに、上記で説明したＦＥＴ構造物は持ち上げられたソース／ドレイン領域を備えないが、本発明は、ＦＥＴ構造の中の持ち上げられたソース／ドレイン領域の存在も意図する。持ち上げられたソース／ドレイン領域は、当業者に公知の従来の技法を利用して形成される。詳しくは、持ち上げられたソース／ドレイン領域は、エピタキシャルＳｉ、非晶質Ｓｉ、ＳｉＧｅおよび類似物などの任意のＳｉ含有層を注入前に半導体基板１０の上に堆積することによって形成される。
本発明の方法は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、ならびにそのようなＣＭＯＳトランジスタを備える集積回路、マイクロプロセッサおよびその他の電子デバイスを含むがそれらに限定されないさまざまな半導体デバイス構造物を作製するために広く用いることができる。これらの半導体デバイスは、当業者に公知であり、容易に改造して本発明の歪みセミコンダクタ・オン・インシュレータ構造を組み込むことができ、従ってそれらの作製に関する詳細は本明細書に提供することはしない。
本明細書では、特定の実施態様、特徴および態様を参照して本発明を説明してきたが、本発明はそれらの説明に限定されず、利用する場合、他の変更形、変化形、用途および実施態様に拡張され、従ってそのような他の変更形、変化形、用途および実施態様はすべて本発明の技術思想および範囲に属するとみなされることは明らかである。
米国特許出願公開第２００３／００４０１５８号 Ｔａｒｒａｆら，"Ｓｔｒｅｓｓ Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ＰＥＣＶＤ Ｄｉｅｌｅｃｔｒｉｃ Ｌａｙｅｒｓ ｆｏｒ Ａｄｖａｎｃｅｄ Ｏｐｔｉｃａｌ ＭＥＭＥＳ，"Ｊ．ＭＩＣＲＯＭＥＣＨ．ＭＩＣＲＯＥＮＧ．，Ｖｏｌ．１４，３１７−３２３（２００４）
本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、応力のないソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、応力のないソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、応力のないソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、応力のないソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、応力のないソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、応力のないソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、内因性圧縮応力を有するソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、内因性圧縮応力を有するソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、内因性圧縮応力を有するソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。 本発明の一実施態様によって、内因性引張り応力を有するソースおよびドレイン金属シリサイド層を有するｎ‐ＦＥＴと、内因性圧縮応力を有するソースおよびドレイン金属シリサイド層を有するｐ‐ＦＥＴとを備える半導体デバイスを形成するためのプロセス工程の例を説明する断面図である。

Claims (18)

  1. 半導体デバイスを形成する方法であって、
    ソース領域とドレイン領域とを備える少なくとも一つの電界効果トランジスタ（ＦＥＴ）を形成する工程と、
    前記少なくとも一つのＦＥＴの前記ソース領域とドレイン領域との上に金属層を形成する工程であって、前記金属層は、シリコンと反応して内因性応力を加えられた金属シリサイドを形成することができるシリサイド金属Ｍを含む工程と、
    第一のアニール工程を実行して前記少なくとも一つのＦＥＴの前記ソース領域とドレイン領域との中にソースおよびドレイン金属シリサイド層をそれぞれ形成する工程であって、前記ソースおよびドレイン金属シリサイド層は、第一の相の金属シリサイド（ＭＳｉｘ）を含む工程と、
    前記少なくとも一つのＦＥＴの上にシリコン・ナイトライド層を形成する工程と、
    第二のアニール工程を実行して前記金属シリサイドを前記第一の相（ＭＳｉｘ）から第二の相（ＭＳｉｙ）、ここでｘ＜ｙ、へ変換する工程であって、前記金属シリサイドの相変換は、前記少なくとも一つのＦＥＴの前記ソースおよびドレイン金属シリサイド層の中に内因性引張り応力または圧縮応力を発生させる工程と、
    を含む方法。
  2. 前記形成されたシリコン・ナイトライド層は内因性応力がない、請求項１に記載の方法。
  3. 前記ＦＥＴはｎ‐チャネルＦＥＴ（ｎ‐ＦＥＴ）であり、前記金属層はコバルトを含み、前記金属シリサイド相変換によって前記ｎ‐ＦＥＴの前記ソースおよびドレイン金属シリサイド層の中に内因性引張り応力が発生する、請求項１に記載の方法。
  4. 前記形成されたシリコン・ナイトライド層は内因性引張り応力を含む、請求項３に記載の方法。
  5. 前記ＦＥＴはｐ‐チャネルＦＥＴ（ｐ‐ＦＥＴ）であり、前記金属層はパラジウムを含み、前記金属シリサイド相変換によって前記ＦＥＴの前記ソースおよびドレイン金属シリサイド層の中に内因性圧縮応力が発生する、請求項１に記載の方法。
  6. 前記形成されたシリコン・ナイトライド層は内因性圧縮応力を含む、請求項５に記載の方法。
  7. 前記第二のアニール工程の後に、前記形成されたシリコン・ナイトライド層を前記ＦＥＴから除去してから、レベル間誘電体層の析出と、ソース、ドレインおよびゲート接点の形成と行う工程をさらに含む、請求項１に記載の方法。
  8. 前記第二のアニール工程の後に、前記形成されたシリコン・ナイトライド層を前記ｎ‐ＦＥＴの中に保持しておいて、レベル間誘電体層の析出と、ソース、ドレインおよびゲート接点の形成とを行う、請求項１に記載の方法。
  9. 請求項１に記載の方法であって、同様にソース領域とドレイン領域とを備え、前記少なくとも一つのＦＥＴと相補型の追加のＦＥＴが形成され、前記金属層は前記少なくとも一つのＦＥＴと前記追加のＦＥＴとの両方の前記ソースとドレイン領域との上に形成され、前記シリコン・ナイトライド層は前記少なくとも一つのＦＥＴの上に選択的に形成されるが、前記追加のＦＥＴの上に形成されず、その結果、前記金属シリサイド相変換は、前記追加のＦＥＴの前記ソース領域とドレイン領域との中に応力を発生させない方法。
  10. 半導体デバイスを形成するための方法であって、
    少なくとも一つのｎ‐チャネル電界効果トランジスタ（ｎ‐ＦＥＴ）と、少なくとも一つのｐ‐チャネル電界効果トランジスタ（ｐ‐ＦＥＴ）とを形成し、ＦＥＴのそれぞれがソース領域とドレイン領域とを備える工程と、
    第一の金属層を形成して前記ｎ‐ＦＥＴを選択的に被覆する工程であって、前記第一の金属層は、シリコンと反応して引張り応力を加えられた金属シリサイドを形成することができる第一のシリサイド金属Ｍ１を含む工程と、
    第二の金属層を形成して前記ｐ‐ＦＥＴを選択的に被覆する工程であって、前記第二の金属層は、シリコンと反応して圧縮応力を加えられた金属シリサイドを形成することができる第二のシリサイド金属Ｍ２を含む工程と、
    第一のアニール工程を実行して前記ｎ‐ＦＥＴと前記ｐ‐ＦＥＴとの前記ソース領域とドレイン領域との中にソースおよびドレイン金属シリサイド層をそれぞれ形成する工程であって、前記ｎ‐ＦＥＴの前記ソースおよびドレイン金属シリサイド層は第一の相の第一の金属シリサイド（Ｍ１Ｓｉｘ）を含み、前記ｐ‐ＦＥＴの前記ソースおよびドレイン金属シリサイド層は第一の相の第二の金属シリサイド（Ｍ２Ｓｉａ）を含む工程と、
    前記ｎ‐ＦＥＴと前記ｐ‐ＦＥＴとの上に一つ以上のシリコン・ナイトライド層を形成する工程と、
    第二のアニール工程を実行して前記ｎ‐ＦＥＴの中の前記第一の金属シリサイドを第一の相（Ｍ１Ｓｉｘ）から第二の相（Ｍ１Ｓｉｙ）、ここでｘ＜ｙ、へ変換し、前記ｐ‐ＦＥＴの中の前記第二の金属シリサイドを第一の相（Ｍ２Ｓｉａ）から第二の相（Ｍ２Ｓｉｂ）、ここでａ＜ｂ、へ変換する工程であって、前記相変換は、前記ｎ‐ＦＥＴの前記ソースおよびドレイン金属シリサイド層の中に内因性引張り応力、前記ｐ‐ＦＥＴの前記ソースおよびドレイン金属シリサイド層の中に内因性圧縮応力を発生させる工程と、
    を含む方法。
  11. 前記一つ以上のシリコン・ナイトライド層は、内因性応力がなく、前記ｎ‐ＦＥＴと前記ｐ‐ＦＥＴとの両方を被覆するシリコン・ナイトライド層を含む、請求項１０に記載の方法。
  12. 前記一つ以上のシリコン・ナイトライド層は、前記ｎ‐ＦＥＴを選択的に被覆する、引張り応力を加えられたシリコン・ナイトライド層を含む、請求項１０に記載の方法。
  13. 前記一つ以上のシリコン・ナイトライド層は、前記ｐ‐ＦＥＴを選択的に被覆する、圧縮応力を加えられたシリコン・ナイトライド層を含む、請求項１０に記載の方法。
  14. 前記第二のアニール工程の後に、前記一つ以上のシリコン・ナイトライド層を前記ｎ‐ＦＥＴとｐ‐ＦＥＴとから除去してから、前記ｎ‐ＦＥＴと前記ｐ‐ＦＥＴとの両方の上でのレベル間誘電体層の析出と、前記ｎ‐ＦＥＴと前記ｐ‐ＦＥＴとのためのソース、ドレインおよびゲート接点の形成とを行う工程をさらに含む、請求項１０に記載の方法。
  15. 前記第二のアニール工程の後に、前記一つ以上のシリコン・ナイトライド層を前記ｎ‐ＦＥＴとｐ‐ＦＥＴとの上に保持しておいて、前記ｎ‐ＦＥＴと前記ｐ‐ＦＥＴとの両方の上でのレベル間誘電体層の析出と、前記ｎ‐ＦＥＴと前記ｐ‐ＦＥＴとのためのソース、ドレインおよびゲート接点の形成とを行う、請求項１０に記載の方法。
  16. それぞれが内因性引張り応力または圧縮応力を有する金属シリサイド層を含むソース領域とドレイン領域とを有する少なくとも一つの電界効果トランジスタ（ＦＥＴ）を備える半導体デバイスであって、シリコン・ナイトライド層がまったくない半導体デバイス。
  17. それぞれが内因性引張り応力を有する金属シリサイド層を含むソース領域とドレイン領域とを有するｎ‐チャネルＦＥＴ（ｎ‐ＦＥＴ）を備える、請求項１６に記載の半導体デバイス。
  18. それぞれが内因性圧縮応力を有する金属シリサイド層を含むソース領域とドレイン領域とを有するｐ‐チャネルＦＥＴ（ｐ‐ＦＥＴ）を備える、請求項１６に記載の半導体デバイス。
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