JP2007281255A - 強誘電体キャパシタおよびその製造方法、強誘電体メモリおよびその製造方法 - Google Patents

Abstract

【課題】高い残留分極密度を示す容量絶縁膜を有する強誘電体キャパシタとその製造方法を提供する。
【解決手段】強誘電体キャパシタの製造工程において、原料供給律速となる条件でのＭＯＣＶＤ法により強誘電体材料膜を成膜する。特に、原料供給律速のうちできるだけ低い温度で強誘電体材料膜を形成することにより、十分に高いステップカバレッジおよびホール内カバレッジを確保しつつ強誘電体膜の残留分極密度を高めることができる。
【選択図】図４

Description

本発明は、強誘電体メモリなどに用いられる強誘電体キャパシタおよびその製造方法に関するものである。

強誘電体メモリ（ＦｅＲＡＭ）は、高速に保持データを書換えることができ、且つ書換え可能回数が他の不揮発性メモリに比べて多いなど、多くの利点を持つ不揮発性メモリである。強誘電体メモリは、ＭＯＳトランジスタと強誘電体キャパシタとで構成されたメモリセルを備えているが、高集積化の進展に伴ってこのメモリセルの微細化が望まれている。特に、メモリセルを構成する強誘電体キャパシタの微細化、すなわち投影面積の縮小が強く要求されている。

キャパシタに蓄積される電荷量は強誘電体膜の残留分極密度（２Ｐｒ；Ｐｒは残留分極を示す）と分極発現面積との積で決まる。したがって、従来の平面構造のままキャパシタを微細化すると、２Ｐｒを高い値に維持できたとしても分極発現面積が縮小してしまうため、強誘電体メモリとしての動作に必要な電荷量を確保できない。

そこで、分極発現面積を確保しつつキャパシタの投影面積を縮小するために、立体構造を有するキャパシタの開発が行なわれている。立体構造を有するキャパシタの実現には、立体電極の上に高い２Ｐｒを有する強誘電体膜を高い均一性で形成する技術が不可欠である。そのため、現在、有機金属化学的気相堆積（ＭＯＣＶＤ）法を用いた立体構造を有するキャパシタの開発が行なわれている。

図３は、ＭＯＣＶＤ法で強誘電体膜を形成した場合の成膜速度と成膜温度との関係を示す図である。同図に示す通り、一般に、ＣＶＤ法の成膜状態はその成膜速度によって原料供給律速と表面反応律速の２つの状態に分けられる。成膜速度は基板表面での反応速度と原料供給速度のいずれか低い方で決まり、成膜速度が原料供給速度で決まるときは供給律速といい、表面反応速度で決まるときは表面反応律速という。表面反応速度は成膜温度（基板温度）の増加に伴い指数関数的に増加する。したがって、成膜速度が成膜温度の増加に伴い指数関数的に増加するとき、表面反応律速になっているといえる。

一般的に、立体電極の上に高い均一性で強誘電体膜を形成するためには、供給律速ではなく反応律速で成膜することが好ましいとされている（特許文献１参照）。また、特許文献１によれば強誘電体膜であるＢＳＴ（ＢａＴｉ_xＳｎ_yＯ₃）膜を形成する際には、供給律速よりも表面反応律速で成膜する方が当該ＢＳＴ膜の誘電率が高くなり、ＤＲＡＭに好ましく用いられるとしている。
特願平８−５６４１１

そこで、本願発明者らは、ＦｅＲＡＭ用の容量絶縁膜材料としてＳＢＴ（Ｓｒ_xＢｉ_yＴａ₂Ｏ₉）を用い、膜厚が６０ｎｍの強誘電体ＳＢＴ膜を反応律速条件下で成膜した。しかしながら、ＳＢＴ膜の組成を最適化しても２Ｐｒは１０μＣ／ｃｍ²程度と低く、強誘電体メモリ用の容量絶縁膜として要求される値に達しなかった。

本発明は、上述のような不具合に鑑みて為されたものであって、高い残留分極密度を示す容量絶縁膜を有する強誘電体キャパシタとその製造方法を提供することを目的とする。

上記目的を達成するため、本発明に係る強誘電体キャパシタは、基板の上または上方に形成された下部電極と、下部電極の上に形成された強誘電体膜と、強誘電体膜の上に形成された上部電極とを備え、強誘電体膜のうち、上部電極との界面部分に含まれる炭素の濃度が、強誘電体膜のうち、上部電極との界面部分と下部電極との界面部分との間に位置する中央部に含まれる炭素の濃度よりも高くなっている。

本発明の強誘電体キャパシタに含まれる強誘電体膜（強誘電体材料膜）はＭＯＣＶＤ法を原料供給律速条件で行うことによって形成される。そのため、強誘電体膜のうち、上部電極との界面部分に含まれる炭素の濃度が、強誘電体膜のうち、上部電極との界面部分と下部電極との界面部分との間に位置する中央部に含まれる炭素の濃度よりも高くなっている。また、本発明の強誘電体キャパシタに含まれる強誘電体膜は表面反応律速で形成された強誘電体膜に比べて結晶性が向上していると考えられ、その残留分極密度も高くなっている。このため、本発明の強誘電体キャパシタはＦｅＲＡＭなどに用いられるのに十分な量の電荷を蓄積することが可能となっている。

強誘電体膜は層状ペロブスカイト材料で構成されていることが好ましく、ＳＢＴまたはＢｉ₄Ｔｉ₃Ｏ₉であれば特に好ましい。

また、強誘電体膜の膜厚が１００ｎｍ以下であればＦｅＲＡＭに用いた場合、低電圧での高速書き込みを可能にする。

また、本発明の強誘電体キャパシタが溝の内部に形成された立体構造を有している場合、平面キャパシタに比べて蓄積電荷量を大きくしつつ投影面積を小さくすることができる。ここで、強誘電体膜のうち、下部電極と上部電極に挟まれた部分を溝の内部のみに設ける構造にすれば、表面反応律速に比べて段差被覆性（ステップカバレッジ）が低下する原料供給律速で強誘電体材料膜を形成しても、溝内での強誘電体膜の膜厚バラツキを抑えることが可能になる。

本発明の強誘電体キャパシタの製造方法は、基板の上または上方に下部電極を形成する工程（ａ）と、下部電極の上にアモルファスの金属酸化膜を有機金属化学的気相堆積法により原料供給律速となる条件で形成する工程（ｂ）と、金属酸化膜の上に上部電極を形成する工程（ｃ）と、金属酸化膜を熱処理により結晶化させて強誘電体膜にする工程（ｄ）とを備えている。

この方法により、表面反応律速となる条件で金属酸化物を形成した場合に比べて残留分極密度の高い強誘電体膜を形成することができる。

また、この方法を利用して立体構造の強誘電体キャパシタを作製することも可能である。

例えば、溝の底部に配置された第１の下部電極をドライエッチングし、除去された第１の下部電極の材料を溝の側壁に再付着させて第２の下部電極を形成してもよい。この方法によれば、第１の下部電極と第２の下部電極を有する下部電極を溝内のみに容易に形成することができるので、溝内にのみ強誘電体キャパシタを形成することができる。溝内にのみ強誘電体キャパシタを形成することにより、原料供給律速のうち段差被覆性が比較的低くない条件で強誘電体材料膜を形成しても、溝内での強誘電体膜の膜厚バラツキを抑えることができる。なお、強誘電体キャパシタがＦｅＲＡＭに用いられる場合、残留分極は強誘電体膜厚に依存するので、強誘電体膜のうち溝内に設けられた最も薄い部分の膜厚が最も厚い部分の膜厚の８０％以上あることが好ましい。

本発明の第１の強誘電体メモリの製造方法は、強誘電体キャパシタとＭＯＳトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、半導体基板上にＭＯＳトランジスタを形成する工程（ａ）と、工程（ａ）の後に、層間絶縁膜を形成する工程（ｂ）と、層間絶縁膜の上または上方に、ＭＯＳトランジスタのドレインに接続された下部電極を形成する工程（ｃ）と、下部電極の上にアモルファスの金属酸化膜を有機金属化学的気相堆積法により原料供給律速となる条件で形成する工程（ｄ）と、金属酸化膜の上に上部電極を形成する工程（ｅ）と、金属酸化膜を熱処理により結晶化させて強誘電体膜にする工程（ｆ）とを備えている。

この方法により、残留分極密度の高い強誘電体膜を形成することができるので、メモリセルの面積を微細化しても十分な量の電荷をキャパシタに蓄積させることが可能となる。

本発明の強誘電体キャパシタとその製造方法によれば、残留分極密度の高い強誘電体膜を有する立体構造の強誘電体キャパシタを実現でき、ＦｅＲＡＭのメモリセルを微細化することができる。

以下、本発明の実施の形態について図面と表を参照しながら説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る強誘電体キャパシタ１を示す断面図である。

同図に示すように、本実施形態の強誘電体キャパシタ１は、例えばシリコン基板からなる半導体基板１０上に設けられ、例えば酸化イリジウムからなる下部電極１１と、下部電極１１上に設けられた強誘電体膜１２と、強誘電体膜１２上に設けられた例えば酸化イリジウムからなる上部電極１３とを備えている。下部電極１１および上部電極１３の膜厚は例えば５０ｎｍであり、強誘電体膜１２の膜厚は例えば６０ｎｍである。強誘電体膜１２の材料としては層状ペロブスカイト材料を用いることができ、例えばタンタル酸ストロンチウムビスマス（ＳＢＴ；Ｓｒ_xＢｉ_yＴａ₂Ｏ₉）が用いられる。

本実施形態の強誘電体キャパシタ１は強誘電体膜１２が下部電極１１と上部電極１３との間に挟まれた平面構造キャパシタであり、下部電極１１、強誘電体膜１２および上部電極１３が平面的に重なる領域が電荷を保持するキャパシタとして実質的に機能する。

なお、図示しないが、本実施形態の強誘電体キャパシタ１がＦｅＲＡＭに用いられる場合、半導体基板１０上にＭＯＳトランジスタが形成され、ＭＯＳトランジスタ上に酸化シリコンからなる層間絶縁膜が形成される。そして、層間絶縁膜の上に下部電極１１が設けられる。ＭＯＳトランジスタが例えばｎ型の場合、当該ＭＯＳトランジスタのドレインが本実施形態の強誘電体キャパシタ１の下部電極１１に接続され、ソースがビット線に接続される。ＭＯＳトランジスタのゲート電極はワード線に接続され、強誘電体キャパシタ１の上部電極１３はプレート線に接続される。この例では、１つのＭＯＳトランジスタと１つの強誘電体キャパシタが１つのメモリセルを構成する。

本実施形態の強誘電体キャパシタ１の特徴は、強誘電体膜１２に残留する炭素の濃度が強誘電体膜１２の上部と下部では高くなっており、且つ強誘電体膜１２の中央部（基板面に鉛直な方向における中央部）では強誘電体膜１２の上部および下部よりも炭素濃度が低くなっていることである（図６参照）。より具体的には、強誘電体膜１２のうち下部電極１１との界面部分および上部電極１３との界面部分に炭素濃度のピークが形成されており、強誘電体膜１２の中央部には炭素濃度のピークの谷間が形成されている。

これに対して強誘電体膜を従来の方法で形成した従来の強誘電体キャパシタでは、強誘電体膜のうち下部電極との界面部分の炭素濃度が最も高くなっており、下部電極との界面部分から上部電極との界面部分にかけて炭素濃度が単調に減少する。従って、強誘電体膜１２において、上部電極との界面部分に含まれる炭素濃度が中央部（上部電極との界面部分と下部電極との界面部分との間に位置する部分）に含まれる炭素濃度よりも高くなっていることが従来の強誘電体膜と異なる点である。

本実施形態の強誘電体キャパシタ１において、強誘電体膜１２をＳＢＴで構成した場合の残留分極密度（２Ｐｒ）は、膜厚が６０ｎｍと非常に薄いにもかかわらず１５μＣ／ｃｍ²以上となっており、従来の方法で作製された強誘電体膜よりも大きくなっている。このため、ＦｅＲＡＭなどに用いる場合にデータの書き込み、読み出しを安定して行うことが可能となっている。

本実施形態の強誘電体キャパシタ１で強誘電体膜１２中の炭素濃度分布が従来の強誘電体キャパシタと異なるのは、強誘電体膜１２が独自の条件で形成されているためである。このため、本実施形態の強誘電体キャパシタでは強誘電体膜１２の結晶性が従来の強誘電体キャパシタに比べ大きく向上しているものと考えられる。本実施形態の強誘電体キャパシタの製造方法を以下に説明する。

図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。

まず、図２（ａ）に示すように、プラズマＣＶＤ法により、シリコンなどからなる半導体基板１０上に膜厚が２００ｎｍの酸化シリコンからなる層間絶縁膜（図示せず）を形成する。次に、スパッタ法により、層間絶縁膜の上に酸化イリジウムからなる膜厚が例えば５０ｎｍの下部電極１１を形成する。続いて、下部電極１１の上にＭＯＣＶＤ法により膜厚が６０ｎｍで、アモルファスのＳＢＴからなる強誘電体材料膜（金属酸化膜）１２ａを形成する。この際には、原料供給律速となる条件、すなわち３４６℃以上でＳＢＴを堆積する。なお、下部電極１１が熱によって層間絶縁膜から剥離しないように、強誘電体材料膜１２ａの成膜温度の上限は４００℃程度とすることが好ましい。

次いで、酸素雰囲気下６５０℃で１分間の熱処理（以下、仮焼結と呼ぶ）を行なう。

なお、ＭＯＣＶＤ法では分子中にＳｒ、Ｂｉ、Ｔａなどの金属原子を含む有機化合物の液体をガス化させたものを原料として用いる。仮焼結を行うことにより、強誘電体材料膜１２ａ中に残留する炭素が幾分か除去され、強誘電体材料膜１２ａ中に強誘電体結晶核が幾分か形成される。ただし、仮焼結は本実施形態の方法に必須な工程ではない。

次に、図２（ｂ）に示すように、スパッタ法により強誘電体材料膜１２ａ上に酸化イリジウムよりなる上部電極１３を形成する。その後、上部電極１３の上に５０μｍ四方の大きさにパターンニングしたレジスト１４を形成する。

次に、図２（ｃ）に示すように、レジスト１４をマスクとして上部電極１３をエッチングし、その後レジスト１４を除去する。次いで、酸素雰囲気下８００℃で１分間の熱処理（以下、本焼結と呼ぶ）を行い、アモルファスの強誘電体材料膜１２ａを結晶化させて強誘電体膜１２とする。以上のようにして、本実施形態の強誘電体キャパシタを得ることができる。

次に、本願発明者らが行った測定に基づいて、強誘電体材料膜１２ａを原料供給律速で形成する理由について説明する。

図３および表１は、ＳＢＴからなる強誘電体膜における成膜温度と成膜速度との関係を示す図および表である。ここで、表１に示すように成膜温度によって成膜速度が異なるため、強誘電体膜厚が６０ｎｍになるように各成膜温度で成膜時間を調整してキャパシタを製造した。

図３に示すように、ＳＢＴを堆積させる場合、３４６℃までは成膜温度に対し成膜速度が指数関数的に増加していき、３４６℃以上で成膜速度の上昇は鈍化する。したがって、３４６℃以下では表面反応律速であり、３４６℃以上では原料供給律速であると判断できる。

次に、図４および表２は、本実施形態の強誘電体キャパシタと同じ構成を有する強誘電体キャパシタにおいて、ＳＢＴからなる強誘電体膜の成膜温度と本焼結後の残留分極密度との関係を示す図および表である。強誘電体キャパシタへの印加電圧は１．８Ｖである。ここで、各成膜温度において２Ｐｒが最大となるＳＢＴ（Ｓｒ_xＢｉ_yＴａ₂Ｏ₉）の組成を調べた結果、成膜温度に依らずｘ≒０．７４、ｙ≒２．２となる組成で２Ｐｒが最大となった。そこで、図４および表２に示す測定では、Ｓｒ_0.74Ｂｉ_2.2Ｔａ₂Ｏ₉からなる強誘電体膜を用いた。

図４および表２に示すように、表面反応律速と原料供給律速とで２Ｐｒが大きく変わることを見いだした。すなわち、本願発明者らは、原料供給律速となる３４６℃以上の温度で形成された強誘電体膜では、表面反応律速である３４６℃未満で形成された強誘電体膜に比べて残留分極密度が大幅に増加していることを見いだした。

以上のことから、本願発明者らは原料供給律速でＳＢＴからなる強誘電体膜を形成することとした。本実施形態の方法によれば、表面反応律速で強誘電体膜を形成する方法に比べて強誘電体膜の残留分極密度を大きく増加させることができるので、ＦｅＲＡＭなどに好ましく用いることができる。

なお、２Ｐｒは強誘電体膜（ここではＳＢＴ膜）の組成以外にＳＢＴの結晶配向、結晶性、不純物（例えば炭素）濃度によっても変わる。そこで、本願発明者らは上記現象のメカニズムを解明するために以下の解析を行なった。

まず、表面反応律速である３４５℃で作製した強誘電体膜を備えたキャパシタと原料供給律速である３５５℃で堆積し、本焼結を施した強誘電体膜を備えたキャパシタについてＳＢＴ膜の配向をＸ線逆格子マップにより評価した結果、いずれもランダム配向であり有意差はなかった。これに対し、回折ピーク強度とピーク幅とから結晶性を確認したところ、本実施形態の方法で作製された強誘電体膜は従来の方法で作製された強誘電体膜よりも結晶性が良好であることが分かった。

次に、本願発明者らは、２次イオン質量分析（ＳＩＭＳ）によりキャパシタの本焼結前後の炭素濃度のプロファイルを評価した。図５は本焼結前の強誘電体キャパシタにおける炭素濃度のプロファイルを示し、図６は本焼結後の強誘電体キャパシタにおける炭素濃度のプロファイルを示している。なお、図５は仮焼結前の炭素プロファイルを示しているが、本焼結前であれば仮焼結の前後で炭素濃度のプロファイルはほとんど変化しない。これらの図中の温度は強誘電体膜の成膜温度を示す。

図５より、本焼結前においては、原料供給律速で形成した強誘電体膜の方が表面反応律速で形成した強誘電体膜に比べて若干炭素の残留量が少ないものの、どちらの場合も炭素が強誘電体膜中に一様に分布していることが分かる。これに対し、図６に示すように、本焼結により炭素がウェハ表面から脱離し、その濃度プロファイルは本焼結前と比べて変化している。そして、本焼結後の炭素濃度のプロファイルはＳＢＴの成膜モードにより差が現れると考えられる。すなわち、表面反応律速（３４５℃）で強誘電体膜を形成させたキャパシタでは強誘電体膜と下部電極との界面に高濃度の炭素が残留し、上部電極方向に向かって炭素濃度が単調に減少していくが、原料供給律速（３５０℃、３５５℃）で形成させたキャパシタでは強誘電体膜と上部電極との界面付近、強誘電体膜と下部電極との界面付近の両方に炭素濃度のピークが見られる。また、原料供給律速で形成されたキャパシタでは、強誘電体膜の中央部付近の炭素濃度が強誘電体膜の上部および下部の炭素濃度よりも低くなっている。

次に、ＳＢＴからなる強誘電体膜を原料供給律速で形成したキャパシタにおいて、上部電極との界面部分に炭素が高濃度に残留すること、および残留分極密度が高いことについて以下のＳＢＴ結晶化モデルを用いて説明する。

ＳＢＴは有機金属原料を熱分解反応させて成膜するが、４００℃以下の成膜温度では炭素鎖は完全に分解されないため炭素を含むアモルファスのＳＢＴ膜が形成される。そのため、仮焼結および本焼結によりＳＢＴ原料に含まれる炭素鎖を分解し、アモルファスのＳＢＴ膜を結晶化させる。ここで、ＳＢＴ膜の結晶化に必要な熱は基板側から伝導される。また、一般にＳＢＴに限らず、アモルファス材料の結晶化は膜中から始まるのではなく、多結晶と接触する界面からはじまると言われている。以上より、ＳＢＴの結晶化過程は次のようになる。

まず、多結晶である下部電極ＩｒＯｘとの界面にあるＳＢＴ原料の炭素鎖が分解し、炭素はＳＢＴ膜中を上部電極方向へと拡散し始める。次に、ＳＢＴ膜のうち下部電極との界面部分が結晶化し始める。結晶化すると炭素の拡散が抑制される。そのため、ＳＢＴ膜と下部電極の界面付近に炭素が残留する。それと並行して、熱が上部電極ＩｒＯ_xにまで伝導される。このとき、以下で述べる理由により、原料供給律速でＳＢＴ膜を形成した場合は上部電極との界面部分から結晶化が始まり、基板側から拡散してくる炭素が上部電極との界面付近に残留する。一方、表面反応律速でＳＢＴを成膜した場合は上部電極との界面部分からの結晶化は始まらず、ＳＢＴ膜の下部電極側から結晶化していくため、炭素は基板表面から脱離し、ＳＢＴ膜のうち上部電極との界面部分に残留しない。

ここで、原料供給律速でＳＢＴ膜を形成した場合に上部電極との界面部分からもＳＢＴ膜の結晶化が始まる理由について次のような仮説が考えられる。

原料供給律速では、冒頭で述べたように原料の反応速度が原料供給速度よりも大きい。従って、基板上に堆積された原料分子は次の分子が基板に供給されるまでに時間があるため、炭素鎖の分解が進行し、さらにアモルファス膜中に結晶構造に近い構造体が生成されていると考えられる。そのような構造体があれば、上部電極との界面にある程度の熱が伝導された時点で結晶化しうる。その結果、本来なら除去したい炭素が上部電極界面に残留してしまうものの、早くから結晶化し始めることで最終的にアモルファス成分が少ない結晶性の高い膜となるので高い２Ｐｒが得られると考えられる。一方、表面反応律速では、原料分子が次々に基板に到達し、十分な分解反応が行なわれないため、炭素が多く、また結晶構造に近い構造体が全く形成されていない完全なアモルファス膜が形成される。その結果、原料供給律速で成膜した場合に比べ、反応律速で成膜した場合は本焼結を行った後もアモルファス成分が多く結晶性が低いため、低い２Ｐｒしか得られないと考えられる。

図７（ａ）は原料供給律速（３６５℃）で形成されたＳＢＴ膜および下部電極の焼結前の断面を示すＳＥＭ写真であり、（ｂ）は、表面反応律速（３３６℃）で形成されたＳＢＴ膜および下部電極の焼結前の断面を示すＳＥＭ写真である。図７（ａ）に示すように、原料供給律速となる３６５℃で成膜したＳＢＴ膜は、Ｘ線解析では結晶を表す回折ピークを明確に検出できないにもかかわらず、成膜が進むに従ってより結晶構造に近いものが形成され、ＳＢＴ膜の上部では結晶粒界らしきものが見られる。一方、図７（ｂ）に示すように、表面反応律速となる３３６℃で成膜したＳＢＴ膜は、結晶粒界らしきものは全く見られず、膜全体が完全にアモルファスであると考えられる。この結果は、上述の仮説を支持するものである。

また、成膜直後のＳＢＴ膜中の炭素濃度は図５に示すように原料供給律速（３５０℃）よりも表面反応律速（３３５℃）で成膜した方が約１．３倍多い。このことも、上述のモデルを支持する。以上より、ＭＯＣＶＤ法でＳＢＴ膜を成膜する条件が原料供給律速であれば、高い２Ｐｒを有する強誘電体キャパシタを得ることができる。

なお、本実施形態では強誘電体膜の材料としてＳｒ_0.74Ｂｉ_2.2Ｔａ₂Ｏ₉を用いた例について説明したが、Ｓｒ、Ｂｉ、Ｔａの組成比が異なるＳＢＴを用いても従来の方法よりも残留分極密度の高い強誘電体膜を形成することができる。また、上述の原料供給律速と表面反応律速における炭素の挙動はＭＯＣＶＤで形成されるＢｉ₄Ｔｉ₃Ｏ_xなどの他の層状ペロブスカイト材料でも共通するものと考えられるので、層状ペロブスカイト材料を原料供給律速で成長させることにより、残留分極密度の高い強誘電体膜を形成することができると考えられる。ただし、あまりに成膜温度が高い場合には原料が基板表面に到達する前に反応してしまうほか、段差被覆性が悪くなるので、強誘電体膜に凹凸が形成されている場合には、原料供給律速のうちでも表面反応律速に近い条件で成膜することが特に好ましい。

また、本実施形態の強誘電体キャパシタ１では強誘電体膜１２の膜厚を６０ｎｍとしたが、これに限定されることはない。結晶の粒界らしきものは図７に示すように４０ｎｍ程度成膜した時点からしか顕著に現れないが、膜厚４０ｎｍ以下の部分でも結晶構造に近い構造体が少なからず形成されていると考えられる。そのため、強誘電体膜１２の結晶性は膜厚によらず、原料供給律速で成膜する方が、強誘電体の膜厚が変化しても生じると考えられる。そのため、本焼結後の結晶性は膜厚によらず、原料供給律速で成膜する方が表面反応律速で成膜するよりも向上すると考えられる。ただし、強誘電体膜１２としてＳＢＴを用いた場合、その膜厚は１００ｎｍ以下が好ましい。そのようにすれば、例えば１．８Ｖ以下の低電圧でＦｅＲＡＭの書き込み動作を行うことができる。

（第２の実施形態）
本発明の第２の実施形態として、基板上に設けられた層間絶縁膜に溝が形成され、その溝の内壁に沿って立体的に形成された強誘電体キャパシタについて説明する。

−強誘電体キャパシタの構成−
図８は、第２の実施形態に係る強誘電体キャパシタを示す断面図である。同図の左側には強誘電体キャパシタを備えたＦｅＲＡＭのビット線に直交する縦断面を示しており、右側には当該ＦｅＲＡＭのビット線に平行な縦断面を示している。

本実施形態の強誘電体キャパシタは、半導体基板２０上に設けられたＭＯＳトランジスタ、第１のエッチストップ膜（ＳｉＮ膜）２３、第１の層間絶縁膜２４、および第２の層間絶縁膜３２の上方に設けられ、第２の層間絶縁膜３２の上方に設けられた第３の層間絶縁膜３７に形成された溝４１の内壁に沿って設けられている。

本実施形態の強誘電体キャパシタは、具体的には、第２の層間絶縁膜３２の上方に設けられ、例えばＴｉＡｌＮからなる下部バリア膜３６と、下部バリア膜３６上に設けられるとともに第３の層間絶縁膜３７に形成された溝４１の底部に配置され、例えば酸化イリジウムからなる第１の下部電極３８ａと、溝４１の底部で第１の下部電極３８ａに接し、溝４１の側壁上に設けられ、第１の下部電極３８ａと同一材料からなる第２の下部電極３８ｂと、少なくとも溝４１内に形成され、第１の下部電極３８ａおよび第２の下部電極３８ｂの上に設けられ、ＳＢＴからなる強誘電体膜４０と、強誘電体膜４０上に設けられた例えば酸化イリジウムからなる上部電極４２とを備えている。ＦｅＲＡＭの動作時には第１の下部電極３８ａと第２の下部電極３８ｂとは一体として電圧を印加され、下部電極３８として機能する。

溝４１のビット線３０と直交する方向（図８の左側に示す断面参照）の幅は例えば０．３μｍであり、溝４１の深さは０．６μｍである。下部バリア膜３６の膜厚は例えば３０ｎｍであり、第１の下部電極３８ａの膜厚は厚い部分で１００ｎｍ、薄い部分で５０ｎｍである。第２の下部電極３８ｂの膜厚は約１５ｎｍ程度である。また、強誘電体膜４０のうち溝４１の上部に形成された部分の膜厚は約８０ｎｍであり、理想的には強誘電体膜４０の膜厚は部分によらず均一であることが好ましい。しかし、実際には溝４１の最も薄い部分の膜厚は約７０ｎｍであり、溝４１内の最も厚い部分の膜厚の８０％−９０％程度となっている。また、上部電極４２の膜厚は例えば２５ｎｍとなっている。

本実施形態の強誘電体キャパシタの特徴は、強誘電体膜４０内に残留する炭素の濃度が、強誘電体膜４０と下部電極３８（すなわち、第１の下部電極３８ａおよび第２の下部電極３８ｂ）との界面部分および強誘電体膜４０と上部電極４２との界面部分で高く、両界面部分の間に位置する中央部では低くなっていることにある。これは、強誘電体膜４０が原料供給律速条件でのＭＯＣＶＤによって形成されているためである。このことにより、強誘電体膜４０における結晶性は従来の強誘電体膜よりも向上していると考えられ、高い残留分極密度を実現することが可能となっている。そのため、本実施形態の強誘電体キャパシタは、微細化された場合でもＦｅＲＡＭなどに要求される電荷を保持することが可能となっている。

さらに、本実施形態の強誘電体キャパシタでは、強誘電体膜４０のうち下部電極３８と上部電極４２とに挟まれた部分が溝４１の内部のみとなっている。図８に示す例では下部電極３８が溝４１内のみに形成され、強誘電体膜４０および上部電極４２は溝４１外の第３の層間絶縁膜３７上にも一部設けられているが、強誘電体膜４０および上部電極４２も溝４１内に形成されていてもよい
この構成により、下部電極３８、強誘電体膜４０および上部電極４２のうち溝４１の内部に形成された部分のみを、電荷を保持するキャパシタとして機能させることが可能となる。段差被覆性が比較的高くない条件で強誘電体膜４０を形成する場合でも、溝４１内での強誘電体膜４０の膜厚バラツキを小さく抑えることは可能であり、溝４１内に亘って比較的均一に２Ｐｒを得ることができる。また、強誘電体キャパシタを溝４１内のみに設けることで、キャパシタの投影面積を縮小することも可能となる。このため、本実施形態の強誘電体キャパシタは、ＦｅＲＡＭのセル面積低減にも寄与する。

−本実施形態のＦｅＲＡＭの構成−
図８を用いて、本実施形態の強誘電体キャパシタを備えたＦｅＲＡＭについて説明する。本実施形態のＦｅＲＡＭは、各々がデータを保持可能な複数のメモリセルを備えている。各メモリセルは、ＭＯＳトランジスタ２６と、プラグ２８ａを介してＭＯＳトランジスタ２６のドレインに接続された下部電極３８を有する本実施形態の強誘電体キャパシタとを有している。ＭＯＳトランジスタ２６のソースはプラグ２８ｂを介してビット線３０に接続される。ＭＯＳトランジスタ２６のゲート電極はワード線（図示せず）に接続される。強誘電体キャパシタの上部電極４２はプレート線（図示せず）に接続される。

データの読み出しや書き込みの際にはワード線に高電圧が印加され、ＭＯＳトランジスタ２６が導通する。書き込みの際には、ＭＯＳトランジスタ２６が導通した状態でビット線３０とプレート線とを用いて強誘電体キャパシタに電圧を印加する。ここで、強誘電体キャパシタの強誘電体膜４０の膜厚が１００ｎｍ以下であれば比較的低電圧で高速に書き込みを行えるので好ましい。

本実施形態の強誘電体キャパシタは立体構造を有しており、且つ強誘電体膜４０の残留分極密度が高いので、投影面積を非常に小さくしながらも、データを確実に保持することが可能となっている。

−本実施形態の強誘電体キャパシタおよびＦｅＲＡＭの製造方法−
図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）、図１１（ａ）、（ｂ）は、第２の実施形態に係る強誘電体キャパシタおよびＦｅＲＡＭの製造方法を示す断面図である。これらの図の左側にはＦｅＲＡＭのビット線に直交する縦断面を示し、右側にはビット線に平行な縦断面を示す。

まず、図９（ａ）に示すように、シリコンなどからなる半導体基板２０に公知の技術によりＳＴＩ(Shallow Trench Isolation)２２を形成した後、半導体基板２０上に公知の技術によりＭＯＳトランジスタ２６を形成する。次に、ＳｉＮからなる第１のエッチストップ膜２３を形成した後、第１の層間絶縁膜２４を形成する。次いで、それぞれ第１の層間絶縁膜を貫通するプラグ２８ａの一部、プラグ２８ｂを形成した後、第１の層間絶縁膜２４上にプラグ２８ｂに接続されるビット線３０を形成する。続いて、第２の層間絶縁膜３２、第２のエッチストップ膜３４を形成してからＭＯＳトランジスタ２６のドレインに接続されるプラグ２８ａを形成する。

次に、図９（ｂ）に示すように、第２のエッチストップ膜３４の上に、スパッタ法により例えば膜厚が３０ｎｍ程度のＴｉＡｌＮ膜と膜厚が１００ｎｍ程度の酸化イリジウム膜を堆積した後、マスクを用いてＴｉＡｌＮ膜および酸化イリジウム膜をパターニングする。これにより、プラグ２８ａに接続される下部バリア膜３６と、第１の下部電極３８ａとが形成される。

次に、図１０（ａ）に示すように、第２のエッチストップ膜３４および第１の下部電極３８ａの上にプラズマＣＶＤ法により酸化シリコンからなるなる膜厚６００ｎｍの第３の層間絶縁膜３７を形成する。次いで、パターニングしたレジスト（図示せず）をマスクとして、第３の層間絶縁膜３７をエッチングし、溝４１を形成する。

続いて、図１０（ｂ）に示すように、先の工程と同じレジストを用いて膜厚５０ｎｍ分の第１の下部電極３８ａをエッチングする。このとき、エッチングされた第１の下部電極３８ａの材料が溝４１の側壁に付着することにより（リスパッタ法）、酸化イリジウムからなり膜厚が約１５ｎｍの第２の下部電極３８ｂが形成される。その後、レジストを除去する。本工程では、第１の下部電極３８ａの一部を溝４１の側壁に再付着させることにより、下部電極３８を溝４１の内部のみに形成することが可能となる。

次に、図１１（ａ）に示すように、ＭＯＣＶＤ法によりＳＢＴからなるアモルファスの強誘電体材料膜（金属酸化膜）４０ａを形成する。この際に、半導体基板２０の温度（成膜温度）は原料供給律速領域の下限温度から１０℃程度上までとすることが好ましく、本実施形態の場合、原料供給律速領域の下限温度から４−５℃高い３５０℃であることが特に好ましい。その後、プレート線（図示せず）に上部電極４２を接続させるための配線用溝を第３の層間絶縁膜３７に形成する（右図参照）。また、ここで強誘電体材料膜４０ａの仮焼結を行ってもよい。

なお、本工程で形成される強誘電体材料膜４０ａのうち溝４１内の最も厚い部分の膜厚は約８０ｎｍであり、溝４１内の最も薄い部分の膜厚は約７０ｎｍであり、溝４１内の最も厚い部分の８０％以上９０％以下程度となっている。原料供給律速領域の下限温度から１０℃程度上で強誘電体材料膜４０ａを形成する場合は溝４１の開口面積をより大きくし、溝４１の深さを浅くすることが好ましい。

続いて、図１１（ｂ）に示すように、ＭＯＣＶＤ法により酸化イリジウム膜を５０ｎｍ程度堆積した後、レジスト（図示せず）を用いて強誘電体材料膜４０ａおよび酸化イリジウム膜のうち溝４１の外部に形成された部分の一部を除去する。これにより、少なくとも溝４１の内部に上部電極４２を形成する。その後、第１の実施形態と同様に本焼結を行ってアモルファスの強誘電体材料膜４０ａを結晶化された強誘電体膜４０にする。その後、必要な絶縁膜や配線を形成することにより、本実施形態のＦｅＲＡＭが形成される。

本実施形態の方法によれば、図１１（ａ）に示す工程において、原料供給律速領域のうち温度が低い領域で強誘電体膜４０を形成するので、表面反応律速で形成する場合に比べて強誘電体膜４０の結晶性を向上させ、残留分極密度を向上させることができる。その上、原料供給律速であっても比較的段差被覆性の良い条件で強誘電体膜４０を形成するので、溝４１の内部において強誘電体膜４０の膜厚のバラツキを許容範囲内に抑えることができる。

図１２（ａ）、（ｂ）はそれぞれ３５０℃、３５５℃で強誘電体膜を形成した場合の強誘電体キャパシタの断面を示すＳＥＭ写真であり、図１２（ｃ）は、ＭＯＣＶＤ法における強誘電体膜４０の成膜温度と段差被覆率（ステップカバレッジ）およびホール（溝）内カバレッジとの関係を示す図である。ここで、ステップカバレッジとは、強誘電体膜のうち、溝４１の外部に形成された部分と溝４１内に形成された最も薄い部分との膜厚比を意味する。

図１２（ｃ）に示すように、同じ原料供給律速であっても３５０℃を超えるとＳＢＴ膜の段差被覆性およびホール内カバレッジは共に急速に低下する。実際に、図１２（ａ）に示すように、３５０℃で堆積された強誘電体膜４０の膜厚が溝４１内で比較的均一になっているのに対し、図１２（ｂ）に示す３５５℃で堆積された強誘電体膜は溝４１の下部では側部に比べ薄くなっている。従って、ＳＢＴ膜を立体キャパシタの強誘電体膜として用いる場合には、結晶性を向上させつつホール内カバレッジが比較的高い３５０℃程度で強誘電体膜を形成することが最も好ましい。

ところで、従来の立体構造キャパシタでは、溝を深くすると高い段差被覆性で強誘電体膜を形成するのが困難であるため、溝を浅くした上でホールの外部にも分極発現領域を設けることにより必要な電荷量の確保が図られてきた。この一方、低電圧での高速書き込み動作を実現するために強誘電体膜の薄膜化が進んでいる。残留分極密度（２Ｐｒ）は強誘電体膜厚が１００ｎｍ以下になると膜厚に強く依存するようになる。そこで、８０％以上の高いステップカバレッジが必要となるが、原料供給律速ではこれを実現できないために、従来は表面反応律速で強誘電体膜の作製が行なわれてきた。実際、図１２（ｃ）より、原料供給律速となる３５０℃、３５５℃ではステップカバレッジがそれぞれ７１％、１８％となっており、８０％を下回っている。

しかし、本実施形態のキャパシタでは、その蓄積電荷量が強誘電体膜４０のうち溝４１内に形成された部分の２Ｐｒで決まる。そのため、溝４１内に形成される強誘電体膜４０の最厚部と最薄部との膜厚比（以下、ステップカバレッジと区別してホール内カバレッジと呼ぶ）が８０％以上になればＦｅＲＡＭなどへの利用を図ることができる。図１２（ｃ）より成膜温度が３５０℃、３５５℃の場合でのホール内カバレッジは９１％、５３％である。ただし、原料供給律速領域の下限温度から上に１０℃以内であれば溝４１の開口面積を広げたり、溝４１の深さを浅くするなどによりホール内カバレッジを８０％以上にすることができる。

以上より、本実施形態の強誘電体キャパシタは、その蓄積電荷量が強誘電体膜のうち溝４１内に形成された部分の２Ｐｒで決まり、且つ強誘電体膜のホール内カバレッジが８０％以上となるように強誘電体膜４０が原料供給律速で成膜されている。そのため、本実施形態の強誘電体キャパシタは、十分な量の電荷を蓄積できる微細な立体構造キャパシタとなっている。

なお、段差被覆性やホール内被覆性の温度依存性の傾向も層状ペロブスカイト材料に共通であると考えられるので、強誘電体膜をＳＢＴに代えてＢｉ₄Ｔｉ₃Ｏ_xなどの他の層状ペロブスカイト材料で構成しても十分な電荷を保持可能な立体構造の強誘電体キャパシタを実現できる。

本発明の強誘電体キャパシタとその製造方法は、例えばＦｅＲＡＭ（Ferro electric Random Access Memory）などの大容量の不揮発性メモリの実現に有用である。

本発明の第１の実施形態に係る強誘電体キャパシタ１を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る強誘電体キャパシタの製造方法を示す断面図である。 ＳＢＴからなる強誘電体膜における成膜温度と成膜速度との関係を示す図および表である。 第１の実施形態に係る強誘電体キャパシタと同じ構成を有する強誘電体キャパシタにおいて、ＳＢＴからなる強誘電体膜の成膜温度と本焼結後の残留分極密度との関係を示す図である。 本焼結前の強誘電体キャパシタにおける炭素濃度のプロファイルを示す図である。 本焼結後の強誘電体キャパシタにおける炭素濃度のプロファイルを示す図である。 （ａ）は原料供給律速（３６５℃）で形成されたＳＢＴ膜および下部電極の焼結前の断面を示すＳＥＭ写真であり、（ｂ）は、表面反応律速（３３６℃）で形成されたＳＢＴ膜および下部電極の焼結前の断面を示すＳＥＭ写真である。 本発明の第２の実施形態に係る強誘電体キャパシタを示す断面図である。 （ａ）、（ｂ）は、第２の実施形態に係る強誘電体キャパシタおよびＦｅＲＡＭの製造方法を示す断面図である。 （ａ）、（ｂ）は、第２の実施形態に係る強誘電体キャパシタおよびＦｅＲＡＭの製造方法を示す断面図である。 （ａ）、（ｂ）は、第２の実施形態に係る強誘電体キャパシタおよびＦｅＲＡＭの製造方法を示す断面図である。 （ａ）、（ｂ）はそれぞれ３５０℃、３５５℃で強誘電体膜を形成した場合の強誘電体キャパシタの断面を示すＳＥＭ写真であり、（ｃ）は、ＭＯＣＶＤ法における強誘電体膜の成膜温度と段差被覆率およびホール内カバレッジとの関係を示す図である。

符号の説明

１ 強誘電体キャパシタ
１０ 半導体基板
１１、３８ 下部電極
１２、４０ 強誘電体膜
１２ａ、４０ａ 強誘電体材料膜
１３、４２ 上部電極
１４ レジスト
２０ 半導体基板
２３ 第１のエッチストップ膜
２４ 第１の層間絶縁膜
２６ ＭＯＳトランジスタ
２８ａ、２８ｂ プラグ
３０ ビット線
３２ 第２の層間絶縁膜
３４ 第２のエッチストップ膜
３６ 下部バリア膜
３７ 第３の層間絶縁膜
３８ａ 第１の下部電極
３８ｂ 第２の下部電極
４１ 溝

Claims (14)

1. 基板の上または上方に形成された下部電極と、
   前記下部電極の上に形成された強誘電体膜と、
   前記強誘電体膜の上に形成された上部電極とを備え、
   前記強誘電体膜のうち、前記上部電極との界面部分に含まれる炭素の濃度が、前記強誘電体膜のうち、前記上部電極との界面部分と前記下部電極との界面部分との間に位置する中央部に含まれる炭素の濃度よりも高い強誘電体キャパシタ。
2. 前記強誘電体膜は層状ペロブスカイト材料で構成されていることを特徴とする請求項１に記載の強誘電体キャパシタ。
3. 前記強誘電体膜の膜厚は１００ｎｍ以下であることを特徴とする請求項１または２に記載の強誘電体キャパシタ。
4. 前記基板上に設けられ、溝が形成された層間絶縁膜をさらに備え、
   前記下部電極、前記強誘電体膜および前記上部電極は少なくとも前記溝の内壁に沿って形成されていることを特徴とする請求項１〜３のうちいずれか１つに記載の強誘電体キャパシタ。
5. 前記下部電極は、前記溝の底部に配置された第１の下部電極と、前記溝の側壁上に形成された第２の下部電極とを有していることを特徴とする請求項４に記載の強誘電体キャパシタ。
6. 前記強誘電体膜のうち、前記下部電極と前記上部電極に挟まれた部分が前記溝の内部のみに設けられていることを特徴とする請求項４または５に記載の強誘電体キャパシタ。
7. 半導体基板の上方に形成された下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜の上に形成された上部電極とを備え、前記強誘電体膜のうち、前記上部電極との界面部分に含まれる炭素の濃度が、前記強誘電体膜のうち、前記上部電極との界面部分と前記下部電極との界面部分との間に位置する中央部に含まれる炭素の濃度よりも高い強誘電体キャパシタと、
   前記半導体基板上に設けられ、前記強誘電体キャパシタに接続されたドレインを有するＭＯＳトランジスタと
   を有するメモリセルを複数個備えている強誘電体メモリ。
8. 基板の上または上方に下部電極を形成する工程（ａ）と、
   前記下部電極の上にアモルファスの金属酸化膜を有機金属化学的気相堆積法により原料供給律速となる条件で形成する工程（ｂ）と、
   前記金属酸化膜の上に上部電極を形成する工程（ｃ）と、
   前記金属酸化膜を熱処理により結晶化させて強誘電体膜にする工程（ｄ）とを備えている強誘電体キャパシタの製造方法。
9. 前記工程（ａ）の前に、前記基板上に溝を有する層間絶縁膜を形成する工程（ｅ）をさらに備え、
   前記工程（ｂ）では前記溝の内壁を覆う前記下部電極を形成し、
   前記工程（ｃ）では前記溝の内壁に沿って前記金属酸化膜を形成し、
   前記工程（ｄ）では前記溝の内壁に沿って前記上部電極を形成することを特徴とする請求項８に記載の強誘電体キャパシタの製造方法。
10. 前記工程（ｅ）の前に前記基板上に第１の下部電極を形成する工程（ｆ）をさらに備え、
    前記工程（ｅ）では、前記第１の下部電極が露出するように前記溝を形成し、
    前記工程（ｂ）では、前記第１の下部電極の一部をドライエッチングし、除去された前記第１の下部電極の材料を前記溝の側壁上に付着させて第２の下部電極とすることで、前記第１の下部電極と前記第２の下部電極とを有する前記下部電極を形成することを特徴とする請求項９に記載の強誘電体キャパシタの製造方法。
11. 前記工程（ｃ）では、前記溝内に形成された前記金属酸化膜のうち最も薄い部分の膜厚が最も厚い部分の膜厚の８０％以上となる条件で前記金属酸化膜を形成することを特徴とする請求項９または１０に記載の強誘電体キャパシタの製造方法。
12. 前記強誘電体膜は層状ペロブスカイト材料で構成されていることを特徴とする請求項８〜１１のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
13. 前記工程（ｄ）で形成される前記強誘電体膜の膜厚は１００ｎｍ以下であることを特徴とする請求項８〜１２のうちいずれか１つに記載の強誘電体キャパシタの製造方法。
14. 強誘電体キャパシタとＭＯＳトランジスタとを有するメモリセルを備えた強誘電体メモリの製造方法であって、
    半導体基板上に前記ＭＯＳトランジスタを形成する工程（ａ）と、
    前記工程（ａ）の後に、層間絶縁膜を形成する工程（ｂ）と、
    前記層間絶縁膜の上または上方に、前記ＭＯＳトランジスタのドレインに接続された下部電極を形成する工程（ｃ）と、
    前記下部電極の上にアモルファスの金属酸化膜を有機金属化学的気相堆積法により原料供給律速となる条件で形成する工程（ｄ）と、
    前記金属酸化膜の上に上部電極を形成する工程（ｅ）と、
    前記金属酸化膜を熱処理により結晶化させて強誘電体膜にする工程（ｆ）とを備えている強誘電体メモリの製造方法。