JP2007280978A

JP2007280978A - 半導体装置の製造方法

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Publication number: JP2007280978A
Application number: JP2006101386A
Authority: JP
Inventors: Yoichiro Tarui; 陽一郎樽井; Naoki Yuya; 直毅油谷; Hiroshi Watanabe; 寛渡邊
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-04-03
Filing date: 2006-04-03
Publication date: 2007-10-25
Anticipated expiration: 2026-04-03
Also published as: JP4772565B2

Abstract

【課題】本発明は、ＳｉＣを基板に用いた半導体装置において、製造工程の重ね合わせに用いるアライメントマークが、製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程で非対称に変形することを防止することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明は、ＳｉＣを基板に用いた半導体装置を製造する方法であって、ＳｉＣ基板１の｛０００１｝面に、アライメントマーク２を形成する工程と、アライメントマーク２に基づき、転写マスクとＳｉＣ基板１との位置合わせを行いＳｉＣ基板１上に所定のパターンを形成する工程とを備える。
【選択図】図１

Description

本発明は、半導体装置の製造方法に係る発明であって、特に、ＳｉＣを基板に用いる半導体装置の製造方法に関するものである。

従来、ＳｉＣを基板に用いて半導体装置を製造する場合、基板表面に形成した段差を、イオン注入や電極形成などの各工程で用いる転写マスクに対するアライメントマークとして使用していた。基板表面に形成した段差をアライメントマークとして使用するのは、ＳｉＣを基板に用いた製造工程において、例えばイオン注入後の活性化アニール処理として約１５００℃以上の高温の熱処理工程を行う必要があるため、金属膜や絶縁膜などのアライメントマークを用いることができないためである。

また、ＳｉＣを基板に用いて半導体装置を製造する場合、基板に高品質のエピタキシャル成長を行わせるために、（０００１）面に対して＜１１−２０＞方向にオフカットされたＳｉＣを基板に用いる。そのため、ＳｉＣを基板に用いた場合、（０００１）面から数度オフカットされた面に半導体装置が形成されることになる。また、重ね合わせの際に使用するアライメントマークも、同様に（０００１）面から数度オフカットされた面に形成される。

従来のアライメントマークは、基板の（０００１）面から数度オフカットされた面に段差をつけることにより形成される。しかし、このアライメントマークは、半導体装置の製造工程中にある高温の熱処理工程で形状が変化し、この変化によりオフ方向の上流側とオフ方向の下流側とで非対称な形状となる。これは、（０００１）面（段差のテラス面）と（０００１）面に垂直な面（段差の側面）とで形状の変化に異方性が存在するのが原因であることが知られている。なお、アライメントマークの形状を段差とすることについては、具体的には特許文献１等に記載されている。

特開２００５−１９８９８号公報

上述したように、（０００１）面からオフカットされたＳｉＣの基板を用いた半導体装置では、製造工程で重ね合わせを行う時に用いるアライメントマークに、オフカットされた基板表面にエッチングなどにより形成された段差を利用していた。アライメントマークは、半導体装置の製造工程において転写マスクとの重ね合わせに使用される。つまり、各工程では、アライメントマークを認識することで位置情報を得て、転写マスクの位置合わせを行い各工程で形成されるパターン間の重ね合わせを調整している。

しかし、製造工程中の活性化アニール処理やエピタキシャル成長などの高温の熱処理工程で、当該アライメントマークの形状が非対称に変形することがある。アライメントマークが非対称に変形した場合、アライメントマークから得られる位置情報も変わることになるため、高温の熱処理工程の前後で重ね合わせの精度が悪くなり、製造する半導体装置の特性に影響を与える。また、重ね合わせ精度が悪くなることで、製造する半導体装置の微細化が困難になる。

そこで、本発明は、上記のような問題点を解決するためになされたものであり、ＳｉＣを基板に用いた半導体装置において、製造工程の重ね合わせに用いるアライメントマークが、製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程で非対称に変形することを防止できる半導体装置の製造方法を提供することを目的とする。

本発明に係る解決手段は、ＳｉＣを基板に用いた半導体装置を製造する方法であって、前記基板の｛０００１｝面に、アライメントマークを形成する工程と、前記アライメントマークに基づき、転写マスクと前記基板との位置合わせを行い前記基板上に所定のパターンを形成する工程とを備える。

本発明に記載の半導体装置の製造方法は、｛０００１｝面にアライメントマークを形成するので、半導体装置の製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程により、アライメントマークが非対称に変形することを防止でき、熱処理工程前後であってもアライメントマークに基づいて形成したパターン間の重ね合わせを精度よく行える効果がある。

（実施の形態１）
図１に、本実施の形態に係る半導体装置の製造方法を説明するための図を示す。本実施の形態では、図１に示すように、ＳｉＣ基板１の（０００１）面に、凹部のアライメントマーク２を形成している。

アライメントマーク２の製造方法は、ＳｉＣ基板１の（０００１）面をＲＩＥ（Reactive Ion Etching）などの異方性エッチングで選択的にエッチングすることにより凹部を形成する。図１に示すＳｉＣ基板１の横縞は｛０００１｝面を表し、ＳｉＣ基板１の表面が（０００１）面となっている。また、ＳｉＣ基板１の表面に対し垂直な方向が＜０００１＞方向となっている。

図１に示すアライメントマーク２を有するＳｉＣ基板１に対し、エピタキシャル成長やエッチングの処理を行った場合を図２（ａ）（ｂ）に示す。図２（ａ）ではＳｉＣ基板１に対しエピタキシャル成長を行っているので、アライメントマーク２の内側にＳｉＣエピタキシャル成長領域３が形成され、アライメントマーク２の形状は変形する。

しかし、アライメントマーク２が（０００１）面に形成されているので、図２（ａ）のアライメントマーク２は対称に変形することになる。同様に、図２（ｂ）ではＳｉＣ基板１に対しエッチングを行っているので、アライメントマーク２の外側にＳｉＣエッチング領域４が形成され、アライメントマーク２の形状は対称に変形する。

よって、図１に示すアライメントマーク２は、ＳｉＣ基板１の（０００１）面に形成されているので、半導体装置の製造工程中にある活性化アニール処理やエピタキシャル成長などの熱処理工程を行っても、アライメントマーク２は対称に変形することになる。

このように、（０００１）面に形成されたアライメントマーク２は、熱処理工程で対称に変形するため、アライメントマーク２の重心位置などは変化しないため、得られる位置情報も変化しない。

従って、本実施の形態に係る半導体装置の製造方法は、図１に示す（０００１）面に形成されたアライメントマーク２を用いて転写マスク（図示せず）との位置合わせを行い、ＳｉＣ基板１上に配線パターンやイオン注入パターン等の所定のパターン（図示せず）を形成するので、熱処理工程の前後であってもアライメントマーク２に基づいて形成したパターン間の重ね合わせを精度よく行える効果を有する。

なお、図１に示したアライメントマーク２では、（０００１）面に凹部を形成し段差を設けたが、本発明ではこれに限られず、（０００１）面に凸部を形成し段差を設けても良い。なお、本実施の形態では、（０００１）面にアライメントマーク２を形成すると記載したが、本発明はこれに限られず｛０００１｝面にアライメントマーク２を形成すればよい。

（実施の形態２）
実施の形態１では、図１に示すようにＳｉＣ基板１の表面が（０００１）面であり、当該表面に半導体装置を形成することになる。しかし、ＳｉＣを基板に用いて半導体装置を製造する場合、基板に高品質のエピタキシャル成長を行わせるためには、（０００１）面に対して＜１１−２０＞方向にオフカットされた面を基板表面に用いるのが良いことが知られている。そのため、（０００１）面に対して＜１１−２０＞方向にオフカットされた面にアライメントマークが設けられるとともに半導体装置が形成されことになる。

次に、（０００１）面に対して＜１１−２０＞方向にオフカットされた面に凹部を設け、エピタキシャル成長やエッチング処理を行った場合について説明する。図３（ａ）（ｂ）は、＜１１−２０＞方向にオフカットされたＳｉＣ基板１の表面に凹部５を設け、エピタキシャル成長を行った場合の例である。なお、図３（ａ）（ｂ）に示すＳｉＣ基板１の横縞は｛０００１｝面を表している。また、＜１１−２０＞方向は水平方向に対し数度傾き、ＳｉＣ基板１の表面の垂直方向に対し数度傾いた方向が＜０００１＞方向となっている。

図３（ａ）に示す凹部５に対してエピタキシャル成長を行うと、（０００１）面（凹部５により形成された段差のテラス面）は成長せず、（０００１）面に垂直な面（凹部５により形成された段差の側面）のみ成長するステップフロー成長となる。ステップフロー成長したＳｉＣ基板１の段差部分の形状を図３（ｂ）に示す。図３（ｂ）では、エピタキシャル成長により形成されたＳｉＣエピタキシャル成長領域３が、ステップフロー成長のためオフ方向（＜１１−２０＞方向）の下流側にファセット面が形成される。

実際のエピタキシャル成長では、（０００１）面への成長も存在する場合があるので、図３（ｂ）に示した段差部分の形状とは異なると考えられる。しかし、実際のエピタキシャル成長においても、（０００１）面と（０００１）面に垂直な面との成長速度が異なるため、オフ方向の上流側と下流側とで形状変化が図３（ｂ）のように異なる。なお、ファセット面は、（０００１）面となる。

一方、図４（ａ）（ｂ）は、＜１１−２０＞方向にオフカットされたＳｉＣ基板１の表面に凹部５を設け、エッチング処理を行った場合の例である。なお、図４（ａ）（ｂ）に示すＳｉＣ基板１の横縞は｛０００１｝面を表している。また、＜１１−２０＞方向は水平方向に対し数度傾き、ＳｉＣ基板１の表面の垂直方向に対し数度傾いた方向が＜０００１＞方向となっている。

図４（ａ）に示す凹部５に対してエッチング処理を行うと、（０００１）面（凹部５により形成された段差のテラス面）はエッチングされず、（０００１）面に垂直な面（凹部５により形成された段差の側面）のみエッチングされる。図４（ａ）に示す凹部５をエッチングした後の形状を図４（ｂ）に示す。図４（ｂ）では、エッチング処理により取り除かれるＳｉＣエッチング領域４が、ステップ方向にエッチングされるためオフ方向（＜１１−２０＞方向）の下流側にファセット面が形成される。

実際のエッチング処理では、（０００１）面へのエッチングも存在する場合があるので、図４（ｂ）に示した段差部分の形状とは異なると考えられる。しかし、実際のエッチング処理においても、（０００１）面と（０００１）面に垂直な面とのエッチング速度が異なるため、オフ方向の上流側と下流側とで形状変化が図４（ｂ）のように異なる。なお、ファセット面は、（０００１）面となる。

また、実際に行われているＳｉＣを基板に用いた半導体装置の製造工程では、活性化アニール処理やエピタキシャル成長などの熱処理工程において、図３（ａ）（ｂ）に示したエピタキシャル成長や図４（ａ）（ｂ）に示したエッチング処理とが同時に起こっていると考えられる。そのため、実際の熱処理工程後における凹部の形状は、図３（ｂ）や図４（ｂ）に示した凹部５の形状と異なっている。

つまり、ＳｉＣを基板に用いた場合、（０００１）面と（０００１）面に垂直な面との間にエピタキシャル成長やエッチング処理の異方性が存在するため、凹部や凸部の形状変化はオフ方向の上流側と下流側とで異なる。そのため、ＳｉＣを用いた基板の（０００１）面に対して＜１１−２０＞方向にオフカットされた面に、凹部や凸部を形成して段差をアライメントマークとして採用する場合、凹部や凸部が熱処理工程後に非対称に変形するので各工程で形成されるパターン間の重ね合わせ精度が低下する。

そこで、本実施の形態に係る半導体装置の製造方法では、以下に説明する方法で基板にアライメントマークを形成し、当該アライメントマークを用いて各工程で転写マスクとの位置合わせを行っている。

図５（ａ）（ｂ）に、本実施の形態におけるアライメントマークの形成方法を説明するための図を示す。ＳｉＣを基板に用いた半導体装置を製造する場合、通常、（０００１）面に対して所定の方向にオフカットされた面を表面とするＳｉＣ基板を用いる。これは、上述したように高品質のエピタキシャル成長を行うためである。なお、図５（ａ）（ｂ）に示すＳｉＣ基板１の横縞は｛０００１｝面を表している。

まず、本実施の形態では、（０００１）面に対して所定の方向にオフカットされたＳｉＣの基板表面にＲＩＥなどによりエッチング処理を行い、図３（ａ）に示した凹部５を形成する。形成した凹部５に対して、エピタキシャル成長を行い図３（ｂ）に示したファセット面を形成する。このファセット面は（０００１）面となる。

例えば、（０００１）面に対して＜１１−２０＞方向（水平方向に対し８度）オフカットされたＳｉＣの基板表面に厚さ１０ミクロンのエピタキシャル成長を行った場合、幅約７０ミクロンのファセット面の（０００１）面が形成される。

本実施の形態では、このファセット面の（０００１）面に、ＲＩＥなどを用いて選択的にエッチング処理を行い凹部を形成し、アライメントマークを形成する。図５（ａ）では、図３（ｂ）に示すようなファセット面の（０００１）面が形成されたＳｉＣ基板１に、写真製版技術を用いて、アライメントマークを形成する位置以外にエッチングマスク６を成膜する。そして、図５（ａ）に示すように、ＳｉＣ基板１の（０００１）面に対してＲＩＥ等の異方性エッチングを行う。

異方性エッチング後に、エッチングマスク６を取り除くと、ファセット面の（０００１）面にアライメントマーク７が形成される（図５（ｂ））。このアライメントマーク７は、（０００１）面に垂直に形成されているため、実施の形態１の場合と同様、半導体装置の製造工程中にある活性化アニール処理やエピタキシャル成長などの熱処理工程を行ってもアライメントマーク７は対称に変形する。

このように（０００１）面に対して所定の方向にオフカットされたＳｉＣの基板に（０００１）面を形成し、当該（０００１）面にアライメントマーク７を設けることで、当該アライメントマーク７は、熱処理工程において対称に変形する。そのため、アライメントマーク７から得られる位置情報（例えば、重心位置）は変化しない。従って、熱処理工程前後であっても本実施の形態のアライメントマーク７に基づいて転写マスク（図示せず）との位置合わせを行うことで、ＳｉＣの基板上に形成したパターン（図示せず）間の重ね合わせを精度よく行える効果を有する。

また、エピタキシャル成長により形成されたファセット面の（０００１）面にアライメントマーク７を形成する場合、図５（ａ）のようにファセット面の（０００１）面に対して垂直に異方性エッチングを行い、アライメントマーク７を形成する。このようにアライメントマーク７を形成した場合、アライメントマーク７の凹部の側面が対称な形状となる。そのため、アライメントマーク７の対称性が向上し、位置情報の検出がより容易になり、ＳｉＣの基板上に形成したパターン間の重ね合わせ精度を向上させることができる。

なお、図５（ａ）では、ＳｉＣ基板１に凹部５を形成し、エピタキシャル成長を行うことでファセット面を形成する例であったが、本発明はこれに限られず、ＳｉＣ基板１に凸部を形成し、エピタキシャル成長を行っても同様にファセット面を形成することができる。また、本発明では、ＳｉＣ基板１に形成した凹部５や凸部に対し、図４（ｂ）に示すようなエッチング処理を行うことでファセット面を形成することもできる。

本実施の形態に係る半導体装置の製造方法では、上述の方法でアライメントマーク７を形成し、当該アライメントマーク７を用いて転写マスクとの位置合わせを行い、ＳｉＣ基板１上に配線パターンやイオン注入パターン等の所定のパターンを形成する工程を行うので、製造工程中の活性化アニール処理やエピタキシャル成長などの熱処理工程でアライメントマーク７が非対称に変形することを防止でき、アライメントマーク７に基づいて形成したパターン間の重ね合わせ精度が高い。なお、本実施の形態では、（０００１）面にアライメントマーク７を形成すると記載したが、本発明はこれに限られず｛０００１｝面にアライメントマーク７を形成すればよい。

本発明の実施の形態１に係るＳｉＣ基板の断面図である。本発明の実施の形態１に係るＳｉＣ基板のアライメントマークの形状変形を説明するための断面図である。本発明の実施の形態２に係るＳｉＣ基板の凹部の形状変形を説明するための断面図である。本発明の実施の形態２に係るＳｉＣ基板の凹部の形状変形を説明するための断面図である。本発明の実施の形態２に係るＳｉＣ基板のアライメントマークの形成を説明するための断面図である。

符号の説明

１ＳｉＣ基板、２，７アライメントマーク、３ＳｉＣエピタキシャル成長領域、４ＳｉＣエッチング領域、５凹部、６エッチングマスク。

Claims

ＳｉＣを基板に用いた半導体装置を製造する方法であって、
前記基板の｛０００１｝面に、アライメントマークを形成する工程と、
前記アライメントマークに基づき、転写マスクと前記基板との位置合わせを行い前記基板上に所定のパターンを形成する工程とを備える半導体装置の製造方法。
｛０００１｝面からオフカットされたＳｉＣを基板に用いた半導体装置を製造する方法であって、
前記基板の表面に凹部又は凸部を形成した後にエピタキシャル成長を行い、ファセット面の｛０００１｝面を形成する工程と、
前記ファセット面の｛０００１｝面に、アライメントマークを形成する工程と、
前記アライメントマークに基づき、転写マスクと前記基板との位置合わせを行い前記基板上に所定のパターンを形成する工程とを備える半導体装置の製造方法。
｛０００１｝面からオフカットされたＳｉＣを基板に用いた半導体装置を製造する方法であって、
前記基板の表面に凹部又は凸部を形成した後にエッチングを行い、ファセット面の｛０００１｝面を形成する工程と、
前記ファセット面の｛０００１｝面に、アライメントマークを形成する工程と、
前記アライメントマークに基づき、転写マスクと前記基板との位置合わせを行い前記基板上に所定のパターンを形成する工程とを備える半導体装置の製造方法。
請求項２乃至請求項３のいずれか１つに記載の半導体装置の製造方法であって、
前記アライメントマークは、前記｛０００１｝面の垂直方向に、異方性エッチングを用いて形成されることを特徴とする半導体装置の製造方法。