JP2007271877A - Ｔｆｔアレイ試験方法 - Google Patents

Abstract

【課題】浮遊容量を有するＴＦＴアレイを従来より高精度に測定する。
【解決手段】複数の画素回路を具備するアクティブマトリクス型ＴＦＴアレイを試験する方法であって、第一の画素回路内の画素素子用電極に容量負荷を介して接続される第一の信号線の信号レベルを変化させ、前記第一の信号線とは異なる少なくとも１つの第二の信号線の信号レベルに、前記第一の信号線の信号レベル変化とは逆方向の変化を生じさせ、前記第一の画素回路内のトランジスタにより前記画素素子用電極に接続される電源線に流れる電荷または電流を測定する。
【選択図】図３

Description

本発明は、アクティブマトリクス型ディスプレイパネルのＴＦＴアレイを試験する技術に関する。

アクティブマトリクス型ディスプレイパネルの試験工程では、製造コスト削減およびプロセス管理のために、表面に複数の画素回路が形成されたＴＦＴアレイ基板が、液晶や有機ＥＬなどの画素素子が画素回路上に形成されていない状態で試験される。特に有機ＥＬのＴＦＴアレイ基板において、画素素子が画素回路上に形成されていない状態でも画素回路内に電流が流れるように、画素素子用電極にトランジスタや容量負荷などの試験用素子を付加することが提案されている（例えば、特許文献１を参照。）。これにより、画素回路内の画素素子駆動用トランジスタを試験することができる。例えば、画素素子用電極とゲート線との間に試験用素子として容量負荷が設けられる画素回路は、容量負荷が接続されているゲート線の電位変化に起因して、画素回路内の画素素子駆動用トランジスタを流れる電流の過渡応答に基づいて試験される。

ここで、従来技術による有機ＥＬ用ＴＦＴアレイ基板の試験について、図１を参照しながら説明する。図１は、画素素子用電極に容量負荷が設けられた画素回路の一例である。図１において、破線で囲まれる部分が１つの画素回路Ｘ_nである。画素回路Ｘ_nは、画素素子用電極Ｅ_nと、電源線Ｐから画素素子用電極Ｅ_nを経由して流れる電流量を制御するトランジスタＱ_{2_n}と、トランジスタＱ_{2_n}のゲートとデータ線Ｄ（ｍ）とを選択的に接続するトランジスタＱ_{1_n}と、トランジスタＱ_{2_n}のゲートに印加される電圧を保持するキャパシタＣ_{H_n}と、試験用素子（容量負荷）であるキャパシタＣ_{t_n}とを備える。トランジスタＱ_{1_n}のゲートは、ゲート線Ｇ（ｎ）に接続されている。このような画素回路Ｘ_nにおいて、トランジスタＱ_{2_n}がオン状態の時、ゲート線Ｇ（ｎ＋１）の電圧レベルを変化させると、キャパシタＣ_{t_n}およびトランジスタＱ_{2_n}を介して電源線Ｐに電荷が流れる。その時に電源線Ｐに生じる過渡電流を測定することにより、トランジスタＱ_{2_n}の電圧−電流特性を解析することができる。

特開２００４−２９４４５７号公報（第２０頁、第２１頁、図１５、図１６） 特開２００２−３２０３５号公報

ところで、ＴＦＴアレイ基板には、画素回路の他に、画素回路の制御や画素回路への電源供給などのための配線が縦横無尽に張り巡らされている。これらの配線間には、浮遊容量が存在する。データ線Ｄ（ｍ）と電源線Ｐとの間にも浮遊容量Ｃ_{para_n,m}が存在し、電源線Ｐに流れる電荷や電流を測定する際に無視できないものである。なお、Ｃ_{para_n,m}は、ｍ列の画素回路に接続される電源線Ｐとｎ行の画素回路に接続されるゲート線Ｇ（ｎ）との間に形成される浮遊容量である。

ここで、浮遊容量Ｃ_{para_n,m}が電荷測定および電流測定に及ぼす影響について、図２を参照しながら説明する。図２は、図１に示す回路を簡素化した図である。ｎ行の浮遊容量Ｃ_{para_n,m}の総和である浮遊容量Ｃ_{para_n}（＝ΣＣ_{para_n,m}）は、キャパシタＣ_{t_n}に対して並列に存在し、かつ、キャパシタＣ_{t_n}よりも大きな容量値を有する。例えば、画素数が１００万個以上のＴＦＴアレイ基板において、浮遊容量の大きさは１ｐＦ（ピコ・ファラッド）にも達し、その一方で画素素子用電極に接続される容量負荷の容量の大きさは１００ｆＦ（フェムト・ファラッド）未満と小さい。上述のようにゲート線Ｇ（ｎ＋１）の電圧レベルを変化させる時、浮遊容量Ｃ_{para_n+1}を介して電源線Ｐに流れる電流の方がキャパシタＣ_{t_n}を介して電源線Ｐに流れる電流よりも多いので、容量測定レンジもしくは電流測定レンジは、浮遊容量Ｃ_{para_n+1}を介して電源線Ｐに流れる電荷量もしくは電流量により支配的に決定される。その結果、キャパシタＣ_{t_n}に起因して電源線Ｐに生じる電流を高精度に測定することができない。そこで、本発明は、浮遊容量が存在するＴＦＴアレイを、従来に比べて高精度に試験できる技術を提供することを目的とする。

容量負荷を含む経路とは別に、ある浮遊容量により形成される望ましくない経路を流れる望ましくない電荷を、他の浮遊容量に吸収させる。当該他の浮遊容量に望ましくない電荷を吸収させるために、容量負荷が電気的に接続される信号線に生じる信号レベル変化と逆方向の変化を他の信号線の信号レベルに生じさせる。どの信号線に、どれくらいの大きさの逆方向変化を生じさせるかについては、試験対象のＴＦＴアレイ基板に応じて適宜選択しうる。

すなわち、本第一の発明は、複数の画素回路を具備するアクティブマトリクス型ＴＦＴアレイを試験する方法であって、第一の画素回路内の画素素子用電極に容量負荷を介して接続される第一の信号線の信号レベルを変化させるステップと、前記第一の信号線とは異なる少なくとも１つの第二の信号線の信号レベルに、前記第一の信号線の信号レベル変化とは逆方向の変化を生じさせるステップと、前記第一の画素回路内のトランジスタにより前記画素素子用電極に接続される電源線に、前記信号レベル変化のそれぞれに起因して、流れる電荷の総和を測定するステップと、を含むことを特徴とするものである。

また、本第二の発明は、第一の発明方法において、前記第二の信号線の信号レベル変化が、前記第一の信号線の信号レベル変化と同じ大きさであることを特徴とするものである。

さらに、本第三の発明は、第二の発明方法において、前記測定ステップが、いずれの前記信号レベル変化よりも前、および、いずれの前記信号レベル変化よりも後のそれぞれにおいて、前記電源線に接続される容量の蓄積電荷を測定するステップを含むことを特徴とするものである。

またさらに、本第四の発明は、複数の画素回路を具備するアクティブマトリクス型ＴＦＴアレイを試験する方法であって、第一の画素回路内の画素素子用電極に容量負荷を介して接続される第一の信号線の信号レベルを変化させるステップと、前記第一の信号線とは異なる少なくとも１つの第二の信号線の信号レベルに、前記第一の信号線の信号レベル変化と同時に、前記第一の信号線の信号レベル変化とは逆方向の変化を生じさせるステップと、第一の画素回路内のトランジスタにより前記画素素子用電極に接続される電源線に、前記信号レベル変化に起因して、流れる電荷または電流を測定するステップと、を含むことを特徴とするものである。

本第五の発明は、本第四の発明方法において、前記第二の信号線の信号レベル変化が、前記第一の信号線の信号レベル変化と同じ大きさであることを特徴とするものである。

本第六の発明は、本第一の発明乃至本第三の発明のいずれかの方法において、前記第一の信号線が、前記第一の画素回路におけるデータ書込を制御するための信号線であることを特徴とするものである。

本第七の発明は、本第六の発明方法において、前記第二の信号線が、前記第一の画素回路と隣接する第二の画素回路におけるデータ書込を制御するための信号線であることを特徴とするものである。

本第八の発明は、本第一の発明乃至本第五の発明のいずれかの方法において、前記第一の信号線が、前記第一の画素回路に隣接する前記第二の画素回路におけるデータ書込を制御するための信号線であることを特徴とするものである。

本第九の発明は、本第八の発明方法において、前記第二の信号線が、前記第一の画素回路におけるデータ書込、または、前記第二の画素回路と隣接する第三の画素回路におけるデータ書込を制御するための信号線であることを特徴とするものである。

本第十の発明は、本第一の発明乃至本第九の発明のいずれかの方法において、前記測定ステップが、前記トランジスタがオンの時に測定することを特徴とするものである。

本第十一の発明は、本第一の発明乃至本第九の発明のいずれかの方法において、前記測定ステップが、前記トランジスタがオンの時、および、前記トランジスタがオフの時のそれぞれにおいて測定することを特徴とするものである。

本発明によれば、ある浮遊容量により形成される望ましくない経路を流れる電荷を、他の浮遊容量に吸収させるので、容量負荷を経由して流れる被測定電荷または被測定電流の大きさに合わせて測定レンジを選択することができる。すなわち、浮遊容量が存在するＴＦＴアレイを、従来に比べて高精度に試験できる。

本発明の実施の形態を図面を参照しながら説明する。本発明の第一の実施形態は、ＴＦＴアレイ試験装置１００である。ここで、図３を参照する。図３は、ＴＦＴアレイ試験装置１００、および、被測定物であるＴＦＴアレイ基板２００を示す図である。

まず、ＴＦＴアレイ基板２００の構成について説明する。ＴＦＴアレイ基板２００は、行列状に並ぶ複数の画素回路と、該画素回路を制御するための複数の周辺回路と、それらの回路に関連する複数の配線を備える。それらの全ての構成要素を図示すると煩雑になるので、図３では、説明の便宜上、ＴＦＴアレイ基板２００の構成要素として、画素回路Ｙ_n-1、画素回路Ｙ_n、画素回路Ｙ_n+1、周辺回路Ｖ、および、周辺回路Ｈが示されている。

画素回路Ｙ_n-1、画素回路Ｙ_n、および、画素回路Ｙ_n+1は、ｍ番目の列の画素回路である。そして、各画素回路に付される参照符号Ｙの下付文字は、各画素回路の行番を表している。さて、画素回路Ｙ_n-1、画素回路Ｙ_n、および、画素回路Ｙ_n+1を含む、ＴＦＴアレイ基板２００内の画素回路の全ては、同一構成を有する。そこで、それらの画素回路を代表して、画素回路Ｙ_nの構成について、以下に説明する。画素回路Ｙ_nは、電極Ｅ_nと、そのドレイン端子およびソース端子が電極Ｅ_nおよび電源線Ｐに電気的に接続されるトランジスタＱ_{2_n}と、トランジスタＱ_{2_n}のゲート端子と電源線Ｐとの間に接続される保持容量Ｃ_{H_n}と、そのドレイン端子およびソース端子がトランジスタＱ_{2_n}のゲート端子およびデータ線Ｄ（ｍ）に接続されるトランジスタＱ_{1_n}と、行番が１つ大きい隣接画素回路Ｙ_n+1内のトランジスタＱ_{1_n+1}のゲート端子に接続されるゲート線Ｇ（ｎ＋１）と電極Ｅ_nとの間に接続される試験用素子である容量負荷Ｃ_{t_n}と、を備える。

電極Ｅ_nは、画素素子を形成するための電極であって、例えば、ＩＴＯ電極などである。なお、画素素子は、表示素子と称されることもある。トランジスタＱ_{1_n}は、スイッチとして機能するトランジスタであって、ゲート端子に接続されるゲート線Ｇ（ｎ）の信号に応答して、トランジスタＱ_{2_n}のゲート端子とデータ線Ｄ（ｍ）とを選択的に電気的に接続させる機能を有する。トランジスタＱ_{2_n}は、ゲート端子に印加される信号に応答して、電極Ｅ_nを流れる電流量を制御する機能を有する。保持容量Ｃ_{H_n}は、トランジスタＱ_{2_n}のゲート端子に印加される電位を保持する機能を有する。電源線Ｐは、画素素子用の電源を供給する。データ線Ｄ（ｍ）は、ｍ列の画素回路に輝度信号を与える。また、ゲート線Ｇ（ｎ）は、ｎ行の画素回路への上記輝度信号の書き込みを制御する。

周辺回路Ｈは、水平方向の選択、すなわち、行列状に並ぶ画素回路の列方向の選択を行う回路である。周辺回路Ｈには複数のデータ線が接続されている。図において、周辺回路Ｈには、データ線Ｄ（ｍ）とデータ線Ｄ（ｍ＋１）が接続されている。なお、周辺回路Ｈには、実際は、画素回路の列数分だけデータ線が接続されていることは言うまでもない。周辺回路Ｈによる画素回路の選択は、選択列の画素回路に接続されるデータ線に周辺回路Ｈが輝度信号を供給することにより実行される。周辺回路Ｈには、シフトレジスタ、または、セレクタもしくはマルチプレクサが内蔵されており、これらの論理回路の出力に応じて、画素回路の列が選択される。周辺回路Ｈには、データ線Ｄと、制御線Ｊ_Hが接続されている。制御線Ｊ_Hは、少なくとも１つの信号線からなり、列選択のための信号を周辺回路Ｈに供給する。より具体的に言えば、制御線Ｊ_Hは、上記シフトレジスタに与えるためのクロックおよびシリアルデータもしくはパラレルデータなどを供給し、または、上記セレクタもしくはマルチプレクサに与えるためのアドレスデータなどを供給する。データ線Ｄは、画素回路に輝度信号を与えるものであって、周辺回路Ｈ内で選択された画素回路列に接続される。

周辺回路Ｖは、垂直方向の選択、すなわち、行列状に並ぶ画素回路の行方向の選択を行う回路である。周辺回路Ｖには複数のゲート線が接続されている。図において、周辺回路Ｖには、ゲート線Ｇ（ｎ−１）、ゲート線Ｇ（ｎ）、ゲート線Ｇ（ｎ＋１）、および、ゲート線Ｇ（ｎ＋２）が接続されている。なお、周辺回路Ｖには、実際は、画素回路の行数分だけゲート線が接続されていることは言うまでもない。周辺回路Ｖによる画素回路の選択は、選択行の画素回路に上記輝度信号を書き込むための信号を、選択行の画素回路に接続されるゲート線に供給することにより実行される。周辺回路Ｖには、シフトレジスタ、または、セレクタもしくはマルチプレクサが内蔵されており、これらの論理回路の出力に応じて、画素回路の行が選択される。周辺回路Ｖには、制御線Ｊ_Vが接続されている。制御線Ｊ_Vは、少なくとも１つの信号線からなり、行選択のための信号を周辺回路Ｖに供給する。より具体的に言えば、制御線Ｊ_Vは、上記シフトレジスタに与えるためのクロックおよびシリアルデータもしくはパラレルデータなどを供給し、または、上記セレクタもしくはマルチプレクサに与えるためのアドレスデータなどを供給する。

外部装置接続のために、制御線Ｊ_HがパッドＴ₁に、データ線ＤがパッドＴ₂に、電源線ＰがパッドＴ₃に、制御線Ｊ_VがパッドＴ₄に、それぞれ接続されている。以上が、ＴＦＴアレイ基板２００の構成に関する説明である。

次に、試験装置１００について説明する。ここで、図３に加えて、図４を参照する。図４は、試験装置１００の構成を示す図である。さて、試験装置１００は、被測定物を接続するための端子１１１、１１２、１１３および１１４を備える。端子１１１がパッドＴ₁に、端子１１２がパッドＴ₂に、端子１１３がパッドＴ₃に、端子１１４がパッドＴ₄に、それぞれ接続されている。試験装置１００は、信号発生器１２０と、電荷計１３０と、可変電源１４０とを備える。信号発生器１２０は、任意のアナログ信号、または、任意のディジタル信号を発生する装置である。信号発生器１２０が発生する信号は、制御装置１５０により制御される。信号発生器１２０の出力信号は、端子１１１および端子１１２および端子１１４のそれぞれに供給される。電荷計１３０は、電荷量を測定する装置である。電荷計１３０の測定開動作は制御装置１５０により制御され、また、電荷計１３０の測定結果は制御装置１５０により読み出される。可変電源１４０は、出力信号の電圧レベルが可変の直流電源である。可変電源１４０の可変パラメータは、制御装置１５０により設定される。可変電源１４０の出力は、電荷計１３０を介して端子１１３に供給される。

次に、図５を参照する。図５は、図３および図４の回路を簡素化した図である。なお、図５において、電荷計１３０は、制御線ＣＡＰのレベルまたはレベル遷移に応じて電源線Ｐの電荷Ａを測定し、その測定結果をデータ線ＣＤＴへ出力する。

次に、試験装置１００を用いて、ＴＦＴアレイ基板２００を試験する手順について説明する。ここで、図３〜図８を参照する。図６は、ＴＦＴアレイ基板２００の試験手順を示すフローチャートである。また、図７および図８は、図５における各信号線の状態を示すタイミングチャートである。図７および図８において、縦軸は各信号線の信号レベルであり、横軸は時間である。

ＴＦＴアレイ基板２００の試験は、画素素子を形成するための電極を駆動するトランジスタの特性を調べることにより行われる。本実施形態では、画素回路Ｙ_nのトランジスタＱ_{2_n}のオン／オフ動作が正常に行われることを調べる。

まず、ステップＳ１０において、トランジスタＱ_{2_n}をオン状態にする。具体的には、トランジスタＱ_{2_n}がオン状態になるような電圧がデータ線Ｄ（ｍ）に与えられているときに、ゲート線Ｇ（ｎ）にパルスを生じさせ、保持容量Ｃ_{H_n}にデータ線Ｄ（ｍ）電圧を書き込む。トランジスタＱ_{2_n}はｎ型ＦＥＴであるので、論理レベルＨにより、トランジスタＱ_{2_n}がオン状態になり、ドレイン−ソース間が導通する。

次に、ステップＳ１１において、ゲート線Ｇ（ｎ＋１）を論理レベルＨにする。

次に、ステップＳ１２において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ１１におけるゲート線Ｇ（ｎ＋１）のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。例えば、本ステップを実施することにより、図８中の期間ＰＲＥにおける電荷Ａが測定される。

次に、ステップＳ１３において、ゲート線Ｇ（ｎ）とゲート線Ｇ（ｎ＋１）に同時に同じ大きさで互いに逆方向の信号レベル変化を生じさせる。具体的には、ゲート線Ｇ（ｎ）を論理レベルＬから論理レベルＨへ変化させ、ゲート線Ｇ（ｎ＋１）を論理レベルＨから論理レベルＬへ変化させる。図５を見て明らかなように、トランジスタＱ_{2_n}がオン状態であるので、ゲート線Ｇ（ｎ＋１）のレベル変化により、容量負荷Ｃ_{t_n}および浮遊容量Ｃ_{para_n+1}から電源線Ｐへ電荷が流れる。また、トランジスタＱ_{2_n-1}がオフ状態であるので、ゲート線Ｇ（ｎ）のレベル変化により、電源線Ｐから浮遊容量Ｃ_{para_n}へ電荷が流れる。浮遊容量Ｃ_{para_n}と浮遊容量Ｃ_{para_n+1}は、ほぼ等しいので、浮遊容量Ｃ_{para_n+1}から電源線Ｐへ流れる電荷は、ほぼそのまま、浮遊容量Ｃ_{para_n}に吸収される。

次に、ステップＳ１４において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ１３におけるゲート線のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。例えば、本ステップを実施することにより、図８中の期間ＰＯＳＴにおける電荷Ａが測定される。

次に、ステップＳ１５において、制御装置１５０により、ステップＳ１３におけるゲート線Ｇ（ｎ）およびゲート線Ｇ（ｎ＋１）の信号レベル変化による移動電荷量を求める。具体的には、ステップＳ１２における電荷計１３０の測定値から、ステップＳ１４における電荷計１３０の測定値を差し引く。その計算結果を、移動電荷量Ｑ１とする。

次に、ステップＳ１６において、トランジスタＱ_{2_n}をオフ状態にする。具体的には、トランジスタＱ_{2_n}がオフ状態になるような電圧がデータ線Ｄ（ｍ）に与えられているときに、ゲート線Ｇ（ｎ）にパルスを生じさせ、保持容量Ｃ_{H_n}にデータ線Ｄ（ｍ）電圧を書き込む。

次に、ステップＳ１７において、ゲート線Ｇ（ｎ＋１）を論理レベルＨにする。

次に、ステップＳ１８において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ１７におけるゲート線Ｇ（ｎ＋１）のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。

次に、ステップＳ１９において、ゲート線Ｇ（ｎ）とゲート線Ｇ（ｎ＋１）に同時に同じ大きさで互いに逆方向の信号レベル変化を生じさせる。具体的には、ゲート線Ｇ（ｎ）を論理レベルＬから論理レベルＨへ変化させ、ゲート線Ｇ（ｎ＋１）を論理レベルＨから論理レベルＬへ変化させる。この場合、トランジスタＱ_{2_n}がオフ状態であるので、ゲート線Ｇ（ｎ＋１）のレベル変化により、浮遊容量Ｃ_{para_n+1}から電源線Ｐへ電荷が流れる。また、トランジスタＱ_{2_n-1}もオフ状態であるので、ゲート線Ｇ（ｎ）のレベル変化により、電源線Ｐから浮遊容量Ｃ_{para_n}へ電荷が流れる。

次に、ステップＳ２０において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ１９におけるゲート線のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。

次に、ステップＳ２１において、制御装置１５０により、ステップＳ１９におけるゲート線Ｇ（ｎ）およびゲート線Ｇ（ｎ＋１）の信号レベル変化による移動電荷量を求める。具体的には、ステップＳ１８における電荷計１３０の測定値から、ステップＳ２０における電荷計１３０の測定値を差し引く。その計算結果を、移動電荷量Ｑ２とする。このＱ２は、浮遊容量Ｃ_{para_n+1}から電源線Ｐに流れる電荷のうち、浮遊容量Ｃ_{para_n}に吸収されなかった電荷の量である。

最後に、ステップＳ２２において、制御装置１５０により、（Ｑ１−Ｑ２）を求め、その計算結果をＱ３とする。Ｑ３は、トランジスタＱ_{2_n}がオン状態である時に、ゲート線Ｇ（ｎ＋１）の信号レベル変化に起因して容量負荷Ｃ_{t_n}から電源線Ｐに流れる電荷量を表している。このＱ３を設計上期待される値と比較することにより、トランジスタＱ_{2_n}のオン／オフ動作が正常に行われているかどうかのゴー／ノーゴー検査（Ｇｏ／ＮｏＧｏ検査）が行われる。

参考までに、ステップＳ１３において、ゲート線Ｇ（ｎ）に、ゲート線Ｇ（ｎ＋１）と逆方向の信号レベル変化を生じさせなかった場合の例を、図９に示す。図８と図９の縦方向および横方向の１ＤＩＶの大きさは、同じである。図９と図８を比べてみると、黒矢印以降の信号の降下レベルが大きく異なることが分かる。図９における大きなレベル降下は、浮遊容量Ｃ_{para_n+1}から電源線Ｐへ流れる電荷によるものである。

以上に説明した第一の実施形態において、ステップＳ１３およびステップＳ１９におけるゲート線Ｇ（ｎ）の論理レベルＬから倫理レベルＨへの信号レベル変化は、ゲート線Ｇ（ｎ）に生じさせる代わりに、他のゲート線、例えば、ゲート線Ｇ（ｎ−１）あるいはゲート線Ｇ（ｎ＋２）などに生じさせても良い。

さて、第一の実施形態では、試験対象の画素回路Ｙ_n内の容量負荷Ｃ_{t_n}は、行番が１つ大きい隣接画素回路Ｙ_n+1内のトランジスタＱ_{1_n+1}のゲート端子に接続されるゲート線Ｇ（ｎ＋１）と電極Ｅ_nとの間に接続されていた。本発明は、試験対象の画素回路Ｙ_n内の容量負荷Ｃ_{t_n}が、同じ画素回路Ｙ_n内のトランジスタＱ_{1_n}のゲート端子に接続されるゲート線Ｇ（ｎ）と電極Ｅ_nとの間に接続される形態に対しても適用できる。そこで、そのような形態を本発明の第二の実施形態として以下に説明する。

本発明の第二の実施形態は、第一の実施形態と同様にＴＦＴアレイ試験装置１００である。ＴＦＴアレイ試験装置１００に関して、第一の実施形態と第二の実施形態との相違は動作にあり、構成上の相違はない。ここで、図１０を参照する。図１０は、ＴＦＴアレイ試験装置１００、および、被測定物であるＴＦＴアレイ基板３００を示す図である。図１０において、図３と同じ要素については、同じ参照番号を付して、詳細な説明を省略する。

まず、ＴＦＴアレイ基板３００の構成について説明する。ＴＦＴアレイ基板３００は、行列状に並ぶ複数の画素回路と、該画素回路を制御するための複数の周辺回路と、それらの回路に関連する複数の配線を備える。それらの全ての構成要素を図示すると煩雑になるので、図３では、説明の便宜上、ＴＦＴアレイ基板３００の構成要素として、画素回路Ｚ_n-1、画素回路Ｚ_n、画素回路Ｚ_n+1、周辺回路Ｖ、および、周辺回路Ｈが示されている。

画素回路Ｚ_n-1、画素回路Ｚ_n、および、画素回路Ｚ_n+1は、ｍ番目の列の画素回路である。そして、各画素回路に付される参照符号Ｚの下付文字は、各画素回路の行番を表している。さて、画素回路Ｚ_n-1、画素回路Ｚ_n、および、画素回路Ｚ_n+1を含む、ＴＦＴアレイ基板３００内の画素回路の全ては、同一構成を有する。そこで、それらの画素回路を代表して、画素回路Ｚ_nの構成について、以下に説明する。画素回路Ｚ_nは、電極Ｅ_nと、そのドレイン端子およびソース端子が電極Ｅ_nおよび電源線Ｐに電気的に接続されるトランジスタＱ_{2_n}と、トランジスタＱ_{2_n}のゲート端子と電源線Ｐとの間に接続される保持容量Ｃ_{H_n}と、そのドレイン端子およびソース端子がトランジスタＱ_{2_n}のゲート端子およびデータ線Ｄ（ｍ）に接続されるトランジスタＱ_{1_n}と、同じ画素回路Ｚ_n内のトランジスタＱ_{1_n}のゲート端子に接続されるゲート線Ｇ（ｎ）と電極Ｅ_nとの間に接続される試験用素子である容量負荷Ｃ_{t_n}と、を備える。

次に、試験装置１００を用いて、ＴＦＴアレイ基板３００を試験する手順について説明する。ここで、図４、および、図１０〜図１３を参照する。図１１は、図１０および図４の回路を簡素化した図である。図１２は、ＴＦＴアレイ基板３００の試験手順を示すフローチャートである。また、図１３は、図１１における各信号線の状態を示すタイミングチャートである。図１３において、縦軸は各信号線の信号レベルであり、横軸は時間である。

ＴＦＴアレイ基板３００の試験は、ＴＦＴアレイ基板２００の試験と同様に、画素素子を形成するための電極を駆動するトランジスタの特性を調べることにより行われる。本実施形態では、画素回路Ｚ_nのトランジスタＱ_{2_n}のオン／オフ動作が正常に行われることを調べる。

まず、ステップＳ３０において、トランジスタＱ_{2_n}をオン状態にする。具体的には、トランジスタＱ_{2_n}がオン状態になるような電圧がデータ線Ｄ（ｍ）に与えられているときに、ゲート線Ｇ（ｎ）を論理レベルＨにし、保持容量Ｃ_{H_n}にデータ線Ｄ（ｍ）電圧を書き込む。トランジスタＱ_{2_n}はｎ型ＦＥＴであるので、論理レベルＨにより、トランジスタＱ_{2_n}がオン状態になり、ドレイン−ソース間が導通する。

次に、ステップＳ３１において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ３０におけるゲート線Ｇ（ｎ）のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。

次に、ステップＳ３２において、ゲート線Ｇ（ｎ）を論理レベルＬにする。この時、図１１を見て明らかなように、トランジスタＱ_{2_n}がオン状態であるので、ゲート線Ｇ（ｎ）のレベル変化により、容量負荷Ｃ_{t_n}および浮遊容量Ｃ_{para_n}から電源線Ｐへ電荷が流れる。

次に、ステップＳ３３において、ステップＳ３２におけるゲート線Ｇ（ｎ）の信号レベル変化と同じ大きさで逆方向の信号レベル変化を、ゲート線Ｇ（ｎ−１）に生じさせる。具体的には、ゲート線Ｇ（ｎ−１）を論理レベルＬから論理レベルＨへ変化させる。なお、この時、隣接画素回路Ｚ_n-1のトランジスタＱ_{2_n-1}がオンにならないように、事前にデータ線Ｄ（ｍ）が論理レベルＬになっている。さて、図１１を見て明らかなように、トランジスタＱ_{2_n-1}がオフ状態であるので、ゲート線Ｇ（ｎ−１）のレベル変化により、電源線Ｐから浮遊容量Ｃ_{para_n-1}へ電荷が流れる。浮遊容量Ｃ_{para_n}と浮遊容量Ｃ_{para_n-1}は、ほぼ等しいので、ステップＳ３２において浮遊容量Ｃ_{para_n}から電源線Ｐへ流れた電荷は、そのほとんどが浮遊容量Ｃ_{para_n-1}に吸収される。

次に、ステップＳ３４において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ３３におけるゲート線のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。

次に、ステップＳ３５において、制御装置１５０により、ステップＳ３２におけるゲート線Ｇ（ｎ）の信号レベル変化およびステップＳ３３におけるゲート線Ｇ（ｎ−１）の信号レベル変化による移動電荷量の総和を求める。具体的には、ステップＳ３１における電荷計１３０の測定値から、ステップＳ３４における電荷計１３０の測定値を差し引く。その計算結果を、移動電荷量Ｑ４とする。

次に、ステップＳ３６において、トランジスタＱ_{2_n}をオフ状態にする。具体的には、トランジスタＱ_{2_n}がオフ状態になるような電圧がデータ線Ｄ（ｍ）に与えられているときに、ゲート線Ｇ（ｎ）を論理レベルＨにし、保持容量Ｃ_{H_n}にデータ線Ｄ（ｍ）電圧を書き込む。

次に、ステップＳ３７において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ３６におけるゲート線Ｇ（ｎ）のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。

次に、ステップＳ３８において、ゲート線Ｇ（ｎ）を論理レベルＬにする。この時、図１１を見て明らかなように、トランジスタＱ_{2_n}がオフ状態であるので、ゲート線Ｇ（ｎ）のレベル変化により、浮遊容量Ｃ_{para_n}から電源線Ｐへ電荷が流れる。

次に、ステップＳ３９において、ステップＳ３８におけるゲート線Ｇ（ｎ）の信号レベル変化と同じ大きさで逆方向の信号レベル変化を、ゲート線Ｇ（ｎ−１）に生じさせる。具体的には、ゲート線Ｇ（ｎ−１）を論理レベルＬから論理レベルＨへ変化させる。この場合、トランジスタＱ_{2_n-1}がオフ状態であるので、ゲート線Ｇ（ｎ−１）のレベル変化により、電源線Ｐから浮遊容量Ｃ_{para_n-1}へ電荷が流れる。

次に、ステップＳ４０において、制御線ＣＡＰを操作し、電荷計１３０に電源線Ｐの電荷Ａを測定させる。なお、その測定は、ステップＳ３９におけるゲート線のレベル変化に起因して変化する電極Ｅ_nの電位が定常状態となった後に行われる。

次に、ステップＳ４１において、制御装置１５０により、ステップＳ３８におけるゲート線Ｇ（ｎ）の信号レベル変化およびステップＳ３９におけるゲート線Ｇ（ｎ−１）の信号レベル変化による移動電荷量の総和を求める。具体的には、ステップＳ３７における電荷計１３０の測定値から、ステップＳ４０における電荷計１３０の測定値を差し引く。その計算結果を、移動電荷量Ｑ５とする。このＱ５は、浮遊容量Ｃ_{para_n}から電源線Ｐに流れる電荷のうち、浮遊容量Ｃ_{para_n-1}に吸収されなかった電荷の量である。

最後に、ステップＳ４２において、制御装置１５０により、（Ｑ４−Ｑ５）を求め、その計算結果をＱ６とする。Ｑ６は、トランジスタＱ_{2_n}がオン状態であり、且つ、容量負荷Ｃ_{t_n}に電荷が蓄積されている時に、ゲート線Ｇ（ｎ）の信号レベル変化に起因して容量負荷Ｃ_{t_n}から電源線Ｐに流れる電荷量を表している。このＱ６を設計上期待される値と比較することにより、トランジスタＱ_{2_n}のオン／オフ動作が正常に行われているかどうかのゴー／ノーゴー検査（Ｇｏ／ＮｏＧｏ検査）が行われる。

ところで、第二の実施形態で明らかなように、浮遊容量の影響を低減するために生じさせる互いに逆方向の２つの信号レベル変化は、同時に発生させる必要がなく、異なる時間位置で発生させても良い。ただし、それらの信号レベル変化の発生位置は、電荷計による２回の測定の間にあることを要する。ここで、第一の実施形態について、互いに逆方向の２つの信号レベル変化が異なる時間位置で発生するように変形した態様を以下に示す。第一の実施形態の第一の変形態様は、図１４に示すようにゲート線Ｇ（ｎ）の信号レベルが先に変化し（ステップＳ１３ａ、ステップＳ１９ａ）、後でゲート線Ｇ（ｎ＋１）の信号レベルが変化する（ステップＳ１３ｂ、ステップＳ１９ｂ）。第一の実施形態の第二の変形態様は、図１５に示すようにゲート線Ｇ（ｎ＋１）の信号レベルが先に変化し（ステップＳ１３ｃ、ステップＳ１９ｃ）、後でゲート線Ｇ（ｎ）の信号レベルが変化する（ステップＳ１３ｄ、ステップＳ１９ｄ）。

また、本発明は、信号レベル変化に起因して流れる電荷を測定する形態の他に、信号レベル変化に起因して流れる電流（単位時間あたりの電荷）を測定する態様に対しても適用可能である。ただし、電流を測定する態様においては、浮遊容量の影響を低減するための互いに逆方向の２つの信号レベル変化を、同時に発生させる必要がある。従って、本発明は、例えば、第一の実施形態について電荷計１３０を電流計（不図示）に置き換えた態様に対しても、適用することができる。その場合、ステップＳ１３以降に電源線Ｐに生じる過渡電流が測定され、その測定結果に基づいてＴＦＴアレイの特性が試験され、または、良否が判断される。

また、以上に説明した実施形態または変形態様において、ＴＦＴアレイ基板の仕様上、連続する３以上のゲート線を操作しなければならないときは、浮遊容量の影響を低減するための互いに逆方向の２つの信号レベル変化を生じさせる信号線を連続する３以上のうちの両端のゲート線とし、連続する３以上のうちの残る中間のゲート線が、電荷測定中または電流測定中、浮遊容量による電荷の移動が生じないように、常に論理レベルＨを示せばよい。例えば、第一の実施形態について、３本のゲート線を操作する変形した第三の変形態様においては、図１６に示すタイミングチャートのように信号レベルを変化させれば良い。

さらに、以上に説明した実施形態または変形態様において、試験対象の画素回路Ｙ_nまたはＺ_n内のトランジスタＱ_{2_n}がオン状態であるとき、および、オフ状態であるときの両方について、電荷または電流を測定するようにしている。しかし、必ずしも、オンおよびオフ両方の状態において測定する必要はない。例えば、信号レベル変化に起因して浮遊容量を通じて流れる電荷量が、測定精度上、許容しうる範囲に収まっているとき、上記トランジスタＱ_{2_n}がオン状態であるときのみ測定すれば良い場合あるからである。

また、以上に説明した実施形態または実施態様において、浮遊容量を通じて流れる電荷を吸収するために、その電荷移動の原因となる信号線の信号レベル変化と逆方向の信号レベル変化を生じさせる信号線は、１本に限らず、２本以上であっても良い。またさらに、浮遊容量の影響を低減するための互いに逆方向の２つの信号レベル変化は、隣接する同種の信号線に生じさせることが好ましいが、必ずそうしなければならない訳ではない。例えば、異なる信号線に生じさせても良い。またさらに、それら互いに逆方向の２つの信号レベル変化は、同じ大きさである必要もない。一方の信号レベル変化に応じてある浮遊容量を通じて流れる望ましくない電荷が、もう一方の信号レベル変化に起因して別の浮遊容量に吸収されるようになっていれば良いからである。

さらに、本発明は、周辺回路Ｈおよび周辺回路Ｖのどちらか一方あるいは両方がＴＦＴアレイ基板上に形成されていない場合においても適用可能である。その場合、ＴＦＴアレイ試験装置を直接ＴＦＴアレイ基板上のデータ線もしくはゲート線に接続してＴＦＴアレイを制御すればよい。

ＴＦＴアレイの画素回路の構成を示す図である。 図１に示す回路図を簡素化した図である。 本発明の実施形態であるＴＦＴアレイ試験装置１００と被測定物２００を示す図である。 ＴＦＴアレイ試験装置１００の内部構成を示す図である。 図３に示す回路図を簡素化した図である。 第一の実施形態における、ＴＦＴアレイ試験装置１００を用いた被測定物２００の試験手順を示すフローチャートである。 図５における各信号線に関するタイミングチャートである。 図５における各信号線に関するタイミングチャートである。 従来技術による試験結果の例を示す図５における図である。 ＴＦＴアレイ試験装置１００と被測定物３００を示す図である。 図１０に示す回路図を簡素化した図である。 第二の実施形態における、ＴＦＴアレイ試験装置１００を用いた被測定物２００の試験手順を示すフローチャートである。 図１１における各信号線に関するタイミングチャートである。 第一の実施形態の第一の変形態様に関するタイミングチャートである。 第一の実施形態の第二の変形態様に関するタイミングチャートである。 第一の実施形態の第三の変形態様に関するタイミングチャートである。

符号の説明

１００ アレイ試験装置
１１１，１１２，１１３，１１４ 端子
１２０ 信号発生器
１３０ 電荷計
１３０ 電荷計
１３１ 演算増幅器
１３２ 容量素子
１３３ スイッチ
１３４ アナログ・ディジタル変換器
１４０ 可変電源
１５０ 制御装置
２００，３００ アレイ基板

Claims (11)

1. 複数の画素回路を具備するアクティブマトリクス型ＴＦＴアレイを試験する方法であって、
   第一の画素回路内の画素素子用電極に容量負荷を介して接続される第一の信号線の信号レベルを変化させるステップと、
   前記第一の信号線とは異なる少なくとも１つの第二の信号線の信号レベルに、前記第一の信号線の信号レベル変化とは逆方向の変化を生じさせるステップと、
   前記第一の画素回路内のトランジスタにより前記画素素子用電極に接続される電源線に、前記信号レベル変化のそれぞれに起因して、流れる電荷の総和を測定するステップと、
   を含むことを特徴とする試験方法。
2. 前記第二の信号線の信号レベル変化が、前記第一の信号線の信号レベル変化と同じ大きさであることを特徴とする請求項１に記載の試験方法。
3. 前記測定ステップが、いずれの前記信号レベル変化よりも前、および、いずれの前記信号レベル変化よりも後のそれぞれにおいて、前記電源線に接続される容量の蓄積電荷を測定するステップを含むことを特徴とする請求項２に記載の試験方法。
4. 複数の画素回路を具備するアクティブマトリクス型ＴＦＴアレイを試験する方法であって、
   第一の画素回路内の画素素子用電極に容量負荷を介して接続される第一の信号線の信号レベルを変化させるステップと、
   前記第一の信号線とは異なる少なくとも１つの第二の信号線の信号レベルに、前記第一の信号線の信号レベル変化と同時に、前記第一の信号線の信号レベル変化とは逆方向の変化を生じさせるステップと、
   第一の画素回路内のトランジスタにより前記画素素子用電極に接続される電源線に、前記信号レベル変化に起因して、流れる電荷または電流を測定するステップと、
   を含むことを特徴とする試験方法。
5. 前記第二の信号線の信号レベル変化が、前記第一の信号線の信号レベル変化と同じ大きさであることを特徴とする請求項４に記載の試験方法。
6. 前記第一の信号線が、前記第一の画素回路におけるデータ書込を制御するための信号線であることを特徴とする請求項１乃至請求項３のいずれかに記載の試験方法。
7. 前記第二の信号線が、前記第一の画素回路と隣接する第二の画素回路におけるデータ書込を制御するための信号線であることを特徴とする請求項６に記載の試験方法。
8. 前記第一の信号線が、前記第一の画素回路に隣接する前記第二の画素回路におけるデータ書込を制御するための信号線であることを特徴とする請求項１乃至請求項５のいずれかに記載の試験方法。
9. 前記第二の信号線が、前記第一の画素回路におけるデータ書込、または、前記第二の画素回路と隣接する第三の画素回路におけるデータ書込を制御するための信号線であることを特徴とする請求項８に記載の試験方法。
10. 前記測定ステップが、前記トランジスタがオンの時に測定することを特徴とする請求項１乃至請求項９のいずれかに記載の試験方法。
11. 前記測定ステップが、前記トランジスタがオンの時、および、前記トランジスタがオフの時のそれぞれにおいて測定することを特徴とする請求項１乃至請求項９のいずれかに記載の試験方法。
    

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