JP2007259214A - タイミング同期化回路 - Google Patents
タイミング同期化回路 Download PDFInfo
- Publication number
- JP2007259214A JP2007259214A JP2006082471A JP2006082471A JP2007259214A JP 2007259214 A JP2007259214 A JP 2007259214A JP 2006082471 A JP2006082471 A JP 2006082471A JP 2006082471 A JP2006082471 A JP 2006082471A JP 2007259214 A JP2007259214 A JP 2007259214A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- fifo
- data
- output
- multiplexing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
【課題】データ多重化により信号高速化するLSI回路において、同期してタイミング出力させる。
【解決手段】複数LSI回路の出力データの多重化による信号高速化において、出力データ毎にデータ低速部との位相差を吸収するバファメモリのFiFoを設け、
該FiFoの段数を最大戻り時間を確保せずに縮小をおこなった場合に、該FiFoへの分周スタート信号の戻り時間が最も遅い回路データ出力に合わせて読出しサイクル制御を行なう読出しサイクル制御回路を設け、前記FiFoの動作ステージ切換え比較タイミングにヒステリシス特性を持たせてステージ切換え動作の安定化を図る。
【選択図】図１
【解決手段】複数LSI回路の出力データの多重化による信号高速化において、出力データ毎にデータ低速部との位相差を吸収するバファメモリのFiFoを設け、
該FiFoの段数を最大戻り時間を確保せずに縮小をおこなった場合に、該FiFoへの分周スタート信号の戻り時間が最も遅い回路データ出力に合わせて読出しサイクル制御を行なう読出しサイクル制御回路を設け、前記FiFoの動作ステージ切換え比較タイミングにヒステリシス特性を持たせてステージ切換え動作の安定化を図る。
【選択図】図１
Description
本発明は、複数のCMOS_LSIからの情報信号の位相差を吸収し、同期してタイミング出力させるタイミング同期化回路に関するものである。
タイミング同期化回路の従来技術の背景と公知技術について、以下(a)〜(f)の項目に分けて説明する。
（ａ）ネットワーク、通信の高速化により、オーバGHz帯域でデータ伝送を行うデバイスが増大している。
そのデバイスとしてCMOS_LSIでは２〜３GHzが限界であり、それ以上の帯域ではSiGeを含む超高速バイポーラや化合物半導体が使用されている。
（ａ）ネットワーク、通信の高速化により、オーバGHz帯域でデータ伝送を行うデバイスが増大している。
そのデバイスとしてCMOS_LSIでは２〜３GHzが限界であり、それ以上の帯域ではSiGeを含む超高速バイポーラや化合物半導体が使用されている。
（ｂ）また、通信やネットワークで使用され、単機能ではあるが、高速動作を行なうデバイスもある。
（ｃ）そして、それらのデバイスの動作を確認する試験は、使用される周波数だけでなく、動作周波数帯域での特性等も試験が行われる。
従って、上記(a)や(b)のデバイスを試験する機器は、特定の周波数だけでなく、ある程度任意の周波数で動作を保証する必要がある。
そのため、試験する機器は、CMOS_LSI部の機能動作部に超高速バイポーラや化合物半導体LSIを組み合わせ（シリアルに接続し）て設計される。
従って、上記(a)や(b)のデバイスを試験する機器は、特定の周波数だけでなく、ある程度任意の周波数で動作を保証する必要がある。
そのため、試験する機器は、CMOS_LSI部の機能動作部に超高速バイポーラや化合物半導体LSIを組み合わせ（シリアルに接続し）て設計される。
（ｄ）超高速バイポーラや化合物半導体LSIは、大規模ゲートサイズのものが現状では困難であり、上述のように単機能の多重化または一部多重化により設計される。
図９に示すように、データ多重化は、CMOS_LSI５１〜５４のチャンネル出力データを合成するため、多重化されるチャンネル数の増大に対応して、CMOS_LSIを多数使用して実現する。
そのため、多重化LSI１００に入力される基準信号のクロック（以下、CLKとも表記）は、１／（多重化）となる分周CLKをCMOS_LSI５１〜５４に送出し、その分周CLKに同期して個々のCMOS_LSI５１〜５４の出力データを多重化LSI１００に戻す必要がある。
例えば、図１０おいてCMOS_LSI５１〜５４の４信号のデータ出力をそれぞれ１ビットとし、多重化LSI１００においてパラレル・シリアル変換して多重化する構成とする。
そして、多重化LSI１００は、４→１パラレル−シリアライザとなるので、基準信号のCLKに対して、クロック分周回路３０により４分周した新基準信号のCLKをCMOS_LSI５１〜５４に送出して個々のデータを取り出すことになる。
図９に示すように、データ多重化は、CMOS_LSI５１〜５４のチャンネル出力データを合成するため、多重化されるチャンネル数の増大に対応して、CMOS_LSIを多数使用して実現する。
そのため、多重化LSI１００に入力される基準信号のクロック（以下、CLKとも表記）は、１／（多重化）となる分周CLKをCMOS_LSI５１〜５４に送出し、その分周CLKに同期して個々のCMOS_LSI５１〜５４の出力データを多重化LSI１００に戻す必要がある。
例えば、図１０おいてCMOS_LSI５１〜５４の４信号のデータ出力をそれぞれ１ビットとし、多重化LSI１００においてパラレル・シリアル変換して多重化する構成とする。
そして、多重化LSI１００は、４→１パラレル−シリアライザとなるので、基準信号のCLKに対して、クロック分周回路３０により４分周した新基準信号のCLKをCMOS_LSI５１〜５４に送出して個々のデータを取り出すことになる。
（ｅ）上記(d)で説明した図１０の回路は、現実ではCMOS_LSI５１〜５４のロットバラツキや配線のバラツキ、多重化LSI１００の入力経路毎のＴsu／Ｔhの違い、実装されるボード上での温度、電源電圧等の外部環境の変動に伴うＴpdのバラツキが発生する。
例えば、CMOS_LSI５１〜５４と多重化LSI１００との信号伝送周波数を3.3GHzとすると、図１１に示すように、データ幅は300psしかなく、上記のＴsu／Ｔhを超えるバラツキがあれば、取り込みデータサイクルが多重化LSI１００側でズレてしまう。
そこで、この問題を解決するために、書き込んだデータを書き込んだ順番に読み出すことのできるFiFo（first-in first-out）を位相差吸収のバッファメモリとして使用する。
図１０に示すように、多重化LSI１００側において、入力ポート毎にそれぞれFiFo２１〜２４による位相差吸収回路を設けて、ポートの経路毎にデータ取り込みを行なう。
そして、FiFo２１〜２４からのデータ取り出しは、基準信号CLKの分周信号１０２で一斉に取り出す様にしている。
なお、原理的には、アナログ的な可変ディレーラインを挿入して、入力の位相を強制的に調整することも固定周波数または狭い周波数範囲に特化すれば可能である。
しかし、アナログ的な可変ディレーラインの場合、周波数変化があるとポート入力タイミングと多重化LSI入力の位相差補償が出来ないので動作させることができない。
また、FiFoの基本回路例を図１２に、多重化回路の基本回路を図１０に、多重化回路のタイミングチャートを図１３に示す。
図１２において、書込みカウンタWCNTRは、W_CLR＝“1”のサイクルでカウンタ値“0”に初期化し、W_CLR＝“0”初期化後は、WCLKに同期して順次インクリメントする。
そして、読込みカウンタRCNTRにおいて、分周スタートのR_CLR＝“1”のサイクルでカウンタ値“0”に初期化し、W_CLR＝“0”初期化後は、分周CLKに同期して順次インクリメントする。
例えば、CMOS_LSI５１〜５４と多重化LSI１００との信号伝送周波数を3.3GHzとすると、図１１に示すように、データ幅は300psしかなく、上記のＴsu／Ｔhを超えるバラツキがあれば、取り込みデータサイクルが多重化LSI１００側でズレてしまう。
そこで、この問題を解決するために、書き込んだデータを書き込んだ順番に読み出すことのできるFiFo（first-in first-out）を位相差吸収のバッファメモリとして使用する。
図１０に示すように、多重化LSI１００側において、入力ポート毎にそれぞれFiFo２１〜２４による位相差吸収回路を設けて、ポートの経路毎にデータ取り込みを行なう。
そして、FiFo２１〜２４からのデータ取り出しは、基準信号CLKの分周信号１０２で一斉に取り出す様にしている。
なお、原理的には、アナログ的な可変ディレーラインを挿入して、入力の位相を強制的に調整することも固定周波数または狭い周波数範囲に特化すれば可能である。
しかし、アナログ的な可変ディレーラインの場合、周波数変化があるとポート入力タイミングと多重化LSI入力の位相差補償が出来ないので動作させることができない。
また、FiFoの基本回路例を図１２に、多重化回路の基本回路を図１０に、多重化回路のタイミングチャートを図１３に示す。
図１２において、書込みカウンタWCNTRは、W_CLR＝“1”のサイクルでカウンタ値“0”に初期化し、W_CLR＝“0”初期化後は、WCLKに同期して順次インクリメントする。
そして、読込みカウンタRCNTRにおいて、分周スタートのR_CLR＝“1”のサイクルでカウンタ値“0”に初期化し、W_CLR＝“0”初期化後は、分周CLKに同期して順次インクリメントする。
（ｆ）上記（ｅ）で説明した様に、図１０に示すFiFo２１〜２４を挿入することにより、CMOS_LSI５１〜５４側からの入力位相バラツキを吸収することが出来る。
そこで、FiFo２１〜２４の深さ（段数）は、どのような要因（パラメータ）で決定されるかについて、以下FiFo２１とCMOS_LSI５１との関係で説明する。
要因（1）：上記(e)に記述した、固定周波数における位相バラツキ
要因（2）：上記(c)に記述した、測定周波数の変動による位相バラツキ
上記要因(2)による周波数変動は、CMOS_LSI５１への新基準信号CLK周波数もリンクして変化するので、結果的に多重化LSI１００に戻ってくるデータの位相が、多重化LSI１００自身が持つ基準タイミングの入力位相変動として見えるので、この変動分を吸収する必要がある。
そこで、FiFo２１〜２４の深さ（段数）は、どのような要因（パラメータ）で決定されるかについて、以下FiFo２１とCMOS_LSI５１との関係で説明する。
要因（1）：上記(e)に記述した、固定周波数における位相バラツキ
要因（2）：上記(c)に記述した、測定周波数の変動による位相バラツキ
上記要因(2)による周波数変動は、CMOS_LSI５１への新基準信号CLK周波数もリンクして変化するので、結果的に多重化LSI１００に戻ってくるデータの位相が、多重化LSI１００自身が持つ基準タイミングの入力位相変動として見えるので、この変動分を吸収する必要がある。
基本的に、分周スタート信号１０１の戻り時間とFiFo２１の段数は、以下の関係がある。
つまり、（多重化LSIのCLK(基準信号)出力→(CMOS_LSI５１のデータ出力)→多重化LSI１００のFiFo２１入力）までの絶対遅延＋CMOS_LSI５１リタイミングＦＦ段数を吸収するためには下記式（１）により求められる。
必要なFiFoの段数＞(（要因(1)のMax＋要因(2)の絶対遅延分）÷(１／CMOS多重化LSI１００の最大周波数)＋CMOS_LSI５１リタイミングＦＦ段数)の少数点繰上げ整数値・・・・・・・・・・・・・・・・・ （１）
従って、周波数が十分低い場合には、CMOS_LSI５１のリタイミングＦＦ段数＋１くらいになることもある。
例えば、CMOS_LSI５１と多重化LSI１００間の配線を片道２０cm、CMOS_LSI５１のリタイミングＦＦ段数３段、CMOS_LSI５１の分周CLK(in→out)Ｔpd＝３ns typ.とする。
また、CMOS_LSI５１のロットバラツキ＝1.6ns、配線バラツキ＝1.1ns、プリント基板上の単位長さの遅延時間Ｔpd＝60ps/cmとすると、
ここで、分周周波数が、3.3GHz(300ps)の1/16分周→206MHz(4.8ns)であれば、必要なFiFoの段数は、
（（2×（20cm×60ps/cm）×1.1ns＋3ns×1.6ns）/4.8ns）＋３
＝((2.64ns+4.8ns)/4.8ns)＋3 →５段となる。
つまり、（多重化LSIのCLK(基準信号)出力→(CMOS_LSI５１のデータ出力)→多重化LSI１００のFiFo２１入力）までの絶対遅延＋CMOS_LSI５１リタイミングＦＦ段数を吸収するためには下記式（１）により求められる。
必要なFiFoの段数＞(（要因(1)のMax＋要因(2)の絶対遅延分）÷(１／CMOS多重化LSI１００の最大周波数)＋CMOS_LSI５１リタイミングＦＦ段数)の少数点繰上げ整数値・・・・・・・・・・・・・・・・・ （１）
従って、周波数が十分低い場合には、CMOS_LSI５１のリタイミングＦＦ段数＋１くらいになることもある。
例えば、CMOS_LSI５１と多重化LSI１００間の配線を片道２０cm、CMOS_LSI５１のリタイミングＦＦ段数３段、CMOS_LSI５１の分周CLK(in→out)Ｔpd＝３ns typ.とする。
また、CMOS_LSI５１のロットバラツキ＝1.6ns、配線バラツキ＝1.1ns、プリント基板上の単位長さの遅延時間Ｔpd＝60ps/cmとすると、
ここで、分周周波数が、3.3GHz(300ps)の1/16分周→206MHz(4.8ns)であれば、必要なFiFoの段数は、
（（2×（20cm×60ps/cm）×1.1ns＋3ns×1.6ns）/4.8ns）＋３
＝((2.64ns+4.8ns)/4.8ns)＋3 →５段となる。
しかし、3.3GHz(300ps)までの全動作周波数で補償する場合、上記例で同様に求めると、FiFo２１の段数が深くなる。
（（2×（20cm×60ps/cm）×1.1ns＋3ns×1.6ns）/300ps）＋3
＝（（2.64ns＋4.8ns）/300ps）＋3
＝27.8→28段となる。
従って、回路規模の増大と、それに伴う消費電力増加（冷却、電源）の問題がある。
さらに、マージンと論理設計のし易さを考慮すると、最低32段のFiFo２１となる。
また上記例は、プリント基板上にCMOS_LSI５１〜５４と多重化LSI１００を搭載したことを想定したが、CMOS_LSI５１〜５４側の電源ノイズ問題またはCMOS_LSI１００の並列チャンネル数によるプリント基板搭載上限個数を超えた場合には、周波数帯域から見て低損失のケーブルでの伝送遅延が加わる。
その場合、仮にケーブル1m(5ns/m)が接続されたときのFiFoの段数は下記となる。
（（2.64ns＋4.8ns＋5ns×２）/300ps）＋3≒61.1 →62段
さらに、マージンと論理設計のし易さを考慮すると、実に64段のFiFoとなり回路規模が非常に大きくなる。
（（2×（20cm×60ps/cm）×1.1ns＋3ns×1.6ns）/300ps）＋3
＝（（2.64ns＋4.8ns）/300ps）＋3
＝27.8→28段となる。
従って、回路規模の増大と、それに伴う消費電力増加（冷却、電源）の問題がある。
さらに、マージンと論理設計のし易さを考慮すると、最低32段のFiFo２１となる。
また上記例は、プリント基板上にCMOS_LSI５１〜５４と多重化LSI１００を搭載したことを想定したが、CMOS_LSI５１〜５４側の電源ノイズ問題またはCMOS_LSI１００の並列チャンネル数によるプリント基板搭載上限個数を超えた場合には、周波数帯域から見て低損失のケーブルでの伝送遅延が加わる。
その場合、仮にケーブル1m(5ns/m)が接続されたときのFiFoの段数は下記となる。
（（2.64ns＋4.8ns＋5ns×２）/300ps）＋3≒61.1 →62段
さらに、マージンと論理設計のし易さを考慮すると、実に64段のFiFoとなり回路規模が非常に大きくなる。
さらに、図１４に示すように、タイミング同期化回路を回路ブロックとして、回路ブロック２０１〜２０４を並列化して後段の回路ブロック２００で多重化することにより回路規模が一層増大する問題がある。
本発明が解決しようとする問題点は、複数のCMOS_LSIデータ出力を多重化した高速データ伝送回路において、タイミング位相差吸収回路としてFiFoを使用しているが、広い帯域での動作周波数変化を踏まえて、FiFoの回路規模の縮少化とそれに伴う弊害への対策と、タイミング同期化回路を回路ブロックとして、その回路ブロックの並列化によりさらに多重化を実現する方法である。
本発明の第１は、
複数LSI回路の出力データの多重化による信号高速化において、出力データ毎にデータ低速部との位相差を吸収するバファメモリのFiFoを設け、
該FiFoの段数を最大戻り時間を確保せずに縮小をおこなった場合に、該FiFoへの分周スタート信号の戻り時間が最も遅い回路データ出力に合わせて読出しサイクル制御を行なう読出しサイクル制御回路を設け、
前記FiFoの動作ステージ切換え比較タイミングにヒステリシス特性を持たせてステージ切換え動作の安定化を図ることを特徴とするタイミング同期化回路。
複数LSI回路の出力データの多重化による信号高速化において、出力データ毎にデータ低速部との位相差を吸収するバファメモリのFiFoを設け、
該FiFoの段数を最大戻り時間を確保せずに縮小をおこなった場合に、該FiFoへの分周スタート信号の戻り時間が最も遅い回路データ出力に合わせて読出しサイクル制御を行なう読出しサイクル制御回路を設け、
前記FiFoの動作ステージ切換え比較タイミングにヒステリシス特性を持たせてステージ切換え動作の安定化を図ることを特徴とするタイミング同期化回路。
本発明の第２は、
複数LSI回路の出力データの多重化によるタイミング同期化回路を回路ブロックとして、該回路ブロックを並列化してさらに多重化する場合、回路ブロック間で多重化データ出力位相が異なることがあり、これを回避するために、
個々の回路ブロックにある読出し制御回路から動作ステージ情報を外部出力し、この動作ステージ信号を全ての間で位相比較して、一番上の動作ステージ情報のLSI回路を基準として個々の回路ブロックに対して基準ステージで動作する様にフィードバックして読み出し制御する読み出し制御回路を設け、
但し、個々の位相比較による動作ステージ決定の情報と新しい動作ステージ情報に対して隔離している場合、すなわち２つ以上動作ステージが開いている場合は、個々の位相比較結果による動作ステージ決定を優先することを特徴とする前記回路ブロックを並列化して多重化したタイミング同期化回路。
複数LSI回路の出力データの多重化によるタイミング同期化回路を回路ブロックとして、該回路ブロックを並列化してさらに多重化する場合、回路ブロック間で多重化データ出力位相が異なることがあり、これを回避するために、
個々の回路ブロックにある読出し制御回路から動作ステージ情報を外部出力し、この動作ステージ信号を全ての間で位相比較して、一番上の動作ステージ情報のLSI回路を基準として個々の回路ブロックに対して基準ステージで動作する様にフィードバックして読み出し制御する読み出し制御回路を設け、
但し、個々の位相比較による動作ステージ決定の情報と新しい動作ステージ情報に対して隔離している場合、すなわち２つ以上動作ステージが開いている場合は、個々の位相比較結果による動作ステージ決定を優先することを特徴とする前記回路ブロックを並列化して多重化したタイミング同期化回路。
本発明のタイミング同期化回路は、多重化LSIへの戻りの絶対時間、CMOS_LSIの並列度によりその効果は変わるが、従来の回路に比較しておよそ1/2の回路規模で実現できる効果がある。
本発明のタイミング同期化回路は、複数個のCMOS_LSIからの情報信号の位相差を位相差吸収制御回路により吸収し、同期してタイミング出力させる。
最初に、従来技術の項目(f)で説明した問題に対し、本発明による解決方法について、項目（ｇ）、（ｈ）に分けて以下説明する。
（ｇ）最初に、タイミング同期化回路において、位相のバラツキを考慮しなければならないFiFoの段数を下記式により計算する。
ここで、配線とプリント基板での位相バラツキを１０％、半導体のプロセスバラツキ変動幅を（遅いときの1.6と、早いときの0.5との差）とする。
2×20cm×60ps/cm×0.1＋3ns×（1.6−0.5）＝0.24ns＋3.3ns＝3.54ns
3.54ns/300ps≒11.8→12段
さらに、FiFoの段数として余裕をみて16段あればバラツキに対してカバーできることになる。
つまり、絶対位相遅延Ｔpdのオフセット分は、読み出し時において、先頭に無効のデータとしてあればよく、リタイミングＦＦの段数をオフセットとして読み出しサイクルを遅い方へズラせば結果的にFiFoのデータ保持が保証される。
（ｇ）最初に、タイミング同期化回路において、位相のバラツキを考慮しなければならないFiFoの段数を下記式により計算する。
ここで、配線とプリント基板での位相バラツキを１０％、半導体のプロセスバラツキ変動幅を（遅いときの1.6と、早いときの0.5との差）とする。
2×20cm×60ps/cm×0.1＋3ns×（1.6−0.5）＝0.24ns＋3.3ns＝3.54ns
3.54ns/300ps≒11.8→12段
さらに、FiFoの段数として余裕をみて16段あればバラツキに対してカバーできることになる。
つまり、絶対位相遅延Ｔpdのオフセット分は、読み出し時において、先頭に無効のデータとしてあればよく、リタイミングＦＦの段数をオフセットとして読み出しサイクルを遅い方へズラせば結果的にFiFoのデータ保持が保証される。
ここで、図１５に示すように、一番早いフラグをＢとし、一番遅いフラグをＡとし、オフセット段数３段、FiFo段数１６段、FiFoの読出しスタートレジスタ番号（３）としたとき、3-18(3)のようにFiFoの動作範囲のステージを表記して以下説明する。
(Ａ18)、（ＡXX）： FiFoのR-CLRとなる分周スタート信号から、W-CLRとして戻ってきた分周スタート信号とのサイクル位相差（＋）が１６を越えた場合に次のステージ5-20(5)サイクルのFiFo動作範囲となる様に読み出しスタートレジスタ番号（reg）を変更する。
(Ｂ16)、（ＢXX）：戻りの分周スタート信号がジッタを含んでいた場合には、ちょっとした位相差変動でステージの切り替えがひんぱんに入り、動作が不安定となる。
その為に、一度上がったステージから動作ステージを下げる場合には、比較タイミングにヒステリシスをもたせる（この場合２サイクル分）事により動作の安定化を図ることができる。
ただし、ステージの変化の際は、最終出力位相が変化するので、変化が発生したサイクルにおける動作の保証はできない。
(Ａ18)、（ＡXX）： FiFoのR-CLRとなる分周スタート信号から、W-CLRとして戻ってきた分周スタート信号とのサイクル位相差（＋）が１６を越えた場合に次のステージ5-20(5)サイクルのFiFo動作範囲となる様に読み出しスタートレジスタ番号（reg）を変更する。
(Ｂ16)、（ＢXX）：戻りの分周スタート信号がジッタを含んでいた場合には、ちょっとした位相差変動でステージの切り替えがひんぱんに入り、動作が不安定となる。
その為に、一度上がったステージから動作ステージを下げる場合には、比較タイミングにヒステリシスをもたせる（この場合２サイクル分）事により動作の安定化を図ることができる。
ただし、ステージの変化の際は、最終出力位相が変化するので、変化が発生したサイクルにおける動作の保証はできない。
結果としての効果は、FiFoのメモリ部４ビット分で、従来では64段×４＝256_DFFが、本発明では、16段×４＋24（位相比較用FFの数）＝88_DFFとなる。
従って、従来比では（88_DFF/256_DFF）≒1/2.9（約３４％）でのハードウェア規模で可能となる。
従って、従来比では（88_DFF/256_DFF）≒1/2.9（約３４％）でのハードウェア規模で可能となる。
（ｈ）さらに、項目（ｇ）で生じる３つの問題を解決する方法について以下説明する。
第１の問題は、個々のデータビット入力に対して、読み出し制御は１系統となるので、このままでは回路動作の整合がとれない。
そこで、第1の問題の解決方法として、分周スタート信号は、最大想定位相遅れをカバーできる周回信号として動作し、それぞれの戻り分周スタート信号が１番遅くきた経路で読み出し制御を行えれば良い。
当然、４つは同じ新基準信号CLKで動作しているので、単なるスタティックなチャンネル間スキュー分がパラメータとなる。
また、ヒステリシスを持った戻り側も同様に一番遅くきた経路のスタート信号を基準として制御できればよい。
例えば、図１１に示すタイミングでは、ポート４を基準として読み出し制御をすればよい。
第１の問題は、個々のデータビット入力に対して、読み出し制御は１系統となるので、このままでは回路動作の整合がとれない。
そこで、第1の問題の解決方法として、分周スタート信号は、最大想定位相遅れをカバーできる周回信号として動作し、それぞれの戻り分周スタート信号が１番遅くきた経路で読み出し制御を行えれば良い。
当然、４つは同じ新基準信号CLKで動作しているので、単なるスタティックなチャンネル間スキュー分がパラメータとなる。
また、ヒステリシスを持った戻り側も同様に一番遅くきた経路のスタート信号を基準として制御できればよい。
例えば、図１１に示すタイミングでは、ポート４を基準として読み出し制御をすればよい。
第２の問題は、２ステップ毎の切換えでは、制御ロジックの設計が複雑となる。
例えば、図１５においては、２４ステージの位相比較の上り/下りを確認する必要がある２サイクルシフトの設計である。
第２の問題の解決方法としては、FiFoの深さにマージンを持って２４段とすれば、図１６のようになる。
この場合、動作設定ステージが２４ステージから６ステージとなるメリットがある。
本解決方法では、FiFoのメモリ部４ビット分で、24段×4＋6（位相比較用FFの数）＝102_DFFとなる。
従って、従来比では（102_DFF/256_DFF）≒1/2.5でのハードウェア規模で可能となる。
例えば、図１５においては、２４ステージの位相比較の上り/下りを確認する必要がある２サイクルシフトの設計である。
第２の問題の解決方法としては、FiFoの深さにマージンを持って２４段とすれば、図１６のようになる。
この場合、動作設定ステージが２４ステージから６ステージとなるメリットがある。
本解決方法では、FiFoのメモリ部４ビット分で、24段×4＋6（位相比較用FFの数）＝102_DFFとなる。
従って、従来比では（102_DFF/256_DFF）≒1/2.5でのハードウェア規模で可能となる。
第３の問題は、前記のタイミング同期化回路を回路ブロックとしたとき、回路ブロックをさらに並列化して動作させる場合について図1を参照して説明する。
但し、図１において、下記の具体例のように、並列動作の回路ブロック２０１〜２０４がそれぞれ異なったステージで動作すると、結果的に多重化データの出力タイミングが回路ブロック２０１〜２０４間で足並みがそろわなくなるので、後段の回路ブロック２００は正しい動作ができないので対象外とする。
回路ブロック２０１の多重化回路の動作ステージ＝1-24
回路ブロック２０２の多重化回路の動作ステージ＝9-32
回路ブロック２０３の多重化回路の動作ステージ＝1-24
回路ブロック２０４の多重化回路の動作ステージ＝9-32
第３の問題の解決方法としては、図１に示すように、回路ブロック２０１〜２０４から、読み出しサイクルを外部に出力して、それぞれの動作ステージ情報を知ることで、回路ブロック２０１〜２０４からの動作ステージの最大値を基準として再度、個々の回路ブロック２０１〜２０４の読み出し制御回路にフィードバックして全ての回路ブロック２０１〜２０４が同じ動作ステージで制御されるようにする。
但し、ステージ情報大小比較回路６０は、後段の回路ブロック２００の一部として、または回路ブロック２０１〜２０４のどれかをマスターとしてその中に含ませてもよい。
但し、図１において、下記の具体例のように、並列動作の回路ブロック２０１〜２０４がそれぞれ異なったステージで動作すると、結果的に多重化データの出力タイミングが回路ブロック２０１〜２０４間で足並みがそろわなくなるので、後段の回路ブロック２００は正しい動作ができないので対象外とする。
回路ブロック２０１の多重化回路の動作ステージ＝1-24
回路ブロック２０２の多重化回路の動作ステージ＝9-32
回路ブロック２０３の多重化回路の動作ステージ＝1-24
回路ブロック２０４の多重化回路の動作ステージ＝9-32
第３の問題の解決方法としては、図１に示すように、回路ブロック２０１〜２０４から、読み出しサイクルを外部に出力して、それぞれの動作ステージ情報を知ることで、回路ブロック２０１〜２０４からの動作ステージの最大値を基準として再度、個々の回路ブロック２０１〜２０４の読み出し制御回路にフィードバックして全ての回路ブロック２０１〜２０４が同じ動作ステージで制御されるようにする。
但し、ステージ情報大小比較回路６０は、後段の回路ブロック２００の一部として、または回路ブロック２０１〜２０４のどれかをマスターとしてその中に含ませてもよい。
次に、本発明の回路ブロックを並列化してさらに多重化した構成と具体的回路例のポイントについて説明する。
図１に示すように、本発明のタイミング同期化回路は、回路ブロック２０１〜２０４、ステージ情報大小比較回路６０、後段の回路ブロック２００とで構成している。
ここで、図１に示す回路ブロック２０１〜２０４は、それぞれが多重化LSIであり、その具体的な回路図例を図２に示す。
図１に示すステージ情報大小比較回路６０の具体例を図７に示す。
図７において、ステージ情報大小比較回路６０は、ステージ情報の大小比較をして一番遅い情報を新ステージ情報として読出しサイクル制御回路４１へ出力する。
また、図２に示す読出しサイクル制御回路４１のブロック図を図３に示す。
図３において、位相比較ＦＦ７１からのヒステリシスフラグ信号を比較タイミング有効フラグ発生部６１へフィードバックし、FiFoの動作ステージを決める。
そして、図３の読出しサイクル制御回路４１に示すＡ(1)〜Ａ(4)及びＢにおけるタイミング例を図4に示す。
図３において、回路ブロック２０１からの立上り検出出力をＡ(1)とすると、
図４のタイミングでは回路ブロック２０２の立上り検出出力Ａ(2)が一番遅い戻り分周スタート信号となる。
また、図３に示す比較タイミング有効フラグ発生部６１の回路図例を図５に示す。
図５において、#17/ #13では、読出しカウンタRCNTRの出力に対して＃17は、遅い方のクロックＡ24(#18)で一致したら出力を“１”とし、＃13は、早い方のクロックB20(#14)で一致したら出力を“1”とする。
また、セレクタSELは、図３に示す動作ステージ制御回路９０から該当する動作ステージ（9-32）で動作している場合には、ヒステリシスフラグ＝“1”でＢ側を選択し位相比較FF７１のＥの入力信号とする。
そして、位相比較FF７１において、図３に示す信号Ｂをd端子に入力し、Ｅ端子の信号と比較サイクルにて位相比較して有効フラグを図３に示す動作ステージ制御回路９０のデータ入力へ出力する。
また、図３に示す動作ステージ制御回路９０の回路図例を図６に示す。
図６に示すように、動作ステージ制御回路９０において、位相比較FF７１〜７５出力のFiFoの動作ステージ情報(1)〜(5)と新ステージ信号(1)〜(5)と引算器９１で大小比較し、演算器９２でセレクタ信号として出力し、どちらのステージ信号で読み出すかをセレクタ９３で選択し、R_ADR変換情報としてR_ADR変換部８０へ出力する。
図８において、R_CNT出力をR_ADR変換情報でステージのシフト数に変換したアドレスをFiFo２１〜２４へ出力し、６ステージ分で６４段のバラツキを吸収することができる。
図１に示すように、本発明のタイミング同期化回路は、回路ブロック２０１〜２０４、ステージ情報大小比較回路６０、後段の回路ブロック２００とで構成している。
ここで、図１に示す回路ブロック２０１〜２０４は、それぞれが多重化LSIであり、その具体的な回路図例を図２に示す。
図１に示すステージ情報大小比較回路６０の具体例を図７に示す。
図７において、ステージ情報大小比較回路６０は、ステージ情報の大小比較をして一番遅い情報を新ステージ情報として読出しサイクル制御回路４１へ出力する。
また、図２に示す読出しサイクル制御回路４１のブロック図を図３に示す。
図３において、位相比較ＦＦ７１からのヒステリシスフラグ信号を比較タイミング有効フラグ発生部６１へフィードバックし、FiFoの動作ステージを決める。
そして、図３の読出しサイクル制御回路４１に示すＡ(1)〜Ａ(4)及びＢにおけるタイミング例を図4に示す。
図３において、回路ブロック２０１からの立上り検出出力をＡ(1)とすると、
図４のタイミングでは回路ブロック２０２の立上り検出出力Ａ(2)が一番遅い戻り分周スタート信号となる。
また、図３に示す比較タイミング有効フラグ発生部６１の回路図例を図５に示す。
図５において、#17/ #13では、読出しカウンタRCNTRの出力に対して＃17は、遅い方のクロックＡ24(#18)で一致したら出力を“１”とし、＃13は、早い方のクロックB20(#14)で一致したら出力を“1”とする。
また、セレクタSELは、図３に示す動作ステージ制御回路９０から該当する動作ステージ（9-32）で動作している場合には、ヒステリシスフラグ＝“1”でＢ側を選択し位相比較FF７１のＥの入力信号とする。
そして、位相比較FF７１において、図３に示す信号Ｂをd端子に入力し、Ｅ端子の信号と比較サイクルにて位相比較して有効フラグを図３に示す動作ステージ制御回路９０のデータ入力へ出力する。
また、図３に示す動作ステージ制御回路９０の回路図例を図６に示す。
図６に示すように、動作ステージ制御回路９０において、位相比較FF７１〜７５出力のFiFoの動作ステージ情報(1)〜(5)と新ステージ信号(1)〜(5)と引算器９１で大小比較し、演算器９２でセレクタ信号として出力し、どちらのステージ信号で読み出すかをセレクタ９３で選択し、R_ADR変換情報としてR_ADR変換部８０へ出力する。
図８において、R_CNT出力をR_ADR変換情報でステージのシフト数に変換したアドレスをFiFo２１〜２４へ出力し、６ステージ分で６４段のバラツキを吸収することができる。
上記説明したように、タイミング同期化回路を回路ブロックとして多重化する場合、複数の回路ブロックが並列で動作するときに、回路ブロック間で多重化データ出力位相が異なることがある。
そこで、これを回避するために、個々の回路ブロックにある読出し制御回路から動作ステージ情報を外部出力し、この信号を全ての動作ステージ間で比較して、一番上の動作ステージ情報をLSIを基準として個々の回路ブロックに対して基準ステージで動作する様に読み出し制御回路にフィードバックする。
但し、個々の位相比較による動作ステージ決定の情報と新しい動作ステージ情報に対して隔離している場合、すなわち２つ以上動作ステージが開いている場合は、個々の位相比較結果による動作ステージ決定を優先する。
そこで、これを回避するために、個々の回路ブロックにある読出し制御回路から動作ステージ情報を外部出力し、この信号を全ての動作ステージ間で比較して、一番上の動作ステージ情報をLSIを基準として個々の回路ブロックに対して基準ステージで動作する様に読み出し制御回路にフィードバックする。
但し、個々の位相比較による動作ステージ決定の情報と新しい動作ステージ情報に対して隔離している場合、すなわち２つ以上動作ステージが開いている場合は、個々の位相比較結果による動作ステージ決定を優先する。
本発明のタイミング同期化回路は、データ多重化により信号高速化するLSI回路において、同期してタイミング出力させる場合に利用できる。
１０ 多重化回路
２１、２２、２３、２４ FiFo
３０ クロック分周回路
４０、４１ 読出しサイクル制御回路
５１、５２、５３、５４ CMOS_LSI
６１、６２、６３、６４ 比較タイミング有効フラグ発生部
７１、７２、７３、７４ 位相比較FF
８０ R_ADR変換部
９０ 動作ステージ制御回路
９１ 引算器
９２ 演算器
９３ セレクタ
１０１ 分周スタート
１０２ 分周クロック
２００ 後段の回路ブロック
２０１、２０２、２０３、２０４ 回路ブロック
２１、２２、２３、２４ FiFo
３０ クロック分周回路
４０、４１ 読出しサイクル制御回路
５１、５２、５３、５４ CMOS_LSI
６１、６２、６３、６４ 比較タイミング有効フラグ発生部
７１、７２、７３、７４ 位相比較FF
８０ R_ADR変換部
９０ 動作ステージ制御回路
９１ 引算器
９２ 演算器
９３ セレクタ
１０１ 分周スタート
１０２ 分周クロック
２００ 後段の回路ブロック
２０１、２０２、２０３、２０４ 回路ブロック
Claims (2)
- 複数LSI回路の出力データの多重化による信号高速化において、出力データ毎にデータ低速部との位相差を吸収するバファメモリのFiFoを設け、
該FiFoの段数を最大戻り時間を確保せずに縮小をおこなった場合に、該FiFoへの分周スタート信号の戻り時間が最も遅い回路データ出力に合わせて読出しサイクル制御を行なう読出しサイクル制御回路を設け、
前記FiFoの動作ステージ切換え比較タイミングにヒステリシス特性を持たせてステージ切換え動作の安定化を図ることを特徴とするタイミング同期化回路。 - 複数LSI回路の出力データの多重化によるタイミング同期化回路を回路ブロックとして、該回路ブロックを並列化してさらに多重化する場合、回路ブロック間で多重化データ出力位相が異なることがあり、これを回避するために、
個々の回路ブロックにある読出し制御回路から動作ステージ情報を外部出力し、この動作ステージ信号を全ての間で位相比較して、一番上の動作ステージ情報のLSI回路を基準として個々の回路ブロックに対して基準ステージで動作する様にフィードバックして読み出し制御する読み出し制御回路を設け、
但し、個々の位相比較による動作ステージ決定の情報と新しい動作ステージ情報に対して隔離している場合、すなわち２つ以上動作ステージが開いている場合は、個々の位相比較結果による動作ステージ決定を優先することを特徴とする前記回路ブロックを並列化して多重化したタイミング同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006082471A JP4828979B2 (ja) | 2006-03-24 | 2006-03-24 | タイミング同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006082471A JP4828979B2 (ja) | 2006-03-24 | 2006-03-24 | タイミング同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007259214A true JP2007259214A (ja) | 2007-10-04 |
| JP4828979B2 JP4828979B2 (ja) | 2011-11-30 |
Family
ID=38632972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006082471A Expired - Fee Related JP4828979B2 (ja) | 2006-03-24 | 2006-03-24 | タイミング同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4828979B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306734A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 多重化装置 |
| JPH0591126A (ja) * | 1991-03-29 | 1993-04-09 | Nec Corp | Ａｔｍセル多重装置 |
| JP2003234714A (ja) * | 2002-02-13 | 2003-08-22 | Nec Corp | 多重化装置およびビットレート変換回路。 |
| JP2004208029A (ja) * | 2002-12-25 | 2004-07-22 | Toshiba Corp | 同期化回路 |
-
2006
- 2006-03-24 JP JP2006082471A patent/JP4828979B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306734A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 多重化装置 |
| JPH0591126A (ja) * | 1991-03-29 | 1993-04-09 | Nec Corp | Ａｔｍセル多重装置 |
| JP2003234714A (ja) * | 2002-02-13 | 2003-08-22 | Nec Corp | 多重化装置およびビットレート変換回路。 |
| JP2004208029A (ja) * | 2002-12-25 | 2004-07-22 | Toshiba Corp | 同期化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4828979B2 (ja) | 2011-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8629703B2 (en) | Clock frequency divider circuit, clock distribution circuit, clock frequency division method, and clock distribution method | |
| US8760325B2 (en) | Scheme for balancing skew between lanes of high-speed serial digital interface | |
| US7668022B2 (en) | Integrated circuit for clock generation for memory devices | |
| US8564336B2 (en) | Clock frequency divider circuit and clock frequency division method | |
| CN105897261B (zh) | 时钟同步方法 | |
| US10146251B2 (en) | Semiconductor device | |
| JP4672194B2 (ja) | 受信回路 | |
| US7461186B2 (en) | Data handover unit for transferring data between different clock domains by parallelly reading out data bits from a plurality of storage elements | |
| JP4448076B2 (ja) | データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム | |
| KR20050061123A (ko) | Ｄｄｒ ｓｄｒａｍ 콘트롤러의 데이터 제어회로 | |
| JP5610540B2 (ja) | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 | |
| JP4828979B2 (ja) | タイミング同期化回路 | |
| US20140325253A1 (en) | Timing control circuit | |
| US8525567B2 (en) | Pipeline circuit, semiconductor device, and pipeline control method | |
| KR20180047267A (ko) | 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템 | |
| JP3508762B2 (ja) | 分周回路 | |
| JP6512640B1 (ja) | 非同期ｆｉｆｏ回路 | |
| US20120306897A1 (en) | Control circuit for interlane skew | |
| US8850256B2 (en) | Communication circuit and communication method | |
| KR100646333B1 (ko) | 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기 | |
| JP4502644B2 (ja) | メモリ制御装置 | |
| JP2011114714A (ja) | 半導体集積回路装置 | |
| JP5223696B2 (ja) | クロック分周回路、及びクロック分周方法 | |
| KR20080043577A (ko) | 반도체 메모리 장치의 클럭 공급 회로 및 방법 | |
| JP2005321856A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110725 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110825 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110825 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110913 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110915 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |