JP2003234714A - 多重化装置およびビットレート変換回路。 - Google Patents
多重化装置およびビットレート変換回路。Info
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Abstract
(57)【要約】
【課題】 一部の入力ＴＳビットレートがＴＳ生成装置
の故障等により増加した場合にも、他の入力ＴＳに影響
を及ぼすことなく多重化を行うこと。 【解決手段】 入力クロックのレ−トでＴＳがＦＩＦＯ
２２に書き込まれ、クロック発生部２４からの一定レ−
トのクロック（変換クロック）でＦＩＦＯ２２からＴＳ
が読み出される。書込読出制御部２３はＦＩＦＯ２２が
いっぱいになると書き込みストップ制御信号をＰＩＤフ
ィルタ２１に送り、ＰＩＤフィルタ２１はライトイネー
ブルを無効にし、ＦＩＦＯ２２に１ＴＳパケット分のデ
ータを書き込むだけの領域が空くと、ライトイネーブル
を有効にして書き込みを再開する。
の故障等により増加した場合にも、他の入力ＴＳに影響
を及ぼすことなく多重化を行うこと。 【解決手段】 入力クロックのレ−トでＴＳがＦＩＦＯ
２２に書き込まれ、クロック発生部２４からの一定レ−
トのクロック（変換クロック）でＦＩＦＯ２２からＴＳ
が読み出される。書込読出制御部２３はＦＩＦＯ２２が
いっぱいになると書き込みストップ制御信号をＰＩＤフ
ィルタ２１に送り、ＰＩＤフィルタ２１はライトイネー
ブルを無効にし、ＦＩＦＯ２２に１ＴＳパケット分のデ
ータを書き込むだけの領域が空くと、ライトイネーブル
を有効にして書き込みを再開する。
Description
【０００１】
【発明の属する技術分野】本発明は多重化装置およびビ
ットレート変換回路に関し、特に複数のトランスポート
ストリ−ム（Transport Stream：以下、ＴＳという) を
多重する多重化装置およびビットレート変換回路に関す
る。
ットレート変換回路に関し、特に複数のトランスポート
ストリ−ム（Transport Stream：以下、ＴＳという) を
多重する多重化装置およびビットレート変換回路に関す
る。
【０００２】
【従来の技術】デジタル放送ではＭＰＥＧ２( ISO/IEC1
3818) −ＴＳ(Transport Stream)方式が採用されてい
る。この方式では、符号化された映像、音声、データな
ど複数の情報を１本のストリーム（ＴＳ）の中に多重す
る。ＴＳは、固定バイト長のＴＳパケット複数個から構
成される。
3818) −ＴＳ(Transport Stream)方式が採用されてい
る。この方式では、符号化された映像、音声、データな
ど複数の情報を１本のストリーム（ＴＳ）の中に多重す
る。ＴＳは、固定バイト長のＴＳパケット複数個から構
成される。
【０００３】図７は従来の多重化装置の一例の構成図で
ある。同図を参照すると、多重化装置は、複数の待機バ
ッファ５１（５１−１〜５１−ｎ：ｎは正の整数）と、
多重下部５２とを含んで構成されている。個別のＴＳ生
成装置（不図示）からそれぞれの速度で入力される複数
のＴＳを、一度待機バッファ５１に保存し、待機バッフ
ァ５１に１パケット分のＴＳがたまった順に出力側の速
度で出力する。ここで、一定時間に入力されたデータの
合計と、同じ時間に出力されるデータが一致するように
多重する必要がある。
ある。同図を参照すると、多重化装置は、複数の待機バ
ッファ５１（５１−１〜５１−ｎ：ｎは正の整数）と、
多重下部５２とを含んで構成されている。個別のＴＳ生
成装置（不図示）からそれぞれの速度で入力される複数
のＴＳを、一度待機バッファ５１に保存し、待機バッフ
ァ５１に１パケット分のＴＳがたまった順に出力側の速
度で出力する。ここで、一定時間に入力されたデータの
合計と、同じ時間に出力されるデータが一致するように
多重する必要がある。
【０００４】図８は従来の多重化装置の動作を示すタイ
ミングチャートである。同図は上から順に、一例として
待機バッファ５１−１に入力される多重前のＴＳ１（２
４Ｍｂｐｓ）、待機バッファ５１−２に入力される多重
前のＴＳ２（８Ｍｂｐｓ）、多重下部５２で多重後のＴ
Ｓ（３２Ｍｂｐｓ）、多重前ＴＳ１の待機バッファ５１
−１のバッファ量、多重前ＴＳ２の待機バッファ５１−
２のバッファ量をそれぞれ示している。
ミングチャートである。同図は上から順に、一例として
待機バッファ５１−１に入力される多重前のＴＳ１（２
４Ｍｂｐｓ）、待機バッファ５１−２に入力される多重
前のＴＳ２（８Ｍｂｐｓ）、多重下部５２で多重後のＴ
Ｓ（３２Ｍｂｐｓ）、多重前ＴＳ１の待機バッファ５１
−１のバッファ量、多重前ＴＳ２の待機バッファ５１−
２のバッファ量をそれぞれ示している。
【０００５】例えば、同図に示すようにビットレートが
それぞれ２４Ｍｂｐｓ、８Ｍｂｐｓの２本のＴＳが多重
化装置に入力された場合、３２Ｍｂｐｓで多重すれば、
入出力のデータ量が一致し、待機バッファ５１−１、５
１−２中のデータ量は一定の範囲で増減する。
それぞれ２４Ｍｂｐｓ、８Ｍｂｐｓの２本のＴＳが多重
化装置に入力された場合、３２Ｍｂｐｓで多重すれば、
入出力のデータ量が一致し、待機バッファ５１−１、５
１−２中のデータ量は一定の範囲で増減する。
【０００６】一方、８ＭｂｐｓのＴＳ生成装置（不図
示）が故障し、より低いビットレートのＴＳが入力され
た場合は、多重化装置にてヌルパケットを挿入するの
で、出力ＴＳにはそれぞれの入力ＴＳがそのまま多重さ
れる。したがって、この場合問題は生じない。
示）が故障し、より低いビットレートのＴＳが入力され
た場合は、多重化装置にてヌルパケットを挿入するの
で、出力ＴＳにはそれぞれの入力ＴＳがそのまま多重さ
れる。したがって、この場合問題は生じない。
【０００７】
【発明が解決しようとする課題】図９はＴＳ生成装置
（不図示）が故障した場合の従来の多重化装置の動作を
示すタイミングチャートである。同図は８ＭｂｐｓのＴ
Ｓ生成装置が何らかの原因で故障して１２Ｍｂｐｓに増
加した場合の多重化装置の動作を示している。この場
合、正常時と同じ３２Ｍｂｐｓで出力すると、入力デー
タが出力データより多くなる。そして、待機バッファ５
１中のデータ量は同図に示すように増加し、待機バッフ
ァ５１があふれると出力ＴＳが壊れてしまう。そして、
多重化は待機バッファ５１に１パケット分のデータがた
まった順に行われるので、８ＭｂｐｓのＴＳ生成装置だ
け壊れても、データ量の多い２４ＭｂｐｓのＴＳ用待機
バッファ５１−１が早くあふれ、壊れていない装置のＴ
Ｓパケットも壊れてしまうという問題がある。
（不図示）が故障した場合の従来の多重化装置の動作を
示すタイミングチャートである。同図は８ＭｂｐｓのＴ
Ｓ生成装置が何らかの原因で故障して１２Ｍｂｐｓに増
加した場合の多重化装置の動作を示している。この場
合、正常時と同じ３２Ｍｂｐｓで出力すると、入力デー
タが出力データより多くなる。そして、待機バッファ５
１中のデータ量は同図に示すように増加し、待機バッフ
ァ５１があふれると出力ＴＳが壊れてしまう。そして、
多重化は待機バッファ５１に１パケット分のデータがた
まった順に行われるので、８ＭｂｐｓのＴＳ生成装置だ
け壊れても、データ量の多い２４ＭｂｐｓのＴＳ用待機
バッファ５１−１が早くあふれ、壊れていない装置のＴ
Ｓパケットも壊れてしまうという問題がある。
【０００８】そこで本発明の目的は、一部の入力ＴＳビ
ットレートがＴＳ生成装置の故障等により増加した場合
にも、他の入力ＴＳに影響を及ぼすことなく多重化を行
うことが可能な多重化装置を提供することにある。
ットレートがＴＳ生成装置の故障等により増加した場合
にも、他の入力ＴＳに影響を及ぼすことなく多重化を行
うことが可能な多重化装置を提供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に本発明による多重化装置は、複数の情報を多重する多
重化装置であって、多重する情報の各々を一定のビット
レートに変換するビットレート変換手段と、ビットレー
ト変換後の情報が格納される情報格納手段とを含むこと
を特徴とする。
に本発明による多重化装置は、複数の情報を多重する多
重化装置であって、多重する情報の各々を一定のビット
レートに変換するビットレート変換手段と、ビットレー
ト変換後の情報が格納される情報格納手段とを含むこと
を特徴とする。
【００１０】又、本発明によるビットレート変換回路
は、複数の情報を多重する多重化装置に用いられるビッ
トレート変換回路であって、多重する情報の各々を一定
のビットレートに変換し、その変換後の情報を情報格納
部に格納することを特徴とする。
は、複数の情報を多重する多重化装置に用いられるビッ
トレート変換回路であって、多重する情報の各々を一定
のビットレートに変換し、その変換後の情報を情報格納
部に格納することを特徴とする。
【００１１】本発明によれば、上記構成により一部の入
力ＴＳビットレートがＴＳ生成装置の故障等により増加
した場合にも、他の入力ＴＳに影響を及ぼすことなく多
重化を行うことが可能となる。
力ＴＳビットレートがＴＳ生成装置の故障等により増加
した場合にも、他の入力ＴＳに影響を及ぼすことなく多
重化を行うことが可能となる。
【００１２】即ち、図２において、入力ＴＳビットレー
トリミッタ回路１１は、ＴＳビットレートを入力リミッ
ト値に変更する。これにより、入力ＴＳビットレートが
変化しても待機バッファ１２に入力されるＴＳビットレ
ートをリミット値以下に保つことができ、他の入力ＴＳ
に影響を及ぼさずに多重化を行うことができる。
トリミッタ回路１１は、ＴＳビットレートを入力リミッ
ト値に変更する。これにより、入力ＴＳビットレートが
変化しても待機バッファ１２に入力されるＴＳビットレ
ートをリミット値以下に保つことができ、他の入力ＴＳ
に影響を及ぼさずに多重化を行うことができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る多重化装置の最良の実施の形態の構成図である。同図
を参照すると、本発明に係る多重化装置はｎ個のＴＳ生
成装置１（１−１〜１−ｎ：ｎは正の整数）と、多重化
装置２とを含んで構成される。そして、複数のＴＳ生成
装置１の出力ＴＳが多重化装置２に入力され、１本のＴ
Ｓに多重化される。
て添付図面を参照しながら説明する。図１は本発明に係
る多重化装置の最良の実施の形態の構成図である。同図
を参照すると、本発明に係る多重化装置はｎ個のＴＳ生
成装置１（１−１〜１−ｎ：ｎは正の整数）と、多重化
装置２とを含んで構成される。そして、複数のＴＳ生成
装置１の出力ＴＳが多重化装置２に入力され、１本のＴ
Ｓに多重化される。
【００１４】図２は多重化装置２の一例の構成図であ
る。同図を参照すると、多重化装置２はｎ個の入力ＴＳ
ビットレートリミッタ回路１１（１１−１〜１１−ｎ）
とｎ個の待機バッファ１２と、多重化部１３とを含んで
構成される。
る。同図を参照すると、多重化装置２はｎ個の入力ＴＳ
ビットレートリミッタ回路１１（１１−１〜１１−ｎ）
とｎ個の待機バッファ１２と、多重化部１３とを含んで
構成される。
【００１５】そして、ＴＳ生成装置１の出力ＴＳは、多
重化装置２の入力ＴＳビットレートリミッタ回路１１に
入力され、入力リミット値のビットレートに変換され
る。変換されたＴＳは、待機バッファ１２に一度保存さ
れ、待機バッファ１２に１パケット分のＴＳがたまった
順に多重化部１３に引き抜かれ、多重後ＴＳとして出力
される。
重化装置２の入力ＴＳビットレートリミッタ回路１１に
入力され、入力リミット値のビットレートに変換され
る。変換されたＴＳは、待機バッファ１２に一度保存さ
れ、待機バッファ１２に１パケット分のＴＳがたまった
順に多重化部１３に引き抜かれ、多重後ＴＳとして出力
される。
【００１６】図３は入力ＴＳビットレートリミッタ回路
１１の一例の構成図である。同図を参照すると、入力Ｔ
Ｓビットレートリミッタ回路１１はＰＩＤ(Program ID)
フィルタ２１と、ＦＩＦＯ(First In First Out)２２
と、書込読出監視部２３と、ＦＩＦＯ読み出し用クロッ
ク発生部２４とを含んで構成される。
１１の一例の構成図である。同図を参照すると、入力Ｔ
Ｓビットレートリミッタ回路１１はＰＩＤ(Program ID)
フィルタ２１と、ＦＩＦＯ(First In First Out)２２
と、書込読出監視部２３と、ＦＩＦＯ読み出し用クロッ
ク発生部２４とを含んで構成される。
【００１７】そして、入力されたＴＳは、必要なＰＩＤ
を持つＴＳパケットのみＰＩＤフィルタ２１を通過し、
ＦＩＦＯ２２へ送られる。フィルタリング後のＴＳは、
ＦＩＦＯ読み出し用クロック発生部２４にて、入力リミ
ット値に相当するビットレートのＴＳに変換され、待機
バッファ１２へ送られる。ＦＩＦＯ２２の書き込みおよ
び読み出しは、ＦＩＦＯ２２がオーバーフローもしくは
アンダーフローしないよう、書込読出監視部２３で監視
される。
を持つＴＳパケットのみＰＩＤフィルタ２１を通過し、
ＦＩＦＯ２２へ送られる。フィルタリング後のＴＳは、
ＦＩＦＯ読み出し用クロック発生部２４にて、入力リミ
ット値に相当するビットレートのＴＳに変換され、待機
バッファ１２へ送られる。ＦＩＦＯ２２の書き込みおよ
び読み出しは、ＦＩＦＯ２２がオーバーフローもしくは
アンダーフローしないよう、書込読出監視部２３で監視
される。
【００１８】次に、本実施の形態の動作を詳細に説明す
る。ＭＰＥＧ２−ＴＳ方式では、符号化された映像、音
声、データなど複数の情報を１本のＴＳの中に多重す
る。
る。ＭＰＥＧ２−ＴＳ方式では、符号化された映像、音
声、データなど複数の情報を１本のＴＳの中に多重す
る。
【００１９】図１のＴＳ生成装置１は、映像・音声・デ
ータ等それぞれの情報に対して符号化等の処理を行い、
ＭＰＥＧ２−ＴＳのフォーマットで出力する。多重化装
置２は、個別のＴＳ生成装置１からそれぞれのビットレ
ートで入力される複数のＴＳを１本に多重し、出力側の
ビットレートで出力する。
ータ等それぞれの情報に対して符号化等の処理を行い、
ＭＰＥＧ２−ＴＳのフォーマットで出力する。多重化装
置２は、個別のＴＳ生成装置１からそれぞれのビットレ
ートで入力される複数のＴＳを１本に多重し、出力側の
ビットレートで出力する。
【００２０】多重化装置２への入力ＴＳは、図２のＴＳ
ビットレートリミッタ回路１１にて、入力リミット値を
ビットレートとするＴＳに変換される。ビットレート変
換後のＴＳは、待機バッファ１２に一時保存され、待機
バッファ１２に１パケット分のＴＳがたまった順に多重
化部１３に引き抜かれる。引き抜かれたＴＳは、多重後
ＴＳとして出力される。
ビットレートリミッタ回路１１にて、入力リミット値を
ビットレートとするＴＳに変換される。ビットレート変
換後のＴＳは、待機バッファ１２に一時保存され、待機
バッファ１２に１パケット分のＴＳがたまった順に多重
化部１３に引き抜かれる。引き抜かれたＴＳは、多重後
ＴＳとして出力される。
【００２１】図４は本発明に係る多重化装置の動作を示
すタイミングチャートである。同図は上から順に、一例
として多重前のＴＳ１（２４Ｍｂｐｓ）、多重前のＴＳ
２（１２Ｍｂｐｓ）、ビットレート変換後のＴＳ１（２
４Ｍｂｐｓ）、ビットレート変換後のＴＳ２（８Ｍｂｐ
ｓ）、多重後ＴＳをそれぞれ示している。
すタイミングチャートである。同図は上から順に、一例
として多重前のＴＳ１（２４Ｍｂｐｓ）、多重前のＴＳ
２（１２Ｍｂｐｓ）、ビットレート変換後のＴＳ１（２
４Ｍｂｐｓ）、ビットレート変換後のＴＳ２（８Ｍｂｐ
ｓ）、多重後ＴＳをそれぞれ示している。
【００２２】例えば、同図に示すように、多重化装置２
に２４Ｍｂｐｓ、１２Ｍｂｐｓの２本のＴＳが入力され
たとする。それぞれリミット値を２４Ｍｂｐｓ、８Ｍｂ
ｐｓとすると、ＴＳビットレートリミッタ回路１１に
て、２４ＭｂｐｓのＴＳ１はそのまま２４Ｍｂｐｓへ、
１２ＭｂｐｓのＴＳ２は８Ｍｂｐｓへ変換される。そし
て、待機バッファ１２から多重化部１３へ３２Ｍｂｐｓ
で引き抜かれ、多重化後出力される。
に２４Ｍｂｐｓ、１２Ｍｂｐｓの２本のＴＳが入力され
たとする。それぞれリミット値を２４Ｍｂｐｓ、８Ｍｂ
ｐｓとすると、ＴＳビットレートリミッタ回路１１に
て、２４ＭｂｐｓのＴＳ１はそのまま２４Ｍｂｐｓへ、
１２ＭｂｐｓのＴＳ２は８Ｍｂｐｓへ変換される。そし
て、待機バッファ１２から多重化部１３へ３２Ｍｂｐｓ
で引き抜かれ、多重化後出力される。
【００２３】入力ＴＳビットレートリミッタ回路１１の
実現の一例は、図３のように構成される。同図を参照す
ると、入力ＴＳビットレートリミッタ回路１１に必要な
ＰＩＤを持つＴＳパケットが入力されると、ＰＩＤフィ
ルタ２１は、ライトイネーブルを有効にし、フィルタリ
ング後のＴＳをＦＩＦＯ２２に書き込む。
実現の一例は、図３のように構成される。同図を参照す
ると、入力ＴＳビットレートリミッタ回路１１に必要な
ＰＩＤを持つＴＳパケットが入力されると、ＰＩＤフィ
ルタ２１は、ライトイネーブルを有効にし、フィルタリ
ング後のＴＳをＦＩＦＯ２２に書き込む。
【００２４】ＦＩＦＯ読み出し用クロック発生部２４で
は、フィルタリング後のＴＳをリミット値に相当するビ
ットレートのＴＳに変換するため、ＦＩＦＯ読み出し用
リミットクロック（変換クロックともいう）とリードイ
ネーブルを発生する。ＦＩＦＯ２２では、このリミット
クロックとリードイネーブルに従ってビットレート変換
後のＴＳを出力する。
は、フィルタリング後のＴＳをリミット値に相当するビ
ットレートのＴＳに変換するため、ＦＩＦＯ読み出し用
リミットクロック（変換クロックともいう）とリードイ
ネーブルを発生する。ＦＩＦＯ２２では、このリミット
クロックとリードイネーブルに従ってビットレート変換
後のＴＳを出力する。
【００２５】このライトイネーブルとリードイネーブル
は書込読出監視部２３で監視される。そして、ＦＩＦＯ
２２の書き込みビットレートが読み出しビットレートよ
り高い場合、ＦＩＦＯ２２がいっぱいになると、書込読
出監視部２３は書き込みストップ制御信号をＰＩＤフィ
ルタ２１に送り、ＰＩＤフィルタ２１はライトイネーブ
ルを無効にする。
は書込読出監視部２３で監視される。そして、ＦＩＦＯ
２２の書き込みビットレートが読み出しビットレートよ
り高い場合、ＦＩＦＯ２２がいっぱいになると、書込読
出監視部２３は書き込みストップ制御信号をＰＩＤフィ
ルタ２１に送り、ＰＩＤフィルタ２１はライトイネーブ
ルを無効にする。
【００２６】図５はＴＳビットレートリミッタ回路１１
の動作を示すタイミングチャートである。同図は上から
順に、一例として多重前のＴＳ（１２Ｍｂｐｓ）、ビッ
トレート変換後のＴＳ（８Ｍｂｐｓ）、ビットレート変
換後のＴＳ２（８Ｍｂｐｓ）、ＦＩＦＯ２２の蓄積量、
ライトイネ−ブルの有効および無効期間、リ−ドイネ−
ブルの有効および無効期間をそれぞれ示している。
の動作を示すタイミングチャートである。同図は上から
順に、一例として多重前のＴＳ（１２Ｍｂｐｓ）、ビッ
トレート変換後のＴＳ（８Ｍｂｐｓ）、ビットレート変
換後のＴＳ２（８Ｍｂｐｓ）、ＦＩＦＯ２２の蓄積量、
ライトイネ−ブルの有効および無効期間、リ−ドイネ−
ブルの有効および無効期間をそれぞれ示している。
【００２７】例えば、同図に示すように、入力ＴＳを１
２Ｍｂｐｓ、リミット値を８Ｍｂｐｓとする。ＦＩＦＯ
２２には２ＴＳパケット分のデータがたまるとすると、
時刻ｔ０（同図のＦＩＦＯ量参照）でＦＩＦＯ２２はい
っぱいになるので、ライトイネーブルを無効にする。時
刻ｔ１（同図のＦＩＦＯ量参照）になるとＦＩＦＯ２２
には１ＴＳパケット分のデータを書き込むだけの領域が
空くので、ライトイネーブルを有効にして書き込みを再
開する。
２Ｍｂｐｓ、リミット値を８Ｍｂｐｓとする。ＦＩＦＯ
２２には２ＴＳパケット分のデータがたまるとすると、
時刻ｔ０（同図のＦＩＦＯ量参照）でＦＩＦＯ２２はい
っぱいになるので、ライトイネーブルを無効にする。時
刻ｔ１（同図のＦＩＦＯ量参照）になるとＦＩＦＯ２２
には１ＴＳパケット分のデータを書き込むだけの領域が
空くので、ライトイネーブルを有効にして書き込みを再
開する。
【００２８】また、書き込みビットレートが読み出しビ
ットレートより低い場合、ＦＩＦＯ２２が空になると、
書込読出監視部２３は読み出しストップ制御信号をＦＩ
ＦＯ読み出し用クロック発生部２４に送り、ＦＩＦＯ読
み出し用クロック発生部２４はリードイネーブルを無効
にする。
ットレートより低い場合、ＦＩＦＯ２２が空になると、
書込読出監視部２３は読み出しストップ制御信号をＦＩ
ＦＯ読み出し用クロック発生部２４に送り、ＦＩＦＯ読
み出し用クロック発生部２４はリードイネーブルを無効
にする。
【００２９】このように構成することで、待機バッファ
１２に送られるＴＳのビットレートは、入力ＴＳのビッ
トレートが変化しても常にリミット値以下に保たれる。
その結果、あるＴＳのビットレートがＴＳ生成装置１の
異常により増加しても、他のＴＳを正常に多重化するこ
とができる。
１２に送られるＴＳのビットレートは、入力ＴＳのビッ
トレートが変化しても常にリミット値以下に保たれる。
その結果、あるＴＳのビットレートがＴＳ生成装置１の
異常により増加しても、他のＴＳを正常に多重化するこ
とができる。
【００３０】図６はＴＳパケットがバースト的に入力さ
れる場合のＴＳビットレートリミッタ回路１１の動作を
示すタイミングチャートである。同図に示すように、必
要でないＰＩＤを持つＴＳパケットが含まれている等
で、必要なＰＩＤのＴＳパケット（ＴＳ１〜ＴＳ１２）
がバースト的に入力される場合は（同図の多重前ＴＳ参
照）、ビットレート変換後のＴＳが平滑化されるので
（同図のビットレート変換後のＴＳ参照）、入力ＴＳを
多重後ＴＳ上に均等に出力することができる。
れる場合のＴＳビットレートリミッタ回路１１の動作を
示すタイミングチャートである。同図に示すように、必
要でないＰＩＤを持つＴＳパケットが含まれている等
で、必要なＰＩＤのＴＳパケット（ＴＳ１〜ＴＳ１２）
がバースト的に入力される場合は（同図の多重前ＴＳ参
照）、ビットレート変換後のＴＳが平滑化されるので
（同図のビットレート変換後のＴＳ参照）、入力ＴＳを
多重後ＴＳ上に均等に出力することができる。
【００３１】なお、図５のタイミングチャートに示され
る、ＦＩＦＯ２２からＴＳを読み出す変換クロックとリ
ードイネーブルは、１ＴＳパケット分のデータがリミッ
ト値に相当するビットレートで均等に出力されるような
変換クロックの場合である。この変換クロックより速い
変換クロックを用いて、１ＴＳパケット分のデータを１
ＴＳパケットの時間内でバースト的に読み出すことも可
能である。その場合は、ＴＳデータの部分だけリードイ
ネーブルを有効にし、リミット値に相当するビットレー
トになるようにする。
る、ＦＩＦＯ２２からＴＳを読み出す変換クロックとリ
ードイネーブルは、１ＴＳパケット分のデータがリミッ
ト値に相当するビットレートで均等に出力されるような
変換クロックの場合である。この変換クロックより速い
変換クロックを用いて、１ＴＳパケット分のデータを１
ＴＳパケットの時間内でバースト的に読み出すことも可
能である。その場合は、ＴＳデータの部分だけリードイ
ネーブルを有効にし、リミット値に相当するビットレー
トになるようにする。
【００３２】また、ＦＩＦＯ２２の容量を図５のタイミ
ングチャートでは２ＴＳパケット分としたが、ＦＩＦＯ
２２の容量は１ＴＳパケット以上で任意に取り得る。ま
た、書き込み停止後の再開をＦＩＦＯ２２に１ＴＳパケ
ット分の領域が空いてからとしたが、より広い領域が空
いてから再開することも可能である。
ングチャートでは２ＴＳパケット分としたが、ＦＩＦＯ
２２の容量は１ＴＳパケット以上で任意に取り得る。ま
た、書き込み停止後の再開をＦＩＦＯ２２に１ＴＳパケ
ット分の領域が空いてからとしたが、より広い領域が空
いてから再開することも可能である。
【００３３】
【発明の効果】本発明による多重化装置によれば、多重
する情報の各々を一定のビットレートに変換するビット
レート変換手段と、ビットレート変換後の情報が格納さ
れる情報格納手段とを含むため、一部の入力ＴＳビット
レートがＴＳ生成装置の故障等により増加した場合に
も、他の入力ＴＳに影響を及ぼすことなく多重化を行う
ことが可能となる。
する情報の各々を一定のビットレートに変換するビット
レート変換手段と、ビットレート変換後の情報が格納さ
れる情報格納手段とを含むため、一部の入力ＴＳビット
レートがＴＳ生成装置の故障等により増加した場合に
も、他の入力ＴＳに影響を及ぼすことなく多重化を行う
ことが可能となる。
【００３４】又、本発明によるビットレート変換回路も
上記多重化装置と同様の効果を奏する。
上記多重化装置と同様の効果を奏する。
【００３５】具体的に説明すると、本発明によれば、異
常なビットレートのＴＳが多重化装置に入力されても、
入力ＴＳビットレートリミッタ回路によりビットレート
を変換するので、待機バッファへのビットレートをリミ
ット値以下に保つことができ、他の入力ＴＳに影響を及
ぼさずに出力ＴＳを多重することが可能である。
常なビットレートのＴＳが多重化装置に入力されても、
入力ＴＳビットレートリミッタ回路によりビットレート
を変換するので、待機バッファへのビットレートをリミ
ット値以下に保つことができ、他の入力ＴＳに影響を及
ぼさずに出力ＴＳを多重することが可能である。
【００３６】また、一定ビットレートだが平滑化されて
いない、バースト的なＴＳが入力された場合でも、入力
ＴＳビットレートリミッタ回路で平滑化して待機バッフ
ァに送るので、平滑化されたＴＳを多重することが可能
である。
いない、バースト的なＴＳが入力された場合でも、入力
ＴＳビットレートリミッタ回路で平滑化して待機バッフ
ァに送るので、平滑化されたＴＳを多重することが可能
である。
【図１】本発明に係る多重化装置の最良の実施の形態の
構成図である。
構成図である。
【図２】多重化装置２の一例の構成図である。
【図３】入力ＴＳビットレートリミッタ回路１１の一例
の構成図である。
の構成図である。
【図４】本発明に係る多重化装置の動作を示すタイミン
グチャートである。
グチャートである。
【図５】ＴＳビットレートリミッタ回路１１の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図６】ＴＳパケットがバースト的に入力される場合の
ＴＳビットレートリミッタ回路１１の動作を示すタイミ
ングチャートである。
ＴＳビットレートリミッタ回路１１の動作を示すタイミ
ングチャートである。
【図７】従来の多重化装置の一例の構成図である。
【図８】従来の多重化装置の動作を示すタイミングチャ
ートである。
ートである。
【図９】ＴＳ生成装置が故障した場合の従来の多重化装
置の動作を示すタイミングチャートである。
置の動作を示すタイミングチャートである。
１ ＴＳ生成装置
２ 多重化装置
１１ 入力ＴＳビットレートリミッタ回路
１２ 待機バッファ
１３ 多重化部
２１ ＰＩＤフィルタ
２２ ＦＩＦＯ
２３ 書込読出監視部
２４ ＦＩＦＯ読み出し用クロック発生部
Claims (12)
- 【請求項１】 複数の情報を多重する多重化装置であっ
て、多重する情報の各々を一定のビットレートに変換す
るビットレート変換手段と、ビットレート変換後の情報
が格納される情報格納手段とを含むことを特徴とする多
重化装置。 - 【請求項２】 前記ビットレート変換手段は、入力クロ
ックに従って前記情報が書き込まれ、前記一定のビット
レートに従って前記情報が読み出される先入れ先出しメ
モリと、前記先入れ先出しメモリへの書き込みおよび読
み出しを監視する書込読出監視部とを含むことを特徴と
する請求項１記載の多重化装置。 - 【請求項３】 必要とする識別符号を有する情報のみを
通過させるフィルタをさらに含み、前記フィルタが前記
先入れ先出しメモリの前段に設けられることを特徴とす
る請求項２記載の多重化装置。 - 【請求項４】 前記フィルタは、必要とする識別符号を
有する情報が入力されると、前記先入れ先出しメモリに
対するライトイネ−ブル信号を有効とし前記フィルタ通
過後の情報を前記先入れ先出しメモリに書き込むことを
特徴とする請求項３記載の多重化装置。 - 【請求項５】 前記先入れ先出しメモリに対するリ−ド
イネ−ブル信号と前記一定のビットレートのクロックを
発生するクロック発生部をさらに含むことを特徴とする
請求項２から４いずれか記載の多重化装置。 - 【請求項６】 前記書込読出監視部は前記先入れ先出し
メモリがいっぱいになると前記先入れ先出しメモリへの
前記情報の書き込みを停止させ、前記先入れ先出しメモ
リに一定の領域が空くと前記情報の書き込みを再開させ
ることを特徴とする請求項２から５いずれか記載の多重
化装置。 - 【請求項７】 複数の情報を多重する多重化装置に含ま
れるビットレート変換回路であって、多重する情報の各
々を一定のビットレートに変換し、その変換後の情報を
情報格納部に格納することを特徴とするビットレート変
換回路。 - 【請求項８】 入力クロックに従って前記情報が書き込
まれ、前記一定のビットレートに従って前記情報が読み
出される先入れ先出しメモリと、前記先入れ先出しメモ
リへの書き込みおよび読み出しを監視する書込読出監視
部とを含むことを特徴とする請求項７記載のビットレー
ト変換回路。 - 【請求項９】 必要とする識別符号を有する情報のみを
通過させるフィルタをさらに含み、前記フィルタが前記
先入れ先出しメモリの前段に設けられることを特徴とす
る請求項８記載のビットレート変換回路。 - 【請求項１０】 前記フィルタは、必要とする識別符号
を有する情報が入力されると、前記先入れ先出しメモリ
に対するライトイネ−ブル信号を有効とし前記フィルタ
通過後の情報を前記先入れ先出しメモリに書き込むこと
を特徴とする請求項９記載のビットレート変換回路。 - 【請求項１１】 前記先入れ先出しメモリに対するリ−
ドイネ−ブル信号と前記一定のビットレートのクロック
を発生するクロック発生部をさらに含むことを特徴とす
る請求項８から１０いずれか記載のビットレート変換回
路。 - 【請求項１２】 前記書込読出監視部は前記先入れ先出
しメモリがいっぱいになると前記先入れ先出しメモリへ
の前記情報の書き込みを停止させ、前記先入れ先出しメ
モリに一定の領域が空くと前記情報の書き込みを再開さ
せることを特徴とする請求項８から１１いずれか記載の
ビットレート変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002034790A JP2003234714A (ja) | 2002-02-13 | 2002-02-13 | 多重化装置およびビットレート変換回路。 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002034790A JP2003234714A (ja) | 2002-02-13 | 2002-02-13 | 多重化装置およびビットレート変換回路。 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003234714A true JP2003234714A (ja) | 2003-08-22 |
Family
ID=27777160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002034790A Pending JP2003234714A (ja) | 2002-02-13 | 2002-02-13 | 多重化装置およびビットレート変換回路。 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003234714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259214A (ja) * | 2006-03-24 | 2007-10-04 | Advantest Corp | タイミング同期化回路 |
-
2002
- 2002-02-13 JP JP2002034790A patent/JP2003234714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259214A (ja) * | 2006-03-24 | 2007-10-04 | Advantest Corp | タイミング同期化回路 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040806 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
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| A02 | Decision of refusal |
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